KR100356797B1 - 터널링 반도체 소자 - Google Patents
터널링 반도체 소자 Download PDFInfo
- Publication number
- KR100356797B1 KR100356797B1 KR1019990061633A KR19990061633A KR100356797B1 KR 100356797 B1 KR100356797 B1 KR 100356797B1 KR 1019990061633 A KR1019990061633 A KR 1019990061633A KR 19990061633 A KR19990061633 A KR 19990061633A KR 100356797 B1 KR100356797 B1 KR 100356797B1
- Authority
- KR
- South Korea
- Prior art keywords
- tunneling
- gate oxide
- gate
- semiconductor substrate
- oxide film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 230000005641 tunneling Effects 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005036 potential barrier Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005610 quantum mechanics Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
- H01L29/66219—Diodes with a heterojunction, e.g. resonant tunneling diodes [RTD]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 터널링 반도체 소자를 개시한다. 개시된 본 발명은 필드 산화막이 구축된 반도체 기판; 상기 반도체 기판상의 소정 부분에 형성되는 게이트 전극; 상기 게이트 전극과 반도체 기판 사이에 형성되는 게이트 절연막; 상기 게이트 산화막의 가장자리 일부와 오버랩되도록, 반도체 기판내에 형성되는 드레인 영역을 포함하며, 상기 게이트 전극에 소정 전압 인가되면, 상기 게이트 산화막과 상기 드레인 영역이 포텐셜 베리어가 되어, 상기 게이트 산화막과 드레인 영역의 접합 부분에서 포텐셜 웰이 형성되어, 드레인 영역에 터널링 전류가 발생되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 터널링 반도체 소자에 관한 것이다.
현재, 공진 터널링 현상은 부저항(negative resistance) 특성을 갖는 디바이스는 MBE(molecular beam epitaxy)와 같은 기술 또는 인위적으로 제공되는 베리어(barrier) 및 포텐셜 웰(potential well)등을 이용하여, 연구되어 지고 있다.
도 1a는 일반적인 터널링 디바이스의 다이어그램이다. n 타입 GaAs기판 상부에 AlxGa1-xAs(X는 약 30%)층(102,104)와, 그 사이에 예를들어 50Å 두께를 갖는 GaAs층(103)이 형성된다. 또한, n-타입 GaAs층(101)(105)은 AlxGa1-xAs(X는 약 30%)층(102)(104) 상부에 형성된다. 여기서, AlxGa1-xAs층(102,104)의 밴드갭은 GaAs층(103)의 밴드갭보다 크다. 또한, 적층 구조는 도 1b에 도시된 밴드 구조를 갖는다. 도 1b에서는 적층 구조에서의 전도 대역에서의 최저 에너지 레벨과 대응되는 포텐셜이 보여진다. GaAs 영역(103')은 두개의 포텐셜 베리어(102',104')에 의하여 한정되어, 포텐셜 웰이 형성된다. 양자 역학에 따르면, 포텐셜 웰을 포함하는 전자 에너지 레벨은 도 1b의 E1,E2...로 표시되는 불연속적인 레벨들(discrete level)로 양자화된다. 불연속적인 레벨 사이의 갭은 포텐셜 웰의 폭의 제곱에 반비례한다.
n-타입 GaAs층(101,105) 사이에 전압이 인가되고, 도 1c와 같이, 영역(101')의 에너지 레벨이 영역(103')의 에너지 레벨 중 하나와 일치하면, 전자들은 기판(101)으로 부터 n 타입 GaAs층(105)으로 흐르게 된다. 이를 공진 터널(resonant tunneling)이라 한다.
도 2는 상술한 디바이스의 전류-전압 특성을 보여주는 그래프이다. 여기서, V1 및 V2는 각각 기판 레벨(101')과 일치하는 레벨(E1,E2)을 만드는데, 즉 터널링하는데 필요한 전압을 나타낸다. 도 2에 도시된 바에 따르면, 터널링 디바이스의 전류-전압 특성은 큰 비선형성을 갖음을 보여준다.
상술된 터널링 디바이스는 고주파 오실레이터등에 이용된다. 그러나, 적층 구조로 형성되는 공진 터널링 디바이스는 고집적화된 형태로 형성하기 매우 어렵다. 이는 디바이스가 반도체 기판 표면의 길이 방향으로 형성되기 때문이고, 더욱이, 예를들어 기판 근처와 같은 하부에 형성된 GaAs층(101)을 억세스(access)시키기가 매우 어렵다.
또한, 종래와 같이 화합물 기판 및 화합물 층을 사용하게 되면, 가격이 매우 상승하게 되고, 모스와 같은 액티브 디바이스와 동일 기판에 집적시키기 어렵다.
따라서, 본 발명은, 고집적화가 가능하고, 저렴한 가격으로 제조될 수 있으며, 액티브 디바이스와 동일 기판에 집적될 수 있는 터널링 반도체 소자를 제공하는 것을 목적으로 한다.
도 1a는 일반적인 터널링 디바이스의 단면도.
도 1b는 일반적인 터널링 디바이스의 에너지 레벨 및 포텐셜을 보여주는 단면도.
도 1c는 일반적인 터널링 디바이스의 전압 인가시 에너지 레벨 및 포텐셜을 보여주는 단면도.
도 2는 일반적인 터널링 디바이스의 전류-전압 특성을 보여주는 그래프.
도 3a는 본 발명의 제 1 실시예에 따른 터널링 반도체 소자의 단면도.
도 3b는 본 발명의 제 1 실시예에 따른 전압 인가시 터널링 반도체 소자의 에너지 레벨을 나타내는 다이어그램.
도 3c는 도 3b의 "S" 부분을 확대하여 나타낸 에너지 다이어그램.
도 4는 본 발명의 제 1 실시예에 따른 터널링 반도체 소자의 전류-전압 특성을 보여주는 그래프.
도 5a는 본 발명의 제 2 실시예에 따른 터널링 반도체 소자의 단면도.
도 5b는 본 발명의 제 2 실시예에 따른 전압 인가시 터널링 반도체 소자의 에너지 레벨을 나타내는 다이어그램.
도 5c는 도 4b의 "T" 부분을 확대하여 나타낸 에너지 다이어그램.
도 6는 본 발명의 제 2 실시예에 따른 터널링 반도체 소자의 전류-전압 특성을 보여주는 그래프.
(도면의 주요 부분에 대한 부호의 설명)
10,20 - 반도체 기판 12,22 - 필드 산화막
14,24 - 게이트 산화막 16, 26 - 게이트 전극용 도전층
D,D1,D2 - 드레인 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 필드 산화막이 구축된 반도체 기판, 상기 반도체 기판상의 소정 부분에 서로 상이한 두께를 갖도록 형성되는 제 1, 제 2 게이트 산화막, 상기 제 1, 제 2 게이트 산화막사아에 형성되는 게이트 전극, 상기 제 1, 제 2 게이트 산화막의 양측 가장자리 일부와 오버랩되도록 상기 기판내에 형성되는 제 1, 제 2 드레인 영역을 포함하며, 상기 게이트 전극에 소정 전압이 인가되면, 상기 제 1, 제 2 게이트 산화막과 각각의 제 1, 제 2 드레인 영역이 포텐셜 베리어가 되어 상기 제 1, 제 2 게이트 산화막과 각각의 제 1, 제 2 드레인 영역의 접합 부분에서 포텐셜 웰이 형성되어 제 1, 제 2 드레인 영역에 서로 다른 터널링 전류가 발생되는 것을 특징으로 한다.또한, 상기 반도체 기판은 제 1 전도 타입인 것이 바람직하다.또한, 상기 제 1 및 제 2 드레인 영역은 제 2 전도 타입인 것이 바람직하다.
본 발명에 의하면, 화합물 반도체 기판 또는 화합물 층을 사용함이 없이, 반도체 모스 트랜지스터의 공정을 사용하여, 터널링 반도체 소자를 형성할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하기로 한다.
첨부한 도면 도 3a는 본 발명의 제 1 실시예에 따른 터널링 반도체 소자의 단면도이고, 도 3b는 본 발명의 제 1 실시예에 따른 전압 인가시 터널링 반도체 소자의 에너지 레벨을 나타내는 다이어그램이고, 도 3c는 도 3b의 "S" 부분을 확대하여 나타낸 에너지 다이어그램이다. 도 4는 본 발명의 제 1 실시예에 따른 터널링 반도체 소자의 전류-전압 특성을 보여주는 그래프이다.
먼저, 도 3a 내지 도 3c를 참조하여, 본 발명의 제 1 실시예를 설명한다.
도 3a에 도시된 바와 같이, 반도체 기판(10), 예를들어, P형의 실리콘 기판 상부의 소정 영역에 필드 산화막(12)이 형성된다. 필드 산화막(12)이 형성된 반도체 기판(10) 결과물 상부에 게이트 산화막(14) 및 게이트 전극용 도전층(16)이 증착된다. 게이트 전극용 도전층(16) 및 게이트 산화막(14)이 소정 부분 식각되어, 게이트 전극(G)이 형성된다. 노출된 반도체 기판에 불순물이 주입되어, 드레인 영역(D)이 형성된다. 드레인 영역(D)은 게이트 전극(G)의 저면과 소정 부분 오버랩되도록 형성된다. 여기서, 게이트 산화막(14)은 게이트 전압(Vg) 인가시, 전자들이 용이하게 터널링 될 수 있을 정도로 형성됨이 바람직하다.
도 3b는 게이트 전극(G)과 드레인 영역(D)의 오버랩되는 부분에서, 게이트 전극에 소정치만큼의 전압을 인가하였을때의 에너지 밴다이어그램이다. 도 3b를 참조하면, 게이트 전극(G)에 문턱 전압 이상의 전압(Vg)을 인가하면, 드레인 영역(D)의 전자들이 공핍(depletion)되어, 드레인 영역(D)의 에너지 대역(energy bend)은 밴드 밴딩(band bending)된다. 이때, 게이트 산화막(14)과 접하는 부분의 드레인 영역(D)의 전도 대역이 트라이앵글 형태로 밴딩되어, 양자화된다. 즉, 게이트 산화막(14)와 드레인 영역의 저부 영역(DL)이 포텐셜 베리어로 작용하게 되어, 포텐셜 웰이 형성된다. 아울러, 양자 역학에 따르면, 도 3c에 도시된 바와 같이, 포텐셜 웰내에는 전자들이 채워질수 있는 불연속적인 에너지 레벨(E0,E1,E2...)이 형성되어, 양자화된다. 이러한 불연속적인 레벨 사이의 갭은 포텐셜 웰의 폭의 제곱에 반비례한다.
즉, 상기 게이트 전압(Vg)이 문턱 전압과 같을 경우, 포텐셜 웰내에는 전자들의 공핍으로 인하여, 전자들이 존재하지 않는다. 하지만, 게이트 전압(Vg)이 점점 증가되면, 이 포텐셜 웰안에 전자들이 찰수 있는 확률, 즉 불연속적인 에너지 레벨이 순차적으로 형성되는 것이다.
게이트 전압(Vg)이 커짐에 따라, 비어있는 첫번째 에너지 레벨(E0)과 가전자 대역의 가장자리가 거의 일치하게되어, 가전자 대역에 있던 전자가 비어있는 에너지 레벨로 터널링하게 된다. 따라서, 전류가 흐르게 된다. 게이트 전압(Vg)이 더욱 커지면, 두번째 에너지 레벨(E1)과 가전자 대역의 가장자리가 일치하게 되면, 다시 터널링이 일어나서, 에너지 레벨 특성상 더 많은 수의 전자를 받아들일 수 있어, 초기보다 더 많은 전류가 흐르게 된다.
도 4는 본 발명의 제 1 실시예에 따른 터널링 반도체 소자의 전류-전압 특성을 보여주는 그래프이다. 여기서, Vg1, Vg2 및 Vg3은 각각의 에너지 레벨과 가전자 대역이 일치하는데 필요한 전압을 각각 나타낸다. 도 2에 도시된 바에 따르면, 게이트 전압이 커질수록, 더욱 큰 드레인 터널링 전류를 얻을 수 있다.
따라서, 본 실시예에 의하면, 일반적인 반도체 모스 트랜지스터의 형성 공정만으로, 터널링 전류를 발생시키는 터널링 반도체 소자를 형성할 수 있다.또한, 첨부한 도면 도 5a는 본 발명의 제 2 실시예에 따른 터널링 반도체 소자의 단면도이고, 도 5b는 본 발명의 제 2 실시예에 따른 전압 인가시 터널링 반도체 소자의 에너지 레벨을 나타내는 다이어그램이고, 도 5c는 도 4b의 "T" 부분을 확대하여 나타낸 에너지 다이어그램이다. 도 6는 본 발명의 제 2 실시예에 따른 터널링 반도체 소자의 전류-전압 특성을 보여주는 그래프이다.
도 5a에 도시된 바와 같이, 반도체 기판(20), 예를들어, P형의 실리콘 기판 상부의 소정 영역에 필드 산화막(22)이 공지의 방식으로 형성된다. 필드산화막(12)이 형성된 반도체 기판(10) 결과물 상부에 게이트 산화막(24)이 형성된다. 이때, 게이트 산화막(24)은 부분적으로 서로 상이한 두께를 갖는다. 여기서, 상대적으로 두꺼운 두께를 갖는 부분을 제 1 게이트 산화막(24a)이라 하고, 상대적으로 얇은 두께를 갖는 부분을 제 2 게이트 산화막(24b)이라 한다.
여기서, 서로 다른 두께를 갖도록 게이트 산화막(24)을 형성하는 방법은 다음과 같다. 반도체 기판 전면에 실리콘 질화막을 증착하고, 소정부분 패터닝하여, 반도체 기판 표면을 오픈시킨다. 그 다음, 노출된 반도체 기판을 열산화하여 소정 두께를 갖는 제 1 게이트 산화막(24a)을 형성한다. 다음, 실리콘 질화막을 제거한다. 그리고나서, 실리콘 질화막의 제거로 노출된 반도체 기판 표면을 열산화하여, 제 2 게이트 산화막(24b)을 형성한다. 이때, 제 2 게이트 산화막(24b)의 형성시, 제 1 게이트 산화막(24a) 역시 산화가 이루어진다. 이에따라, 제 1 게이트 산화막(24a)은 제 2 게이트 산화막(24b)보다 더욱 두꺼운 두께를 갖게 된다. 게이트 산화막(24) 상부에 게이트 전극용 도전층(26)이 증착된다. 게이트 전극용 도전층(26) 및 게이트 산화막(24)이 소정 부분 식각되어, 게이트 전극(G)이 형성된다. 게이트 전극(G) 양측 노출된 반도체 기판(20)에 예를들어, 고농도 n형 불순물이 주입되어, 제 1 및 제 2 드레인 영역(D1,D2)이 형성된다. 제 1 및 제 2 드레인 영역(D1,D2)은 게이트 전극(G)의 가장자리와 오버랩되도록 형성된다. 여기서, 제 1 드레인 영역(D1)은 제 2 게이트 산화막(24b)과 오버랩되도록 형성되며, 제 2 드레인 영역(D2)은 제 1 게이트 산화막(24a)과 오버랩되도록 형성된다.
도 5b는 게이트 전극(G)과 제 2 드레인 영역(D2)의 오버랩되는 부분에서, 게이트 전극(G)에 소정치만큼의 전압을 인가하였을때의 에너지 밴다이어그램이다. 도 5b를 참조하면, 게이트 전극(G)에 문턱 전압 이상의 전압(VG)을 인가하였을때, 제 2 드레인 영역(D2)의 전자들이 공핍(depletion)되어, 드레인 영역(D2)의 에너지 대역(energy bend)이 밴드 밴딩(band bending)된다. 이때, 제 1 게이트 산화막(24a)과 접하는 제 2 드레인 영역(D2)의 전도 대역이 트라이앵글 형태로 밴딩되어, 양자화된다. 즉, 제 1 게이트 산화막(24a)과 제 2 드레인 영역의 저부 영역(D2L)이 포텐셜 베리어로 작용하게 되어, 포텐셜 웰이 형성된다. 아울러, 양자 역학에 따르면, 도 5c에 도시된 바와 같이, 포텐셜 웰내에는 전자들이 채워질수 있는 불연속적인 에너지 레벨(E0,E1,E2...)이 형성되어, 양자화된다. 이러한 불연속적인 레벨 사이의 갭은 포텐셜 웰의 폭의 제곱에 반비례한다.
이와같은 반도체 소자 역시, 상기 제 1 실시예에서 설명한 원리와 동일하게, 터널링 전류가 흐른다. 하지만, 상기 제 2 실시예의 경우, 게이트 산화막의 두께가 부분적으로 상이함에 따라, 제 1 게이트 산화막(24a) 영역과 제 2 게이트 산화막(24b) 영역에서, 터널링 전류 및 공진 터널링을 일으키는 게이트 전압이 각기 상이하게 된다. 즉, 도 6에 도시된 것과 같이, 상대적으로 두꺼운 두께를 갖는 제 1 게이트 산화막(24a) 영역에서는 터널링을 일으키는데 보다 높은값의 게이트 전압(VG1,VG2,VG3)이 요구되는 반면, 상대적으로 얕은 두께를 갖는 제 2 게이트 산화막(24b)에서는 터널링을 일으키는데 상대적으로 낮은 게이트 전압(Vg1,Vg2,Vg3)이 요구된다. 이에따라, 본 실시예의 경우는 동시에 다른 터널링 특성을 보일 수있다는 효과가 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 화합물 반도체 기판 또는 화합물 층을 사용함이 없이, 반도체 모스 트랜지스터의 공정을 사용하여, 터널링 반도체 소자를 형성할 수 있다.
이에따라, 제조 비용을 절감할 수 있으며, 그 사이즈 역시 단위 모스 트랜지스터 사이즈 정도이므로, 웨이퍼 상에 차지하는 면적을 줄일 수 있다.
더욱이, 일반적인 반도체 소자와 같은 웨이퍼상에 동시 집적할 수 있다.
Claims (6)
- 삭제
- 삭제
- 삭제
- 필드 산화막이 구축된 반도체 기판;상기 반도체 기판상의 소정 부분에 서로 상이한 두께를 갖도록 형성되는 제 1, 제 2 게이트 산화막;상기 제 1, 제 2 게이트 산화막사아에 형성되는 게이트 전극;상기 제 1, 제 2 게이트 산화막의 양측 가장자리 일부와 오버랩되도록 상기 기판내에 형성되는 제 1, 제 2 드레인 영역을 포함하며,상기 게이트 전극에 소정 전압이 인가되면, 상기 제 1, 제 2 게이트 산화막과 각각의 제 1, 제 2 드레인 영역이 포텐셜 베리어가 되어 상기 제 1, 제 2 게이트 산화막과 각각의 제 1, 제 2 드레인 영역의 접합 부분에서 포텐셜 웰이 형성되어 제 1, 제 2 드레인 영역에 서로 다른 터널링 전류가 발생되는 것을 특징으로 하는 터널링 반도체 소자.
- 제 4 항에 있어서, 상기 반도체 기판은 제 1 전도 타입인 것을 특징으로 하는 터널링 반도체 소자.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 1 및 제 2 드레인 영역은 제 2 전도 타입인 것을 특징으로 하는 터널링 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061633A KR100356797B1 (ko) | 1999-12-24 | 1999-12-24 | 터널링 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061633A KR100356797B1 (ko) | 1999-12-24 | 1999-12-24 | 터널링 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010058133A KR20010058133A (ko) | 2001-07-05 |
| KR100356797B1 true KR100356797B1 (ko) | 2002-10-19 |
Family
ID=19629225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061633A KR100356797B1 (ko) | 1999-12-24 | 1999-12-24 | 터널링 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356797B1 (ko) |
-
1999
- 1999-12-24 KR KR1019990061633A patent/KR100356797B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010058133A (ko) | 2001-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5325198B2 (ja) | 電界効果トランジスタ | |
| US5087581A (en) | Method of forming vertical FET device with low gate to source overlap capacitance | |
| US6627473B1 (en) | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof | |
| US8067804B2 (en) | Semiconductor device having an SOI structure, manufacturing method thereof, and memory circuit | |
| US5834793A (en) | Semiconductor devices | |
| US5701016A (en) | Semiconductor device and method for its manufacture | |
| US5073519A (en) | Method of fabricating a vertical FET device with low gate to drain overlap capacitance | |
| US7221032B2 (en) | Semiconductor device including FinFET having vertical double gate structure and method of fabricating the same | |
| EP0718894B1 (en) | Coulomb-blockade element and method of manufacturing the same | |
| JP3198200B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| US5442215A (en) | Thin film transistor having an asymmetrical lightly doped drain structure | |
| EP1965437A1 (en) | Nano-scale transistor device with large current handling capability | |
| KR100630680B1 (ko) | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 | |
| US5672890A (en) | Field effect transistor with lightly doped drain regions | |
| JP3372110B2 (ja) | 半導体装置 | |
| KR100356797B1 (ko) | 터널링 반도체 소자 | |
| JP3075831B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH0629524A (ja) | 半導体装置の製造方法 | |
| US7705377B2 (en) | Field effect transistor comprising compound semiconductor | |
| JP3055869B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP3102475B2 (ja) | トンネル素子 | |
| JPH0666467B2 (ja) | 半導体装置 | |
| JPH0210873A (ja) | 薄膜トランジスタ | |
| JPH0870122A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US6320216B1 (en) | Memory device with barrier portions having defined capacitance |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |