JPH0210873A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、厳密なリトグラフィを用いることなしに形成
される極めて短い電流通路を有する高い電流の、適度の
電圧の薄膜トランジスタに関し、更に詳細には、ソース
電流から半導体本体内へ横の電流通路が形成されること
を許すようにゲート誘電体／半導体界面の導電率を制御
するゲート電極を有し、前記電流通路は常時はドレイン
電極へ導き直され、且つ空間電荷制限されるようになっ
ているトランジスタ装置に関する。

〔従来の技術〕

大面積の基体上の製作が比較的容易であるため、従来、
薄膜トランジスタ（ＴＰＴ）が、液晶デイスプレィのよ
うな大面積デイスプレィにおいて個々の画素を駆動する
際に用いるために盛んに研究されている。ＴＰＴは、一
般に、異なる電位に保持されておって半導体材料によっ
て電気的に相互接続される互いに間隔を置くソース電極
及びドレイン電極を備えており、それらの間に前記半導
体材料がチャネルを形成する。これら電極の間の電流は
ゲート電極への電圧印加によって制御され、前記ゲート
電極は前記半導体材料の一部に隣接し、且つこれから絶
縁されている。ゲート電界が前記半導体材料の一部を反
転または蓄電させ、これを通ってソースからドレインへ
電流が流れることを許す。

最初、無定形シリコンが主として光電池のために開発さ
れたが、最近はこれに対するマイクロエレクトニクスの
適用が益々重要になってきている。

これは、その形成の際に堆積温度が低く、そして大面積
の堆積及びリトグラフィ装置が可能であるので、大面積
アレイにおける使用に理想的である。

無定形シリコンは、従来、ＴＰＴのための最も有望な半
導体材料であるが、Ｇｅ、　ＧａＡｓ、　ＣｄＳ　、多
結晶シリコン及び微結晶シリコンのような他の材料も十
分に使用に適するということが認められてきている。無
定形シリコンの欠点はその電子移動度が比較的低いこと
であり、これはこれらトランジスタの動作速度を制限す
る。動作速度を改善し、及び出力電流を増すためにはチ
ャネル長りを短くするごとが極めて大切である。即ち、
チャネルを横切る電子の移動時間はＬ２に比例し、出力
電流はチャネル長に逆比例する（１／Ｌ）からである。

−ｍに、リトグラフィ的に作ったＴＰＴは約１０μｍの
チャネル長を有す。いうまでもなく、このチャネル長は
、ＶＬＳ　Ｉ製作のため開発された厳密なりトグラフィ
法を用いることによってかなり減少させることができる
が、この解決法は極めて費用がかかり、且つ、いま問題
としている大面積に対しては実用的でない。事実、１ミ
クロン・オーダのサイズを極めて大きな面積にわたって
正確に保持することは不可能であると考えられる。

無定形シリコンの電子ハンド移動度はＯ〜２０ｃｒＡ／
Ｖ・Ｓであるというのが事実であるが、これらＴＰＴは
約１　ｃｎｌ／　Ｖ−ｓの電界効果移動度で動作する。

これは、局部的テイル状の形状のトラップが、これらＴ
　Ｐ　Ｔのチャネル内に誘発された電荷うちの小部分（
約１０〜２０％）を移動キャリヤにならせるだけである
からである。１０μｍのオーダのサイズ及びゲートの幅
対長さの比１０に対しては、１０〜２０Ｖの範囲内の駆
動電圧に対し、１０〜５０μＡオーダの電流、及び約１
００ｎｓの移動時間が期待される。実際上は、スイッチ
ング速度はまた回路キャパシタンスによって減少させら
れる。電流駆動能力を改良するにはチャネル長を短くす
ることが必要である。

一つの形式の単チャネル薄膜トランジスタが米国特許第
４，５４７．７８９号に示されており、このトランジス
タは、垂直に積み重ねられて絶縁層によって分離されて
いるソース領域及びドレイン領域を含むメサ形構造を備
えている。半導体層、ゲート誘電体層及びゲート電極層
を含む複数の薄い層が前記メサ構造の上に横たわり、前
記ソース領域及びドレイン領域の間にその側壁に沿って
延びている。２つの短い導電チャネル（前記メサ構造の
各側に１つずつ）がこのようにして形成される。前記ソ
ース領域とドレイン領域との間の絶縁層の厚さが、前記
側壁半導体層を通る導電チャネルの長さを決定する。こ
のようにして、前記チャネルの長さを厳密な１月〜グラ
フィなしに極めて正確に制御することができる。

他の若干の短チヤネル構造が、材料研究学会シンポジウ
ム会報、第３３巻（１９８４）、２８７〜２９２頁に発
表の東京Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏ
ｇｙのウチダ等の論文「垂直型ａ−３ｉ　：　Ｈ電界効
果トランジスタ」に開示されている。これに開示されて
いる各構造において、電流は、スタックとなって配置さ
れているソース電極層からドレイン電極層まで、側壁半
導体層を制御する薄い側壁ゲート電極層によって制御さ
れる。

前掲の米国特許第４，５４７，７８９号及びウチダ等の
論文の装置においては、いずれも、極めて狭いチャネル
が、ソース電極とドレイン電極との間の側壁領域内に、
半導体／ゲート誘電体界面に形成される。電流は、通例
のＴＰＴにおけるように、ゲート電界の方向と垂直であ
る。これらの短チヤネル装置は適度のソース対ドレイン
電圧において低いオン／オフ比を有し、従って電圧取扱
い能力が制限される。

〔発明が解決しようとする課題〕

本発明の目的は、ゲート電極が、ソース電極に対して、
ドレイン電極から遠い側に配置されており、そして電流
が装置の大半部にわたってゲート電界と平行であるとい
う独特の構造を有する独特の短チヤネル薄膜トランジス
タを提供することにある。

本発明の他の目的は、有効チャネル長が、その製作に用
いられるいずれの最小リトグラフィ的サイズよりも遥か
に短いという垂直薄膜トランジスタを提供することにあ
る。

本発明の更に他の目的は、ソース電極と半導体チャネル
層との間にバリヤ手段を有しており、前記バリヤ手段は
ゲート電極によって制御され、これにより装置のオン／
オフ電流比を改善し、且つ出力飽和特性を改善するよう
にした垂直薄膜トランジスタを提供るすことにある。

本発明の更に他の目的は、ソース電極を、電気的に並列
接続された一連のストライプまたはフィンガとして形成
し、これにより有効チャネル面積を増大させることにあ
る。

〔課題を解決するための手段〕

本発明にかかる薄膜トランジスタは基体を備えており、
この基体の上に、ゲート電極層と、ゲート誘電体層と、
少なくとも１つのフィンガ状のソース電極と、前記ゲー
ト誘電体層の上に横たわり、前記ソース電極を少なくと
も部分的に取り巻く半導体層と、前記半導体層と隣接接
触するドレイン電極層とが支持されている。前記ソース
電極層と前記ドレイン電極層との間の電流通路の長さは
、前記の半導体／ゲート誘電体界面に配置されておって
隣接のソース部材間に前記界面とほぼ平行に延びる第１
の通路部分と、長さが前記半導体層の厚さと実質的に間
延である第２の通路部分とによって形成される。

本発明の他の目的、特徴および利点は、図面を参照して
説明する以下の詳細な説明から明らかになる。

〔実施例〕

第１図について説明すると、図は、本発明者等が垂直下
部ゲート短チヤネル薄膜トランジスタと呼ぶ新規な装置
を示すものである。垂直とは、電荷キャリヤが、半導体
層の厚さを通ってゲート電界の方向と平行の方向に走行
することを意味するのであり、これは、ゲート電界と垂
直の方向に延びる狭いチャネル内で走行するのと対立す
る。本発明者等は、この垂直向きに、ソース電極とドレ
イン電極との間の電流路を、リトグラフィにはよらない
で、事実上、中間の電荷伝導層の厚さによって形成する
ことを可能ならしめるので、望ましいものであるという
ことを認めた。また、これはゲート電極とドレイン電極
とを、ゲート対ドレイン電位の全部が薄いゲート誘電体
を横切って降下するということはないように、分離する
。層堆積の技術により、数十オングストロームのオーダ
で層を正確に形成ができるということは周知である。

このトランジスタの構成においては、５ないし１０μｍ
またはそれ以上のリトグラフィを用いながら１ミクロン
・チャネル長の性能を得ることができる。

ガラスのような適当な基体ＩＯの上に、好ましくはクロ
ムのような金属からなる導電性のゲート電極（約５００
ないし１，０００人）が堆積され、その上に、窒化シリ
コン、酸化シリコン、または他の薄膜絶縁材料のような
ゲート誘電体Ｆｉ１４（約１００ないし５．０００人）
が横たわっている。

真性または軽くドープした無定形シリコンのような薄い
半導体層１６（約１００ないし２．０００人）が前記ゲ
ート誘電体の上に横たわっている。１つまたはそれ以上
のほぼ平行のストライプまたはフィンガからなるソース
電極１８が半導体層１６の上に横たわっている。各フィ
ンガは、層１６に隣接するｎ゛　ドープされた半導体ス
トライプ２０（約１００ないし５００人）を有するスタ
ックを含んでおり、その上に、チタン／タングステン合
金のような金属ストライプ２２　（約１，０００ないし
１０，０００人）が乗っている。真性または軽くドープ
された無定形シリコンのような半導体電荷輸送層２４（
約２．０００ないし４０，０００λ）が、半導体層１６
の上に横たわり、そしてソース電極フィンガ１８を３つ
の側面で取り巻いている。

ｎ゛　ドープされた半導体で作られたドレイン電極層２
６が電荷輸送層２４の上に乗っている。前掲の寸法は、
本発明者等が本発明者等の実験及び／又は模型製作に用
いた典型的な範囲を示すものであり、本発明にかかるこ
れら素子の寸法を限定するものではない。

前記フィンガを形成するときには、ｎ４　ドープされた
半導体及び適当な金属のプレーナ層を堆積させ、次いで
エツチングして所望の形状にする。

薄い半導体層１６を設け、ゲート誘電体１４と半導体材
料との間の重要な界面が前記ソースフィンガのエツチン
グ中に損傷されないようにする。各ＴＰＴは１つまたは
それ以上のソース電極フィンガを有しておってもよい。

装置が幾つかのフィンガを有している場合には、これら
を電気的に並列接続する。

後で解るように、半導体層１６及び２４の累積厚さはソ
ースからドレインまでの距離を実質的に決定する。バル
ク半導体層２４及び薄い半導体層１６は、好ましくは、
無定形の微結晶または多結晶となっている１−プなしの
、または軽くドープされたシリコンである。これら層の
一方または両方はゲルマニラ１、または他の適当な材料
であってもよい。同様に、ロドープされたソース部材及
びドレイン部材は、無定形の微結晶または多結晶となっ
ている任意の適当な半導体であってもよい。

ｎ形ドーピングが好ましいが、ｐ形ドーピングを用いて
もよい。

第１図のＴ　Ｐ　Ｔ”の作動においては、ソース電極及
びドレイン電極はそれらの間に駆動電圧を保持している
。金属層２２によって提供されるショットキバリヤが、
ソースとドレインとの間の直行垂直路における電流を阻
止する。従って、ソース／ドレイン電界はバルク半導体
層２４を通って垂直に延び、そしてｎ９形ソースフイン
ガの側壁の方へ横に曲がる。電流はフィンガ１８の側壁
から横に流れ出ることができるだけである。例えば制御
バイアス電圧をゲート電極に加えることによってこの装
置をターンオンさせると、蓄電チャネル２８が、ソース
電極フィンガ相互間の領域において半導体層１６とゲー
ト誘電体との間の界面に形成される。電流は、矢印で示
す通路を流れる。すなわち、最初は横に流れて蓄電領域
に入り、次いで半導体層を垂直に通ってドレイン電流に
入る。半導体電荷輸送層が真性の、または軽くドープさ
れた無定形シリコンである場合には、垂直の電流は空間
電荷制限される。

ｎ゛形／バルク半導体界面におけるｎ＋形フィンガ２０
からの電荷キャリヤの通路に対する若干のバリヤである
が、電荷キャリヤは電圧■。の影古の下でｎ゛形ソース
フィンガの側面から流出することができ、そして、ゲー
ト電圧ゼロにおいても、ドレイン電圧が増加するのに伴
って出力電流は常に増加するということが認められた。

従って、この装置を極めて効果的にシャットオフするこ
とはできない。有効なソース対ドレイン電圧における数
百倍から約−千倍までのオン／オフ比が可能であり、そ
して、これらの値は従来の多くのＴＰＴと匹敵するもの
であるが、完全に実用的ではない。

商業的に真に許容できる全ての垂直ＴＰＴにおいては、
ソースからドレインへの電流はゲート電界によって変調
されることが必要であり、そして、漏れ電流（ドレイン
がオンであるがゲートがオフであるときの電流）は低い
ことが必要である。この様な装置を設計しようと試みる
ことは、漏れを抑制し且つ出力特性の飽和を改善するた
めの実用的な手段を工夫することである。これら目的は
いずれも、ドレイン電圧がソースに直接到達することを
防止し、及び電荷キャリヤを引き出すことによって達成
される。しかし、負のバイアス電圧を加えることにより
、飽和の全ての変化とは独立に第１図の装置のオン／オ
フ比を改善することもできる。

基礎的装置の低いオン／オフ比を高め、及び飽和を改善
するため、本発明の下部ゲート垂直短チャネルＴＰＴの
いくつかの変形例を工夫した。第２図に、第１図におけ
ると事実上同じ基礎的装置を示してあり、オフ状態漏れ
を防止するためにバリヤ部材が導入されている。同様部
材は、プライム記号（′）を付した同様参照番号で示し
である。

軽くｐドープされた（ｐ−形）半導体側壁部材３０（幅
約１．０００ないし５，０００人）がソース電極フィン
ガ１８′に隣接して堆積されており、これがこの装置の
ダイナミックレンジを改善したということが認められた
。オフ状態においては、前記ｐ−形側壁は、ソース電極
フィンガ２０′からバルク半導体層２４′内への電荷キ
ャリヤの流れに対して効果的なバリヤを提供する。ゲー
ト電界が与えられて装置がオン状態になると、ソース電
極フィンガの両側でゲート誘電体層１４′に隣接する側
壁部材３０の部分は反転されてチャネル３１を形成し、
これを通って電流が矢印で示すように流れる。第５図に
示すように、この装置の漏れ電流は極めて低く　（Ｖｑ
＝０）　、電流出力は良好な飽和特性を有す。

オン／オフ比は改善されるが、オン状態の電流は、ｐ−
形バリヤ部材内のドープ剤のために欠陥が生じて導電率
が低下するので、若干減少する。

この欠点は材料に依存するものであり、無定形シリコン
についてはその通りであるが結晶性シリコンについては
そうではない。この形式の本発明装置は約５次の大きさ
のオン／オフ比を有するが、オン電流を格段に減少させ
ることのないプロ・７キング手法を用いることが望まし
い。

第３図に下部ゲート垂直短チャネルＴＰＴの他の実施例
を示す。このＴＰＴにおいては、漏洩チャネルをピンチ
オフすることのできる層があるが、この層を通って流れ
る電流はない。本発明者らはこれらを近接ブロッキング
層と呼ぶ。同様部材は、二重プライム記号（“）を付し
た同様参照番号で示しである。薄い半導体Ｊｉ！　１６
．”が各ソース電極フィンガ１８“とゲート誘電体Ｊｉ
１４“との間に配置されている。強くｐドープされた（
ｐ＋形）側壁３２（幅約ｉ、　ｏ　ｏ　ｏないし５．０
００人）がソース電極フィンガの各側面に隣接して横た
わっている。前記ｐ゛形側壁はゲート誘電体から半導体
層の厚さ（約５０００人）だけ間隔をおいており、電荷
キャリヤがソース電極からこの半導体層を通ってバルク
半導体層２４″に流入するための通路を形成させるよう
になっている。前記強くｐドープされた側壁により、そ
のキャリヤ（正孔）が、内部にｐ影領域を誘発している
半導体層１６“に流入するか、または該半導体層から電
子が減少するために、近接バリヤが提供される。電圧Ｖ
ｄｉの影響の下で電子がこの近接バリヤを通過しようと
すると、その寿命が短くなり、これにより、この装置の
オフ状態における漏れ電流が抑制される。

ゲート電界を加えることによってこの装置がターンオフ
されると、正孔が前記強いｐ゛形側壁３２の端部３４内
にはね返されるので蓄電領域が形成され、これにより、
チャネル領域３６が半導体／ゲート誘電体界面に形成さ
れ、実質的にドープなしの半導体材料（層１６″）を通
って電子が自由に流れることができる。オフ状態の漏れ
電流を抑制する際の他の因子は、ソース電位（ゲート電
位と同じ）に保持されているｐ゛形層電界プレート効果
であり、これは、半導体層重６“のチャネル領域に入る
ト“レイン電界を減少させ、ドレイン電界がソース電極
に達するのを妨げる。この効果はまた飽和を助ける。

第６図は、半分が、第３図において説明した形式に作ら
れておってブロッキング手段を有しており（実線で示す
）、他の半分が、第１図において説明した他の形式に作
られておってブロッキング手段を有していない（点線で
示す）装置におけるｐ°形近接ブロッキング層の作用の
特性を比較して示すものである。電圧ｖ、、＝５ボルト
における漏れ電流は、近接ｐ゛形層より、２次以上の大
きさだけ抑制される。また、この層は、装置がターンオ
ンしているときの出力電流飽和を改善するのに効果的で
あることが見られる。これは、電流が、ｐ゛形ジブロッ
キング層下の半導体層１６″内の蓄電チャネルを通るか
らである。この高度に導電性のチャネルは、ソースがド
レイン電位に直接結合されるのを妨げる傾向がある。

本発明のこの装置においては、ｐ゛形側壁３２の端部３
４と保護的半導体層１６“との間のチャネル内に擬似ｐ
形層を導入することにより、オン／オフ電流比がかなり
改善することができる。擬似ｐ形層は、装置のオフモー
ドにおいて所望のバリヤ効果を提供するが、オンモード
において半導体チャネル内に欠陥を導入しないという利
点を有す。前記欠陥とは、バリヤ領域が第２図の実施例
におけるように実際にドープされていたならば生じたで
あろうものである。

第４図に遮蔽プレートまたは電界プレートの実施例を示
す。この実施例においては、側壁３８および外側フラン
ジ４０を有するクロムのような金属クラッド層の形式の
バリヤを電荷キャリヤの通路内に導入することにより、
短チヤネル薄膜ＴＰＴのオン／オフ比が改善されている
。前記側壁はソース電極フィンガ１８″′の側面を通る
電荷キャリヤの移動を阻止し、前記フランジは半導体層
１６″′内にブロッキングトンネル４２を形成する。金
属クラッド層の両側上に横たわっているマスキング部材
４４は、前記フランジ、従ってトンネルの長さを決定す
ることにより、この構造を作る助けとなるだけである。

これらマスキング部材は窒化シリコンまたはｐ形半導体
で作られる。前記トンネルのブロッキング機構は第３図
の実施例の近接ブロッキングとは若干異なる。ゲート電
極層１２″″と金属フランジ４０との間に横たわってお
って同じ電位（通例アース電位）に保持されている前記
トンネルまたはゴーントレット領域により、オフ状態に
おいて所望のブロッキング効果が提供される。ソース電
極フィンガが接地されているので、隣接の金属キャツピ
ング層も接地される。前記トンネルの長さを数千オング
ストロームに形成することにより、より高い電位のドレ
イン電極層２６′″から延び出る電界はアース電位のト
ンネル４２を貫通することができず、ソース電極へ延び
る。従って、この金属層は、ソースをドレイン電位から
遮蔽する際に電界プレートとしてはたらく。スイッチン
グ電圧をゲート電極に加えると、半導体層１６″′とゲ
ート誘電体層１４’″との間に界面領域が蓄電されてチ
ャネル４６が形成され、これを通って電荷キャリヤが横
に外方へ流れることができる。電荷キャリヤがバルク半
導体２４′″の領域に到達すると、該キャリヤは方向を
変え、空間電荷制限状態の下でドレイン電極へ流れる。

従って、ソースからドレインまでの電流路は、空間電荷
制限導電領域と直列の蓄電チャネルであると考えること
ができる。空間電荷制限電流を支持するのに必要な電圧
よりも上にドレイン電圧を上げると、この蓄電領域の縁
におりる電位も上がり、そしてこれが、前記空間電荷制
限電流領域に流入する電流を制限し、飽和出力特性とな
る。

以上の開示は例として行ったものであり、特許請求の範
囲に記載のごとき本発明の範囲を逸脱することなしに構
造の細部並びに諸部材の組合わせ及び装置について種々
の変更を行うことができる。

【図面の簡単な説明】

第１図は本発明にかかる薄膜トランジスタの縦断側面図
、第２図は直流バリヤ手段を有している第１図のトラン
ジスタと類似の薄膜トランジスタの縦断側面図、第３図
は近似電流バリヤ手段を有している第１図のトランジス
タと類似の薄膜トランジスタの縦断側面図、第４図は他
の形式の近接電流バリヤ手段を示す第１図のトランジス
タと類似の薄膜トランジスタの縦断側面図、第５図及び
第６図は第２図及び第３図の装置に対する出力特性をそ
れぞれ示す曲線図である。 １０−基体、 １２−ゲート電極層、 １４−ゲート誘電体層、 １６・−・半導体層、 １８−ソース電極、 ２６−ドレイン電極層、 ２８．３１．３６．４６−チャネル。 ＦＩＧ、　１ ＦＩＧ、　３ ２６′ ＦＩＧ、　２ ＦＩＧ、　４ ｌｃｂ　（Ａ） Ｉｄｓ（Ａ） ｖｄ、（ｖ） ｖｄｓ（ｖ）

Claims (1)

1. 【特許請求の範囲】 （１）ゲート電極手段と、ゲート誘電体手段と、少なく
   とも１つのフィンガ状部材の形状のソース電極手段と、
   前記ゲート誘電体手段の上に横たわり、前記ソース電極
   手段を少なくとも部分的に取り巻く半導体電荷輸送手段
   と、前記半導体手段と隣接接触するドレイン電極手段と
   が上に支持されている基体を備えて成り、前記ソース電
   極の層と前記ドレイン電極の層との間の電流通路の長さ
   は、前記半導体手段と前記ゲート誘電体手段との間の界
   面に隣接配置されておって前記ソース電極手段から前記
   界面とほぼ平行の方向に外方へ延びる第１の通路部分と
   、前記半導体手段の厚さによって長さが確定される第２
   の通路部分とによって形成されることを特徴とする薄膜
   トランジスタ。 （２）ゲート電極手段と、ゲート誘電体と、ソース電極
   手段と、ドレイン電極手段と、半導体電荷輸送手段とを
   、前記ゲート電極手段が前記ドレイン電極手段から遠い
   前記ソース電極手段の側に配置され、前記ソースからド
   レインまでの電流通路が前記半導体手段と前記ゲート誘
   電体との間の界面に隣接配置された蓄電または反転チャ
   ネルを含み、前記チャネルが前記半導体手段の層の厚さ
   を通って延びる空間電荷制御電流領域と直列になるよう
   に、互いの関係に位置させて支持する基体を備えて成る
   薄膜トランジスタ。 ３）ソース電極手段と、ドレイン電極手段と、厚さが前
   記ソース電極手段と前記ドレイン電極手段との間の電流
   通路を実質的に形成する半導体手段と、ゲート絶縁体手
   段によって前記半導体手段から分離されたゲート電極手
   段とが上に支持され、前記ゲート電極手段に加えられる
   ゲート電圧により、ゲート電界が前記半導体の材料のチ
   ャネル領域内に導電性チャネルを生成させるようになっ
   ている基体を備えており、 前記ゲート電極手段は前記ドレイン電極から遠い前記ソ
   ース電極手段の側に配置されており、前記ソースからド
   レインまでの電流通路は、前記半導体手段の厚さを通っ
   て延びる空間電荷制御電流領域と直列に前記導電性チャ
   ネルを含んでおり、更に、 トランジスタのオフ状態において前記チャネル領域を通
   る漏れ電流を防止するための手段を備えたことを特徴と
   する薄膜トランジスタ。 （４）ソース電極手段と、ドレイン電極手段と、半導体
   電荷輸送層と、ゲート電極手段と、ゲート誘電体とを備
   えており、 ドレイン電界が前記ソース電極手段に到達することを阻
   止するための手段と、 前記ソース電極手段に隣接して前記電荷輸送層内に配置
   されたチャネル領域とを備えて成り、前記チャネル領域
   の導電率はゲート電界によって制御され、前記阻止する
   ための手段は前記チャネル領域に隣接配置されているこ
   とを特徴とする薄膜トランジスタ。