JP2507031B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- 239000010409 thin film Substances 0.000 title claims description 65
- 239000004065 semiconductor Substances 0.000 claims description 96
- 230000004888 barrier function Effects 0.000 claims description 53
- 239000010408 film Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000002800 charge carrier Substances 0.000 description 16
- 230000005684 electric field Effects 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001894 space-charge-limited current method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタに関し、特に、ソース電
極とドレイン電極との間の半導体層にの短い導電チャン
ネルを形成して厳密なリトグラフィを用いることなく形
成できる薄膜トランジスタに関する。
極とドレイン電極との間の半導体層にの短い導電チャン
ネルを形成して厳密なリトグラフィを用いることなく形
成できる薄膜トランジスタに関する。
大面積の基体上での製作が比較的容易であるため、薄
膜トランジスタが、液晶ディスプレイのような大面積デ
ィスプレイにおいて個々の画素を駆動する際に用いるた
めに盛んに研究されている。無定形シリコンは、薄膜ト
ランジスタのための最も有望な半導体材料であるが、そ
の電子移動度が低いという欠点があり、トランジスタの
動作速度を制限する。動作速度を改善し、出力電流を増
すためには導電チャンネル長Ｌを短くすることが極めて
大切である。これは、導電チャンネルを横切る電子の移
動時間はL2に比例し、出力電流はチャンネル長に逆比例
するからである。普通のリトグラフィを用いて作った薄
膜トランジスタは、約10μｍのチャンネル長を有する。
この導電チャンネル長は厳密なリトグラフィ法を用いる
ことによってかなり減少させることができるが、費用が
かかり、大面積に対しては実用的でない。事実、１ミク
ロン・オーダのサイズを極めて大きな面積にわたって正
確に保持することは困難である。
膜トランジスタが、液晶ディスプレイのような大面積デ
ィスプレイにおいて個々の画素を駆動する際に用いるた
めに盛んに研究されている。無定形シリコンは、薄膜ト
ランジスタのための最も有望な半導体材料であるが、そ
の電子移動度が低いという欠点があり、トランジスタの
動作速度を制限する。動作速度を改善し、出力電流を増
すためには導電チャンネル長Ｌを短くすることが極めて
大切である。これは、導電チャンネルを横切る電子の移
動時間はL2に比例し、出力電流はチャンネル長に逆比例
するからである。普通のリトグラフィを用いて作った薄
膜トランジスタは、約10μｍのチャンネル長を有する。
この導電チャンネル長は厳密なリトグラフィ法を用いる
ことによってかなり減少させることができるが、費用が
かかり、大面積に対しては実用的でない。事実、１ミク
ロン・オーダのサイズを極めて大きな面積にわたって正
確に保持することは困難である。
高電流を流すことのできる短い導電チャンネルで成る
薄膜トランジスタが、米国特許第4,547,789号に示され
ている。このトランジスタは、基体の上にドレイン電極
が設けられ、ドレイン電極の上に絶縁層が設けられ、絶
縁層の上にソース電極が設けられて、メサ形状を成し、
このメサ形状部分を覆うように半導体層が形成され、そ
の半導体層上にゲート絶縁膜が形成され、更に、絶縁膜
上にゲート電極が設けられている。この薄膜トランジス
タにおいては、ソース電極の側端部とドレイン電極の側
端部とに半導体層が接しており、この半導体層に複数の
短い導通チャンネル形成して、高い電流を流すのを可能
にしている。そして、この薄膜トランジスタにおいて
は、ソース電極とドレイン電極との間の絶縁層の厚さ
が、導電チャンネルの長さを決定し、厳密なリトグラフ
ィなしにチャンネル長さを制御できる。
薄膜トランジスタが、米国特許第4,547,789号に示され
ている。このトランジスタは、基体の上にドレイン電極
が設けられ、ドレイン電極の上に絶縁層が設けられ、絶
縁層の上にソース電極が設けられて、メサ形状を成し、
このメサ形状部分を覆うように半導体層が形成され、そ
の半導体層上にゲート絶縁膜が形成され、更に、絶縁膜
上にゲート電極が設けられている。この薄膜トランジス
タにおいては、ソース電極の側端部とドレイン電極の側
端部とに半導体層が接しており、この半導体層に複数の
短い導通チャンネル形成して、高い電流を流すのを可能
にしている。そして、この薄膜トランジスタにおいて
は、ソース電極とドレイン電極との間の絶縁層の厚さ
が、導電チャンネルの長さを決定し、厳密なリトグラフ
ィなしにチャンネル長さを制御できる。
他の構造が、材料研究学会シンポジウム会報、第33巻
（1984）、287〜292頁に発表の東京工業大学の内田氏等
の論文「垂直型ａ−Si:H電界効果トランジスタ」に開示
されている。これに開示されている構造において、電流
は、スタックとして配置されているソース電極層からド
レイン電極層まで、側壁を成す半導体層を制御する薄い
側壁ゲート電極層によって制御される。
（1984）、287〜292頁に発表の東京工業大学の内田氏等
の論文「垂直型ａ−Si:H電界効果トランジスタ」に開示
されている。これに開示されている構造において、電流
は、スタックとして配置されているソース電極層からド
レイン電極層まで、側壁を成す半導体層を制御する薄い
側壁ゲート電極層によって制御される。
前掲の米国特許第4,547,789号及び内田氏等の論文の
装置においては、ソース電極とドレイン電極とが積み重
ねられてメサ形状を成し、このメサ形状の構造体上に半
導体層とゲート絶縁膜とゲート電極とを形成するもので
ある。これらの薄膜トランジスタでは、導電チャンネル
が、ソース電極の側端部とドレイン電極の側端部との間
に極めて短く形成されているので好ましい。しかし、こ
の薄膜トランジスタにおいては、他の通常の薄膜トラン
ジスタと同様に、ドレイン−ソース間の電流の方向はゲ
ートからの電界に対して垂直である。このため、この薄
膜トランジスタは、ソース／ドレイン間電圧においてオ
ン／オフ比が低くなり、従って電圧取扱い範囲が制限さ
れるという欠点があった。
装置においては、ソース電極とドレイン電極とが積み重
ねられてメサ形状を成し、このメサ形状の構造体上に半
導体層とゲート絶縁膜とゲート電極とを形成するもので
ある。これらの薄膜トランジスタでは、導電チャンネル
が、ソース電極の側端部とドレイン電極の側端部との間
に極めて短く形成されているので好ましい。しかし、こ
の薄膜トランジスタにおいては、他の通常の薄膜トラン
ジスタと同様に、ドレイン−ソース間の電流の方向はゲ
ートからの電界に対して垂直である。このため、この薄
膜トランジスタは、ソース／ドレイン間電圧においてオ
ン／オフ比が低くなり、従って電圧取扱い範囲が制限さ
れるという欠点があった。
本発明の目的は、厳密なリトグラフィを用いることな
く製造でき、しかも、ソース／ドレイン間電圧において
オン／オフ比が高い薄膜トランジスタを提供することに
ある。
く製造でき、しかも、ソース／ドレイン間電圧において
オン／オフ比が高い薄膜トランジスタを提供することに
ある。
本発明の他の目的は、薄膜トランジスタのオフ状態に
おける漏洩電流を防止してオン／オフ比を更に高くする
垂直薄膜トランジスタを提供することにある。
おける漏洩電流を防止してオン／オフ比を更に高くする
垂直薄膜トランジスタを提供することにある。
かかる目的を達成するため、本発明によれば、基体
と、該基体上のゲート電極と、該ゲート電極上のゲート
絶縁膜と、該ゲート絶縁膜上のストライプ形状のソース
電極と、前記ゲート絶縁膜上に設けられて、前記ソース
電極を取り巻く半導体層と、前記半導体層上に設けられ
たドレイン電極とを備えて成り、前記ソース電極は、前
記ゲート電極側の面において界面を形成する界面形成層
と前記ドレイン電極側において前記半導体層に対する障
壁を形成する障壁形成層とから構成され、前記ソース電
極層と前記ドレイン電極層との間の電流通路の長さは、
前記ソース電極の界面形成層と前記ゲート絶縁膜とに隣
接する半導体層を前記界面とほぼ平行の方向に外方へ延
びる第１の通路部分と、前記ゲート絶縁膜から前記ドレ
イン電極に至る前記半導体層の厚さによって長さが確定
される第２の通路部分とによって形成されることを特徴
とする薄膜トランジスタが提供される。
と、該基体上のゲート電極と、該ゲート電極上のゲート
絶縁膜と、該ゲート絶縁膜上のストライプ形状のソース
電極と、前記ゲート絶縁膜上に設けられて、前記ソース
電極を取り巻く半導体層と、前記半導体層上に設けられ
たドレイン電極とを備えて成り、前記ソース電極は、前
記ゲート電極側の面において界面を形成する界面形成層
と前記ドレイン電極側において前記半導体層に対する障
壁を形成する障壁形成層とから構成され、前記ソース電
極層と前記ドレイン電極層との間の電流通路の長さは、
前記ソース電極の界面形成層と前記ゲート絶縁膜とに隣
接する半導体層を前記界面とほぼ平行の方向に外方へ延
びる第１の通路部分と、前記ゲート絶縁膜から前記ドレ
イン電極に至る前記半導体層の厚さによって長さが確定
される第２の通路部分とによって形成されることを特徴
とする薄膜トランジスタが提供される。
〔作用） 本発明の上記薄膜トランジスタによれば、ソース電極
からの電荷キャリヤが、第１通路部分において、半導体
層をゲート電極とほぼ平行な方向に極めて短く形成され
た蓄積層すなわち導電チャンネルを通り、更に、ゲート
電極の電界とほぼ平行な方向に半導体層を通してドレイ
ン電極に至るので、ゲート電極によって電荷キャリヤを
有効に制御できるようになり、ソース／ドレイン間電圧
におけるオン／オフ比を極めて高くでき、実質上導電チ
ャンネルが極めて短くなるので、厳密なリトグラフィに
はよらないで、薄膜トランジスタを形成できる。
からの電荷キャリヤが、第１通路部分において、半導体
層をゲート電極とほぼ平行な方向に極めて短く形成され
た蓄積層すなわち導電チャンネルを通り、更に、ゲート
電極の電界とほぼ平行な方向に半導体層を通してドレイ
ン電極に至るので、ゲート電極によって電荷キャリヤを
有効に制御できるようになり、ソース／ドレイン間電圧
におけるオン／オフ比を極めて高くでき、実質上導電チ
ャンネルが極めて短くなるので、厳密なリトグラフィに
はよらないで、薄膜トランジスタを形成できる。
また、本発明によれば、前記薄膜トランジスタにおい
て、ゲート電極上のゲート絶縁膜に隣接する半導体層の
部分には、導電チャンネルとなる蓄積層が形成されて、
該蓄積層によって前記第１通路部分を流れる電流が制御
されることを特徴とする薄膜トランジスタが提供され、
これにより、極めて短い導電チャンネルを得ることがで
きる。
て、ゲート電極上のゲート絶縁膜に隣接する半導体層の
部分には、導電チャンネルとなる蓄積層が形成されて、
該蓄積層によって前記第１通路部分を流れる電流が制御
されることを特徴とする薄膜トランジスタが提供され、
これにより、極めて短い導電チャンネルを得ることがで
きる。
更に、本発明によれば、前記薄膜トランジスタにおい
て、ソース電極の半導体層に隣接する部分であって、ド
レイン電極に対向する部分とゲート電極に対向する部分
を除く部分には、トランジスタのオフ状態において漏れ
電流を防止するための、不純物がドープされた半導体で
成るバリヤ部材を備えたことを特徴とする薄膜トランジ
スタが提供され、これにより、オフ状態における漏れ電
流を無くしてオン／オフ比を高く維持できる。この場
合、ソース電極の半導体層に隣接する部分であって、ド
レイン電極に対向する部分以外の部分に、トランジスタ
のオフ状態において漏れ電流を防止するための、金属で
成るバリヤ部材を設けても、オフ状態における漏れ電流
を無くしてオン／オフ比を高く維持できる。
て、ソース電極の半導体層に隣接する部分であって、ド
レイン電極に対向する部分とゲート電極に対向する部分
を除く部分には、トランジスタのオフ状態において漏れ
電流を防止するための、不純物がドープされた半導体で
成るバリヤ部材を備えたことを特徴とする薄膜トランジ
スタが提供され、これにより、オフ状態における漏れ電
流を無くしてオン／オフ比を高く維持できる。この場
合、ソース電極の半導体層に隣接する部分であって、ド
レイン電極に対向する部分以外の部分に、トランジスタ
のオフ状態において漏れ電流を防止するための、金属で
成るバリヤ部材を設けても、オフ状態における漏れ電流
を無くしてオン／オフ比を高く維持できる。
第１図について説明すると、ゲート電極に対して垂直
方向にソース電極と半導体層とドレイン電極とが積み重
なるように配置された薄膜トランジスタが示されてい
る。この薄膜トランジスタは、ガラス等の基体10の上
に、クロム等の金属からなる導電性のゲート電極12が約
500〜1,000Åの厚さで付着され、その上に、窒化シリコ
ン、酸化シリコンまたは他の薄膜絶縁材料で成るゲート
絶縁膜14が約100〜5,000Åの厚さに形成されている。電
荷キャリヤを輸送するため、真性または軽くドープした
無定形シリコン等で成る薄い第１の半導体層16が約100
〜2,000Åの厚さでゲート絶縁膜14の上に形成されてい
る。１つまたはそれ以上のほぼ平行なストライプ形状の
ソース電極18が第１半導体層16の上に形成されている。
ソース電極18は、第１半導体層16に隣接してn+ドープさ
れた半導体でなる界面形成層20（約100〜500Å）と、こ
の層20の上に形成されて、チタン／タングステン合金等
の金属で成る障壁形成層22（約1,000〜10,000Å）とを
有する。第１半導体層16からの電荷キャリヤを輸送する
ため、真性または軽くドープされた無定形シリコン等で
成る厚い第２の半導体層24が、約2,000〜40,000Åの厚
さで薄い第１半導体層16上に形成されており、この第２
半導体層24は、ストライプ形状のソース電極18を取り囲
んでいる。第２半導体層24の上には、n+ドープされた半
導体で成るドレイン電極26が形成されている。なお、前
記した各電極等の層の寸法は代表的な範囲を示すもので
あり、本発明はこれらの寸法に限定されるものではな
い。
方向にソース電極と半導体層とドレイン電極とが積み重
なるように配置された薄膜トランジスタが示されてい
る。この薄膜トランジスタは、ガラス等の基体10の上
に、クロム等の金属からなる導電性のゲート電極12が約
500〜1,000Åの厚さで付着され、その上に、窒化シリコ
ン、酸化シリコンまたは他の薄膜絶縁材料で成るゲート
絶縁膜14が約100〜5,000Åの厚さに形成されている。電
荷キャリヤを輸送するため、真性または軽くドープした
無定形シリコン等で成る薄い第１の半導体層16が約100
〜2,000Åの厚さでゲート絶縁膜14の上に形成されてい
る。１つまたはそれ以上のほぼ平行なストライプ形状の
ソース電極18が第１半導体層16の上に形成されている。
ソース電極18は、第１半導体層16に隣接してn+ドープさ
れた半導体でなる界面形成層20（約100〜500Å）と、こ
の層20の上に形成されて、チタン／タングステン合金等
の金属で成る障壁形成層22（約1,000〜10,000Å）とを
有する。第１半導体層16からの電荷キャリヤを輸送する
ため、真性または軽くドープされた無定形シリコン等で
成る厚い第２の半導体層24が、約2,000〜40,000Åの厚
さで薄い第１半導体層16上に形成されており、この第２
半導体層24は、ストライプ形状のソース電極18を取り囲
んでいる。第２半導体層24の上には、n+ドープされた半
導体で成るドレイン電極26が形成されている。なお、前
記した各電極等の層の寸法は代表的な範囲を示すもので
あり、本発明はこれらの寸法に限定されるものではな
い。
ストライプ形状のソース電極18を形成するに当たって
は、界面形成層20となるn+ドープされた半導体層と、障
壁形成層22となる金属のプレーナ層を蒸着等によって第
１半導体層16上に付着し、次いでエッチングして所望の
ストライプ形状にする。このソース電極のエッチング中
において、ゲート絶縁膜14と第１半導体層及び界面形成
層20との間の界面が損傷されないように、第１半導体層
16が設けられている。薄膜トランジスタ（TFT）は、１
つまたはそれ以上のソース電極18を有する。薄膜トラン
ジスタが幾つかのソース電極を有する場合には、それら
のソース電極を電気的に並列接続する。
は、界面形成層20となるn+ドープされた半導体層と、障
壁形成層22となる金属のプレーナ層を蒸着等によって第
１半導体層16上に付着し、次いでエッチングして所望の
ストライプ形状にする。このソース電極のエッチング中
において、ゲート絶縁膜14と第１半導体層及び界面形成
層20との間の界面が損傷されないように、第１半導体層
16が設けられている。薄膜トランジスタ（TFT）は、１
つまたはそれ以上のソース電極18を有する。薄膜トラン
ジスタが幾つかのソース電極を有する場合には、それら
のソース電極を電気的に並列接続する。
第１半導体層16及び第２半導体層24の累積厚さはソー
ス電極18からドレイン電極までの距離を実質的に決定す
る。薄い第１半導体層16及び厚い第２半導体層24は、好
ましくは、無定形の、微結晶性の、または多結晶性の、
ドープなしの、または軽くドープされたシリコンであ
る。これら半導体層の一方または両方がゲルマニウムま
たは他の適当な半導体材料であってもよい。同様に、n+
ドープされたソース電極の層20及びドレイン電極は、無
定形の、微結晶性の、または多結晶性の任意の適当な半
導体で形成できる。また、ｎ形ドーピングが好ましい
が、ｐ形ドーピングを用いてもよい。
ス電極18からドレイン電極までの距離を実質的に決定す
る。薄い第１半導体層16及び厚い第２半導体層24は、好
ましくは、無定形の、微結晶性の、または多結晶性の、
ドープなしの、または軽くドープされたシリコンであ
る。これら半導体層の一方または両方がゲルマニウムま
たは他の適当な半導体材料であってもよい。同様に、n+
ドープされたソース電極の層20及びドレイン電極は、無
定形の、微結晶性の、または多結晶性の任意の適当な半
導体で形成できる。また、ｎ形ドーピングが好ましい
が、ｐ形ドーピングを用いてもよい。
第１図の薄膜トランジスタ（TFT）の作動において、
駆動電圧がソース電極18及びドレインの電極26に与えら
れる。ソース電極18の障壁形成層22は、第２半導体層24
に対してショットキバリヤを形成して、ソース電極18と
ドレイン電極26との間の直接の垂直路における電流を阻
止する。従って、ドレイン電極26とソース電極と間の電
界は、第２半導体層24を通って垂直に第１半導体層16に
延び、そして、ソース電極18の界面形成層20（n+ドープ
された半導体）の界面部分の方へ、第１半導体層16で水
平方向に曲がり、ソース電極に至る。これにより、制御
バイアス電圧をゲート電極12に加えることによって薄膜
トランジスタをターンオンさせると、蓄積層すなわち導
電チャンネル28がソース電極18の界面形成層20の領域に
おいて第１半導体層16とゲート絶縁膜14との間の界面に
形成される。電流は、第１図の矢印で示す通路を流れ
る。すなわち、ソース電極18の界面形成層20とゲート絶
縁膜14とに隣接する第１半導体層16をほぼ水平な方向に
外方へ延びる蓄積層すなわち導電チャンネル28を含む第
１の通路部分を通る。次いで、ゲート絶縁膜14からドレ
イン電極26に至る第２半導体層24を、垂直にすなわちの
厚さ方向に、第２の通路部分を通ってドレイン電極26に
流れる。ゲート電極12によるバイアス電圧によって第１
半導体層16を流れる電流が制御され、また、第２半導体
層が、真性の、または軽くドープされた無定形シリコン
であるので、この垂直の電流もゲート電極12からの電界
によって空間電荷制限され、極めて、有効に電流を制御
でき、ソース対ドレイン電圧において、オン／オフ比を
高くできる。勿論、第１半導体層及び第２半導体を電流
は流れる電流の導電チャンネルの長さは短い。
駆動電圧がソース電極18及びドレインの電極26に与えら
れる。ソース電極18の障壁形成層22は、第２半導体層24
に対してショットキバリヤを形成して、ソース電極18と
ドレイン電極26との間の直接の垂直路における電流を阻
止する。従って、ドレイン電極26とソース電極と間の電
界は、第２半導体層24を通って垂直に第１半導体層16に
延び、そして、ソース電極18の界面形成層20（n+ドープ
された半導体）の界面部分の方へ、第１半導体層16で水
平方向に曲がり、ソース電極に至る。これにより、制御
バイアス電圧をゲート電極12に加えることによって薄膜
トランジスタをターンオンさせると、蓄積層すなわち導
電チャンネル28がソース電極18の界面形成層20の領域に
おいて第１半導体層16とゲート絶縁膜14との間の界面に
形成される。電流は、第１図の矢印で示す通路を流れ
る。すなわち、ソース電極18の界面形成層20とゲート絶
縁膜14とに隣接する第１半導体層16をほぼ水平な方向に
外方へ延びる蓄積層すなわち導電チャンネル28を含む第
１の通路部分を通る。次いで、ゲート絶縁膜14からドレ
イン電極26に至る第２半導体層24を、垂直にすなわちの
厚さ方向に、第２の通路部分を通ってドレイン電極26に
流れる。ゲート電極12によるバイアス電圧によって第１
半導体層16を流れる電流が制御され、また、第２半導体
層が、真性の、または軽くドープされた無定形シリコン
であるので、この垂直の電流もゲート電極12からの電界
によって空間電荷制限され、極めて、有効に電流を制御
でき、ソース対ドレイン電圧において、オン／オフ比を
高くできる。勿論、第１半導体層及び第２半導体を電流
は流れる電流の導電チャンネルの長さは短い。
第１図に示す薄膜トランジスタにおいては、ソース電
極18の界面形成層20からの電荷キャリヤは、若干ではあ
るが、ドレイン電極及びソース電極間の電圧の下でn+形
の界面形成層20の側面から第２半導体層24に流出するこ
とがあることが分った。特に、ゲート電極12のバイアス
電圧がゼロの場合でも、ドレイン電圧が増加するのに伴
って出力電流は増加するということが認められた。従っ
て、第１図の薄膜トランジスタは、有効なソース対ドレ
イン電圧における数百倍から約一千倍までのオン／オフ
比が可能である点で従来の薄膜トランジスタを改良した
ものであるが、まだ改善の余地があることが分かった。
すなわち、商業的に受け入れられる薄膜トランジスタに
おいては、ソースからドレインへの電流はゲート電界に
よって変調されることが必要であるだけでなく、漏れ電
流（ドレイン／ソース間がオンであるがゲート電圧がゼ
ロすなわちオフであるときの電流）は低いことが必要で
ある。これらは、本発明の薄膜トランジスタにおいては
負のバイアス電圧をゲートに加えることによっても達成
できるが、界面形成層20の側面から第２半導体層24に流
出する電荷キャリヤを無くすることで達成できる。
極18の界面形成層20からの電荷キャリヤは、若干ではあ
るが、ドレイン電極及びソース電極間の電圧の下でn+形
の界面形成層20の側面から第２半導体層24に流出するこ
とがあることが分った。特に、ゲート電極12のバイアス
電圧がゼロの場合でも、ドレイン電圧が増加するのに伴
って出力電流は増加するということが認められた。従っ
て、第１図の薄膜トランジスタは、有効なソース対ドレ
イン電圧における数百倍から約一千倍までのオン／オフ
比が可能である点で従来の薄膜トランジスタを改良した
ものであるが、まだ改善の余地があることが分かった。
すなわち、商業的に受け入れられる薄膜トランジスタに
おいては、ソースからドレインへの電流はゲート電界に
よって変調されることが必要であるだけでなく、漏れ電
流（ドレイン／ソース間がオンであるがゲート電圧がゼ
ロすなわちオフであるときの電流）は低いことが必要で
ある。これらは、本発明の薄膜トランジスタにおいては
負のバイアス電圧をゲートに加えることによっても達成
できるが、界面形成層20の側面から第２半導体層24に流
出する電荷キャリヤを無くすることで達成できる。
このように、更に、オン／オフ比を高めるため、第２
図〜第４図に図示のように、第１図の薄膜トランジスタ
のいくつかの変形例を作成した。第２図に、第１図にお
ける薄膜トランジスタとほぼ同じ構造であるが、ソース
電極の第２半導体層に隣接する部分であって、ドレイン
電極に対向する部分とゲート電極に対向する部分を除く
部分には、トランジスタのオフ状態において漏れ電流を
防止するための、不純物がドープされた半導体で成るバ
リヤ部材を備えた薄膜トランジスタが示してある。第２
図の薄膜トランジスタにおいて、第１図の薄膜トランジ
スタと同じ部材は、プライム記号（′）を付した同じ符
号で示してある。軽くドープされた（ｐ−形）半導体で
なるバリヤ部材30（幅が約1,000ないし5,000Å）がソー
ス電極18′の両側の側壁に隣接して形成されており、こ
れが、第１図の薄膜トランジスタのオン／オフ比を一層
高くしたということが認められた。なお、この第２図の
実施例では、第１図の薄膜トランジスタの第１半導体層
が設けられていない。これは、バリヤ部材が不純物がド
ープされた半導体で成り、その界面形成層20′とゲート
絶縁膜14′に隣接する部分において、導電チャンネルが
形成できるからである。この薄膜トランジスタにおい
て、オフ状態においては、ｐ−形のバリヤ部材30は、ソ
ース電極18の界面形成層20′から厚い第２半導体層24′
内への電荷キャリヤの流れに対して効果的なバリヤを提
供する。ゲート電極12′にバイアスが与えられて、トラ
ンジスタがオン状態になると、ソース電極18′の両側の
側壁でゲート絶縁膜14′に隣接するバリヤ部材30の部分
は、極性が反転されて蓄積層すなわち導電チャンネル31
を形成し、これを通って電流が矢印で示すように流れ
る。第５図に示すように、この装置の漏れ電流は極めて
低く、ゲート電圧ゼロ（Vg＝０）のとき、電流出力は、
良好な同じレベルの特性すなわち飽和特性を示す。
図〜第４図に図示のように、第１図の薄膜トランジスタ
のいくつかの変形例を作成した。第２図に、第１図にお
ける薄膜トランジスタとほぼ同じ構造であるが、ソース
電極の第２半導体層に隣接する部分であって、ドレイン
電極に対向する部分とゲート電極に対向する部分を除く
部分には、トランジスタのオフ状態において漏れ電流を
防止するための、不純物がドープされた半導体で成るバ
リヤ部材を備えた薄膜トランジスタが示してある。第２
図の薄膜トランジスタにおいて、第１図の薄膜トランジ
スタと同じ部材は、プライム記号（′）を付した同じ符
号で示してある。軽くドープされた（ｐ−形）半導体で
なるバリヤ部材30（幅が約1,000ないし5,000Å）がソー
ス電極18′の両側の側壁に隣接して形成されており、こ
れが、第１図の薄膜トランジスタのオン／オフ比を一層
高くしたということが認められた。なお、この第２図の
実施例では、第１図の薄膜トランジスタの第１半導体層
が設けられていない。これは、バリヤ部材が不純物がド
ープされた半導体で成り、その界面形成層20′とゲート
絶縁膜14′に隣接する部分において、導電チャンネルが
形成できるからである。この薄膜トランジスタにおい
て、オフ状態においては、ｐ−形のバリヤ部材30は、ソ
ース電極18の界面形成層20′から厚い第２半導体層24′
内への電荷キャリヤの流れに対して効果的なバリヤを提
供する。ゲート電極12′にバイアスが与えられて、トラ
ンジスタがオン状態になると、ソース電極18′の両側の
側壁でゲート絶縁膜14′に隣接するバリヤ部材30の部分
は、極性が反転されて蓄積層すなわち導電チャンネル31
を形成し、これを通って電流が矢印で示すように流れ
る。第５図に示すように、この装置の漏れ電流は極めて
低く、ゲート電圧ゼロ（Vg＝０）のとき、電流出力は、
良好な同じレベルの特性すなわち飽和特性を示す。
なお、この第２図の実施例においても、オン／オフ比
は改善されるが、オン状態の電流は、ｐ−形バリヤ部材
内のドープ剤のために欠陥が生じて誘電率が低下するの
で、若干減少する。この欠点は材料に依存するものであ
り、無定形シリコンについてはその通りであるが結晶性
シリコンについてはそうではない。この実施例の薄膜ト
ランジスタは、第１図の実施例の薄膜トランジスタの約
５倍の大きさのオン／オフ比を有する。しかし、この実
施例において、オン電流を大きく減少させることのない
バリヤ部材を用いることが望ましい。
は改善されるが、オン状態の電流は、ｐ−形バリヤ部材
内のドープ剤のために欠陥が生じて誘電率が低下するの
で、若干減少する。この欠点は材料に依存するものであ
り、無定形シリコンについてはその通りであるが結晶性
シリコンについてはそうではない。この実施例の薄膜ト
ランジスタは、第１図の実施例の薄膜トランジスタの約
５倍の大きさのオン／オフ比を有する。しかし、この実
施例において、オン電流を大きく減少させることのない
バリヤ部材を用いることが望ましい。
第３図には、他の薄膜トランジスタの実施例を示す。
このトランジスタにおいても、ソース電極の半導体層に
隣接する部分であって、ドレイン電極に対向する部分と
ゲート電極に対向する部分を除く部分には、トランジス
タのオフ状態において漏れ電流を防止するための、不純
物がドープされた半導体で成るバリヤ部材32を備えてい
る。この薄膜トランジスタにおいては、漏洩部分をピン
チオフするバリヤ部材32を通って流れる電流はない。こ
の第３図においても、第１図の薄膜トランジスタと同じ
部材は、二重プライム記号（″）を付した同じ符号で示
してある。この実施例では、薄い第１半導体16″が、ソ
ース電極18″とゲート絶縁膜14″との間に配置されてい
る。バリヤ部材32は、第２図のバリヤ部材30と違って、
強くｐ形（p+形）にドープされている。バリヤ部材32は
幅約1,000ないし5,000Åに形成され、がソース電極の両
側の側壁に隣接して形成されている。バリヤ部材32はゲ
ート絶縁膜14″から約5000Åの第１半導体層16″の厚さ
だけ間隔をおいており、第１半導体16″においてソース
電極からの電荷キャリヤを厚い第２半導体層24″に流入
するための通路を形成させる。強くｐドープされたバリ
ヤ部材32により、そのキャリヤ（正孔）がｐ形領域を有
する第２半導体層24″に流入するか、該半導体層から電
子を無くしてしまうために、ソース電極の両側にバリヤ
が形成される。ドレイン／ソース間電圧Vdsの影響の下
で電子がこのバリヤを通過しようとしても、その電子寿
命が短くなり、これにより、薄膜トランジスタのオフ状
態における漏れ電流が抑制される。ゲート電界を加える
ことによってこの装置がターンオフされると、電荷キャ
リヤ（正孔）がバリヤ部材32の端部34にはね返されるの
で蓄積領域が形成され、これにより、チャンネル領域36
が第１半導体層16″とゲート絶縁膜14″との界面に形成
され、ほとんどドープなしの半導体で成る第１半導体層
16″を通って電子が自由に流れることができる。オフ状
態の漏れ電流を抑制する際において、ソース電位（ゲー
ト電位と同じ）に保持されているp+のバリヤ部材の電界
が、第１半導体層16″のチャンネル領域に入るドレイン
電界を減少させ、ドレイン電界がソース電極に達するの
を妨げている。このドレイン電界の減少の効果により、
飽和特性を得ることができる。
このトランジスタにおいても、ソース電極の半導体層に
隣接する部分であって、ドレイン電極に対向する部分と
ゲート電極に対向する部分を除く部分には、トランジス
タのオフ状態において漏れ電流を防止するための、不純
物がドープされた半導体で成るバリヤ部材32を備えてい
る。この薄膜トランジスタにおいては、漏洩部分をピン
チオフするバリヤ部材32を通って流れる電流はない。こ
の第３図においても、第１図の薄膜トランジスタと同じ
部材は、二重プライム記号（″）を付した同じ符号で示
してある。この実施例では、薄い第１半導体16″が、ソ
ース電極18″とゲート絶縁膜14″との間に配置されてい
る。バリヤ部材32は、第２図のバリヤ部材30と違って、
強くｐ形（p+形）にドープされている。バリヤ部材32は
幅約1,000ないし5,000Åに形成され、がソース電極の両
側の側壁に隣接して形成されている。バリヤ部材32はゲ
ート絶縁膜14″から約5000Åの第１半導体層16″の厚さ
だけ間隔をおいており、第１半導体16″においてソース
電極からの電荷キャリヤを厚い第２半導体層24″に流入
するための通路を形成させる。強くｐドープされたバリ
ヤ部材32により、そのキャリヤ（正孔）がｐ形領域を有
する第２半導体層24″に流入するか、該半導体層から電
子を無くしてしまうために、ソース電極の両側にバリヤ
が形成される。ドレイン／ソース間電圧Vdsの影響の下
で電子がこのバリヤを通過しようとしても、その電子寿
命が短くなり、これにより、薄膜トランジスタのオフ状
態における漏れ電流が抑制される。ゲート電界を加える
ことによってこの装置がターンオフされると、電荷キャ
リヤ（正孔）がバリヤ部材32の端部34にはね返されるの
で蓄積領域が形成され、これにより、チャンネル領域36
が第１半導体層16″とゲート絶縁膜14″との界面に形成
され、ほとんどドープなしの半導体で成る第１半導体層
16″を通って電子が自由に流れることができる。オフ状
態の漏れ電流を抑制する際において、ソース電位（ゲー
ト電位と同じ）に保持されているp+のバリヤ部材の電界
が、第１半導体層16″のチャンネル領域に入るドレイン
電界を減少させ、ドレイン電界がソース電極に達するの
を妨げている。このドレイン電界の減少の効果により、
飽和特性を得ることができる。
第６図において、実線で示す特性は、第３図に示す実
施例の薄膜トランジスタにおけるバリヤ部材すなわちブ
ロッキング手段を有する特性を示しており、破線で示す
特性は、バリヤ部材のないすなわちブロッキング手段を
有していない場合の特性を示している。ドレイン／ソー
ス間電圧Vds＝５ボルトにおける漏れ電流は、p+形のバ
リヤ部材により２倍以上の大きさで抑制される。また、
このバリヤ部材は、トランジスタがターンオンしている
ときの出力電流飽和を改善する（すなわち、ほぼ一定の
電流に制限される）のに効果的であることが見られる。
これは、電流が、p+形バリヤ部材32の下層の第１半導体
層16″内の蓄積層すなわち導電チャンネル36を通るから
である。この高度に導電性のチャンネルは、ソースがド
レインに直接電気的に接続されるのを妨げるのにも役立
つ。
施例の薄膜トランジスタにおけるバリヤ部材すなわちブ
ロッキング手段を有する特性を示しており、破線で示す
特性は、バリヤ部材のないすなわちブロッキング手段を
有していない場合の特性を示している。ドレイン／ソー
ス間電圧Vds＝５ボルトにおける漏れ電流は、p+形のバ
リヤ部材により２倍以上の大きさで抑制される。また、
このバリヤ部材は、トランジスタがターンオンしている
ときの出力電流飽和を改善する（すなわち、ほぼ一定の
電流に制限される）のに効果的であることが見られる。
これは、電流が、p+形バリヤ部材32の下層の第１半導体
層16″内の蓄積層すなわち導電チャンネル36を通るから
である。この高度に導電性のチャンネルは、ソースがド
レインに直接電気的に接続されるのを妨げるのにも役立
つ。
第３図の薄膜トランジスタにおいては、p+形バリヤ部
材32の端部34と半導体層16″との間の導電チャンネル36
内に疑似のｐ形層を導入することにより、オン／オフ電
流比を更に改善できる。この疑似ｐ形層は、薄膜トラン
ジスタのオフ状態において所望のバリヤを形成するが、
オン状態においては、導電チャンネルに、第２図の実施
例のようにバリヤ領域がドープされていたならば生じた
であろう欠陥を形成しないという利点がある。
材32の端部34と半導体層16″との間の導電チャンネル36
内に疑似のｐ形層を導入することにより、オン／オフ電
流比を更に改善できる。この疑似ｐ形層は、薄膜トラン
ジスタのオフ状態において所望のバリヤを形成するが、
オン状態においては、導電チャンネルに、第２図の実施
例のようにバリヤ領域がドープされていたならば生じた
であろう欠陥を形成しないという利点がある。
第４図には、ソース電極の前記半導体層に隣接する部
分であって、ドレイン電極に対向する部分以外の部分に
は、トランジスタのオフ状態において漏れ電流を防止す
るための、金属で成るバリヤ部材を備えた薄膜トランジ
スタの実施例を示す。この実施例においては、側壁40及
び外側フランジ42を有するクロムのような金属層の形式
のバリヤ部材38を電荷キャリヤの通路に導入して、薄膜
トランジスタのオン／オフ比を改善している。前記側壁
40はソース電極18の両側の側壁を通る電荷キャリヤの
移動を阻止し、前記フランジ42は、その部分で第１半導
体層16内に電荷キャリヤの移動を阻止するブロッキン
グトンネルを形成し、このトンネル部分の第１半導体層
16に導電チャンネル44を形成する。金属のバリヤ部材
38の両側にはマスク部材46が設けられ、このマスク部材
がフランジ42の長さ（すなわち前記ブロッキングトンネ
ルの長さ）を決定するのに役立つ。このマスク部材46は
窒化シリコンまたはｐ形半導体で作られる。前記トンネ
ル形状の電気キャリヤ漏洩阻止機構は第３図の実施例の
バリヤ部材によるものとは若干異なる。すなわち、ゲー
ト電極12と金属バリヤ部材38との間にあって、両者が
同電位（通常アース電位）に保持されている前記トンネ
ル領域は、トランジスタのオフ状態において所望の漏洩
電流阻止効果が得られる。ストライプ形状のソース電極
が接地されているので、隣接のバリヤ部材も接地され
る。前記トンネルの長さを数千オングストロームに形成
することにより、より高い電位ドレイン電極26からの
電界はアース電位のフランジ42の下のトンネルを貫通す
ることができず、ソース電極へ延びることもできない。
従って、この金属バリヤ部材は、ソース電極をドレイン
電界から遮蔽する電界遮蔽プレートしてはたらく。スイ
ッチング電圧をゲート電極に加えると、半導体層16と
ゲート絶縁膜14との間に界面に蓄積層すなわち導電チ
ャンネル44が形成され、これを通って電荷キャリヤが水
平に外方へ流れることができる。電荷キャリヤが第２半
導体層24の領域に到達すると、該キャリヤは方向を変
え、空間電荷制限状態の下でドレイン電極へ流れる。従
って、ソースからドレインまでの電流路は、空間電荷制
限導電領域と直列の導電チャンネルから成ると考えるこ
とができる。空間電荷制限電流を支持するのに必要な電
圧よりも上にドレイン電圧を上げると、蓄積層すなわち
導電チャンネルの領域の縁における電位も上がり、これ
が前記空間電荷制限電流領域に流入する電流を制限し、
良好な飽和出力特性となる。
分であって、ドレイン電極に対向する部分以外の部分に
は、トランジスタのオフ状態において漏れ電流を防止す
るための、金属で成るバリヤ部材を備えた薄膜トランジ
スタの実施例を示す。この実施例においては、側壁40及
び外側フランジ42を有するクロムのような金属層の形式
のバリヤ部材38を電荷キャリヤの通路に導入して、薄膜
トランジスタのオン／オフ比を改善している。前記側壁
40はソース電極18の両側の側壁を通る電荷キャリヤの
移動を阻止し、前記フランジ42は、その部分で第１半導
体層16内に電荷キャリヤの移動を阻止するブロッキン
グトンネルを形成し、このトンネル部分の第１半導体層
16に導電チャンネル44を形成する。金属のバリヤ部材
38の両側にはマスク部材46が設けられ、このマスク部材
がフランジ42の長さ（すなわち前記ブロッキングトンネ
ルの長さ）を決定するのに役立つ。このマスク部材46は
窒化シリコンまたはｐ形半導体で作られる。前記トンネ
ル形状の電気キャリヤ漏洩阻止機構は第３図の実施例の
バリヤ部材によるものとは若干異なる。すなわち、ゲー
ト電極12と金属バリヤ部材38との間にあって、両者が
同電位（通常アース電位）に保持されている前記トンネ
ル領域は、トランジスタのオフ状態において所望の漏洩
電流阻止効果が得られる。ストライプ形状のソース電極
が接地されているので、隣接のバリヤ部材も接地され
る。前記トンネルの長さを数千オングストロームに形成
することにより、より高い電位ドレイン電極26からの
電界はアース電位のフランジ42の下のトンネルを貫通す
ることができず、ソース電極へ延びることもできない。
従って、この金属バリヤ部材は、ソース電極をドレイン
電界から遮蔽する電界遮蔽プレートしてはたらく。スイ
ッチング電圧をゲート電極に加えると、半導体層16と
ゲート絶縁膜14との間に界面に蓄積層すなわち導電チ
ャンネル44が形成され、これを通って電荷キャリヤが水
平に外方へ流れることができる。電荷キャリヤが第２半
導体層24の領域に到達すると、該キャリヤは方向を変
え、空間電荷制限状態の下でドレイン電極へ流れる。従
って、ソースからドレインまでの電流路は、空間電荷制
限導電領域と直列の導電チャンネルから成ると考えるこ
とができる。空間電荷制限電流を支持するのに必要な電
圧よりも上にドレイン電圧を上げると、蓄積層すなわち
導電チャンネルの領域の縁における電位も上がり、これ
が前記空間電荷制限電流領域に流入する電流を制限し、
良好な飽和出力特性となる。
本発明によれば、ソース電極からの電荷キャリヤが、
第１通路部分において、半導体層をゲート電極とほぼ平
行な方向に極めて短く形成された蓄積層すなわち導電チ
ャンネルを通り、更に、ゲート電極の電界とほぼ平行な
方向に半導体層を通してドレイン電極に至るので、ゲー
ト電極からの電界によって電荷キャリヤを有効に制御で
きるようになり、ソース／ドレイン間電圧におけるオン
／オフ比を極めて高くでき、また、導電チャンネルが極
めて短くなるので、厳密なリトグラフィにはよらないで
製造でき、実質上、半導体層の厚さを調整することによ
ってソース／ドレイン間の電流路を形成できる。
第１通路部分において、半導体層をゲート電極とほぼ平
行な方向に極めて短く形成された蓄積層すなわち導電チ
ャンネルを通り、更に、ゲート電極の電界とほぼ平行な
方向に半導体層を通してドレイン電極に至るので、ゲー
ト電極からの電界によって電荷キャリヤを有効に制御で
きるようになり、ソース／ドレイン間電圧におけるオン
／オフ比を極めて高くでき、また、導電チャンネルが極
めて短くなるので、厳密なリトグラフィにはよらないで
製造でき、実質上、半導体層の厚さを調整することによ
ってソース／ドレイン間の電流路を形成できる。
また、本発明によれば、ゲート電極上のゲート絶縁膜
に隣接する半導体層の部分に導電チャンネルとなる蓄積
層が形成され、極めて短い導電チャンネルを得ることが
でき、電流の制御を、応答速く、確実にすることができ
る。更に、本発明によれば、ソース電極の半導体層に隣
接する部分であって、ドレイン電極に対向する部分とゲ
ート電極に対向する部分を除く部分に、トランジスタの
オフ状態において漏れ電流を防止するためのバリヤ部材
を設け、これにより、オフ状態における漏れ電流を無く
してオン／オフ比を高く維持できる。この場合、バリヤ
部材を半導体で形成しても金属で形成してもよい。
に隣接する半導体層の部分に導電チャンネルとなる蓄積
層が形成され、極めて短い導電チャンネルを得ることが
でき、電流の制御を、応答速く、確実にすることができ
る。更に、本発明によれば、ソース電極の半導体層に隣
接する部分であって、ドレイン電極に対向する部分とゲ
ート電極に対向する部分を除く部分に、トランジスタの
オフ状態において漏れ電流を防止するためのバリヤ部材
を設け、これにより、オフ状態における漏れ電流を無く
してオン／オフ比を高く維持できる。この場合、バリヤ
部材を半導体で形成しても金属で形成してもよい。
以上の開示は例として行ったものであり、特許請求の
範囲に記載のごとき本発明の範囲を逸脱することなしに
構造の細部並びに諸部材の組合わせ及び装置について種
々の変更を行うことができる。
範囲に記載のごとき本発明の範囲を逸脱することなしに
構造の細部並びに諸部材の組合わせ及び装置について種
々の変更を行うことができる。
第１図は、本発明の第１実施例にかかる薄膜トランジス
タの縦断側面図、 第２図は、本発明の第２実施例にかかる薄膜トランジス
タであって、バリヤ部材を有する薄膜トランジスタの縦
断側面図、 第３図は、本発明の第３実施例にかかる薄膜トランジス
タであって、バリヤ部材を有する薄膜トランジスタの縦
断側面図、 第４図は、更に他の実施例にかかる薄膜トランジスタで
あって、金属バリヤ部材を有する薄膜トランジスタの縦
断側面図、及び 第５図及び第６図は、第２図及び第３図の装置に対する
出力特性をそれぞれ示す曲線図である。 〔符号の説明〕 10……基体、12……ゲート電極 14……ゲート絶縁膜、16……第１半導体層 18……ソース電極、20……界面形成層 22……障壁形成層、24……第２半導体層 26……ドレイン電極 28、31、36、46……導電チャンネル（蓄積層） 30、32、38……バリヤ部材
タの縦断側面図、 第２図は、本発明の第２実施例にかかる薄膜トランジス
タであって、バリヤ部材を有する薄膜トランジスタの縦
断側面図、 第３図は、本発明の第３実施例にかかる薄膜トランジス
タであって、バリヤ部材を有する薄膜トランジスタの縦
断側面図、 第４図は、更に他の実施例にかかる薄膜トランジスタで
あって、金属バリヤ部材を有する薄膜トランジスタの縦
断側面図、及び 第５図及び第６図は、第２図及び第３図の装置に対する
出力特性をそれぞれ示す曲線図である。 〔符号の説明〕 10……基体、12……ゲート電極 14……ゲート絶縁膜、16……第１半導体層 18……ソース電極、20……界面形成層 22……障壁形成層、24……第２半導体層 26……ドレイン電極 28、31、36、46……導電チャンネル（蓄積層） 30、32、38……バリヤ部材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル シャー アメリカ合衆国 ミネソタ州 55416 ゴールデン ヴァリー ジジァウアリン サークル 217
Claims (4)
- 【請求項１】基体と、該基体上のゲート電極と、該ゲー
ト電極上のゲート絶縁膜と、該ゲート絶縁膜上のストラ
イプ形状のソース電極と、前記ゲート絶縁膜上に設けら
れて、前記ソース電極を取り巻く半導体層と、前記半導
体層上に設けられたドレイン電極とを備えて成り、前記
ソース電極は、前記ゲート電極側の面において界面を形
成する界面形成層と前記ドレイン電極側において前記半
導体層に対する障壁を形成する障壁形成層とから構成さ
れ、前記ソース電極層と前記ドレイン電極層との間の電
流通路の長さは、前記ソース電極の界面形成層と前記ゲ
ート絶縁膜とに隣接する半導体層を前記界面とほぼ平行
の方向に外方へ延びる第１の通路部分と、前記ゲート絶
縁膜から前記ドレイン電極に至る前記半導体層の厚さに
よって長さが確定される第２の通路部分とによって形成
されることを特徴とする薄膜トランジスタ。 - 【請求項２】特許請求の範囲第１項記載の薄膜トランジ
スタにおいて、前記ゲート電極上の前記ゲート絶縁膜に
隣接する前記半導体層の部分には蓄積層が形成されて、
該蓄積層によって前記第１通路部分を流れる電流が制御
されることを特徴とする薄膜トランジスタ。 - 【請求項３】特許請求の範囲第１項記載の薄膜トランジ
スタにおいて、前記ソース電極の前記半導体層に隣接す
る部分であって、前記ドレイン電極に対向する部分と前
記ゲート電極に対向する部分を除く部分には、トランジ
スタのオフ状態において漏れ電流を防止するための、不
純物がドープされた半導体で成るバリヤ部材を備えたこ
とを特徴とする薄膜トランジスタ。 - 【請求項４】特許請求の範囲第１項記載の薄膜トランジ
スタにおいて、前記ソース電極の前記半導体層に隣接す
る部分であって、前記ドレイン電極に対向する部分以外
の部分には、トランジスタのオフ状態において漏れ電流
を防止するための、金属で成るバリヤ部材を備えたこと
を特徴とする薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/174,652 US4990977A (en) | 1988-03-29 | 1988-03-29 | High current thin film transistor |
| US174652 | 1988-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210873A JPH0210873A (ja) | 1990-01-16 |
| JP2507031B2 true JP2507031B2 (ja) | 1996-06-12 |
Family
ID=22636976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069108A Expired - Fee Related JP2507031B2 (ja) | 1988-03-29 | 1989-03-20 | 薄膜トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4990977A (ja) |
| EP (1) | EP0335632B1 (ja) |
| JP (1) | JP2507031B2 (ja) |
| DE (1) | DE68905210T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996573A (en) * | 1989-10-27 | 1991-02-26 | Xerox Corporation | Vertical thin film transistor and optical sensor having leakage current suppression elements |
| JPH03252164A (ja) * | 1990-02-28 | 1991-11-11 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| US7662698B2 (en) * | 2006-11-07 | 2010-02-16 | Raytheon Company | Transistor having field plate |
| US7995081B2 (en) | 2008-06-25 | 2011-08-09 | Palo Alto Research Center Incorporated | Anisotropically conductive backside addressable imaging belt for use with contact electrography |
| US9230985B1 (en) | 2014-10-15 | 2016-01-05 | Sandisk 3D Llc | Vertical TFT with tunnel barrier |
| EP3664171B1 (en) * | 2018-12-06 | 2021-05-12 | Flexterra, Inc. | A thin-film transistor comprising organic semiconductor materials |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH455055A (de) * | 1967-03-15 | 1968-04-30 | Ibm | Halbleiteranordnung, bestehend aus einem Substrat, einer Öffnungen enthaltenden Maske und einer durch die Öffnungen mit dem Substrat verbundenen einkristallinen Halbleiterschicht |
| DE2611338C3 (de) * | 1976-03-17 | 1979-03-29 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Feldeffekttransistor mit sehr kurzer Kanallange |
| JPS58132973A (ja) * | 1982-02-01 | 1983-08-08 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPS6193669A (ja) * | 1984-10-15 | 1986-05-12 | Nec Corp | 半導体素子 |
| US4803533A (en) * | 1986-09-30 | 1989-02-07 | General Electric Company | IGT and MOSFET devices having reduced channel width |
| US4866495A (en) * | 1987-05-27 | 1989-09-12 | International Rectifier Corporation | High power MOSFET and integrated control circuit therefor for high-side switch application |
| US4746960A (en) * | 1987-07-27 | 1988-05-24 | General Motors Corporation | Vertical depletion-mode j-MOSFET |
-
1988
- 1988-03-29 US US07/174,652 patent/US4990977A/en not_active Expired - Lifetime
-
1989
- 1989-03-20 JP JP1069108A patent/JP2507031B2/ja not_active Expired - Fee Related
- 1989-03-28 EP EP89303000A patent/EP0335632B1/en not_active Expired - Lifetime
- 1989-03-28 DE DE8989303000T patent/DE68905210T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210873A (ja) | 1990-01-16 |
| EP0335632B1 (en) | 1993-03-10 |
| EP0335632A3 (en) | 1991-01-16 |
| DE68905210D1 (de) | 1993-04-15 |
| EP0335632A2 (en) | 1989-10-04 |
| US4990977A (en) | 1991-02-05 |
| DE68905210T2 (de) | 1993-07-22 |
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