JP2763048B2 - 高電圧薄膜トランジスタ - Google Patents
高電圧薄膜トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、良好なオフ漏れ電流保護を有する改善され
た非単結晶半導体高電圧薄膜トランジスタに関する。
た非単結晶半導体高電圧薄膜トランジスタに関する。
［発明の背景］ 結晶シリコンデバイスと比較すると、非晶質シリコン
デバイスの前者との主な相違は、後者の比較的高密度の
局在準位に結合された電子の比較的低バンド移動度（≧
20cm2/Vs）にある。この結果、非晶質シリコンデバイス
は単結晶シリコンデバイスより低速スイッチング時間を
有する。しかしながら、印刷などのような、多くの広域
応用においては、多数の動作を平行して行うことができ
るので、総体的システム速度は極めて高い。さらに、非
晶質シリコンは広い有効エネルギーギャプ、極めて高い
光伝導性及び良好な感光性を有するので、光電子応用、
特に可視光領域に対して優れて適合している。
デバイスの前者との主な相違は、後者の比較的高密度の
局在準位に結合された電子の比較的低バンド移動度（≧
20cm2/Vs）にある。この結果、非晶質シリコンデバイス
は単結晶シリコンデバイスより低速スイッチング時間を
有する。しかしながら、印刷などのような、多くの広域
応用においては、多数の動作を平行して行うことができ
るので、総体的システム速度は極めて高い。さらに、非
晶質シリコンは広い有効エネルギーギャプ、極めて高い
光伝導性及び良好な感光性を有するので、光電子応用、
特に可視光領域に対して優れて適合している。
本願の譲受人と同じ譲受人に譲受された発明の名称
「高電圧薄膜トランジスタ(High Voltage Thin Film Tr
ansistor)」を有する米国特許第4,752,814号（発明者チ
ャン(Tuan)）においては、500ボルト以上の電圧で動作
することのできる新規なａ−Si:H（非晶質シリコン）ト
ランジスタデバイスが教示されている。このデバイスに
おいては、動作中、数100ボルトの電圧を低電圧ゲート
信号によってスイッチすることができる。他の非晶質ト
ランジスタの場合と同じように、このデバイスのトラン
ジスタの製造工程は、簡単でありかつ他の薄膜デバイス
製造工程と両立する。すなわち、いくつかの層が、逐次
堆積されかつ基板上にパターン化される。非ドープ又は
軽くドープされた非晶質シリコン電荷転送層は、その一
方の側で導電性ゲート金属電極とゲート誘電体層との間
にサンドイッチ状に挾まれ、かつ他の側でn+ドープされ
たソース電極とドレイン電極との間に挾まれる。この先
行特許に記載されているように、このデバイスは、ソー
スから電荷転送層に流入する電子の注入をゲート電極が
制御できるようにする点を、ゲート電極とソース電極と
の面対面配向に依存している。絶縁されたゲート電極に
よって発生された電界は、電子を吸引又は反発する。
「高電圧薄膜トランジスタ(High Voltage Thin Film Tr
ansistor)」を有する米国特許第4,752,814号（発明者チ
ャン(Tuan)）においては、500ボルト以上の電圧で動作
することのできる新規なａ−Si:H（非晶質シリコン）ト
ランジスタデバイスが教示されている。このデバイスに
おいては、動作中、数100ボルトの電圧を低電圧ゲート
信号によってスイッチすることができる。他の非晶質ト
ランジスタの場合と同じように、このデバイスのトラン
ジスタの製造工程は、簡単でありかつ他の薄膜デバイス
製造工程と両立する。すなわち、いくつかの層が、逐次
堆積されかつ基板上にパターン化される。非ドープ又は
軽くドープされた非晶質シリコン電荷転送層は、その一
方の側で導電性ゲート金属電極とゲート誘電体層との間
にサンドイッチ状に挾まれ、かつ他の側でn+ドープされ
たソース電極とドレイン電極との間に挾まれる。この先
行特許に記載されているように、このデバイスは、ソー
スから電荷転送層に流入する電子の注入をゲート電極が
制御できるようにする点を、ゲート電極とソース電極と
の面対面配向に依存している。絶縁されたゲート電極に
よって発生された電界は、電子を吸引又は反発する。
発明の名称「薄膜トランジスタ(Thin Film Transisto
r)」を有する米国特許第4,425,572号（発明者タカフジ
他）においては、ゲート誘電体層を通しての電圧応力を
減少するために及びデバイスをより堅牢にかつ絶縁破壊
を起こすおそれをより少なくするために、ソースとドレ
インとの間に全体的に渡り拡がらないゲート電極を有す
る低電圧薄膜トランジスタデバイスが開示されている。
注意すべき点は、電荷転送層がオーム性電流を支持する
テルル（Te）で作られているということである。いくつ
かの先行技術の低電圧トランジスタ構造がこの米国特許
出願第4,425,572号の明細書の付図の第１図から第４図
に示されており、そのゲート電極はソースとドレインと
の間のチャネルに全体的に拡がって示されている。
r)」を有する米国特許第4,425,572号（発明者タカフジ
他）においては、ゲート誘電体層を通しての電圧応力を
減少するために及びデバイスをより堅牢にかつ絶縁破壊
を起こすおそれをより少なくするために、ソースとドレ
インとの間に全体的に渡り拡がらないゲート電極を有す
る低電圧薄膜トランジスタデバイスが開示されている。
注意すべき点は、電荷転送層がオーム性電流を支持する
テルル（Te）で作られているということである。いくつ
かの先行技術の低電圧トランジスタ構造がこの米国特許
出願第4,425,572号の明細書の付図の第１図から第４図
に示されており、そのゲート電極はソースとドレインと
の間のチャネルに全体的に拡がって示されている。
前掲の米国特許第4,752,814号に開示されている型式
の高電圧非晶質薄膜トランジスタにおいては、誘電体の
保全性を維持するために、ゲート電極はドレイン電極ま
で全体に拡がってはならない。しかしながら、ゲート電
極を偏移配置することによって、オフ漏れ電流に対する
制御度が減退されられる。ゲート電極は、これに応じ
て、ドレイン電極による電界からソースを遮蔽すること
ができ難くなる。さらに、ソース電極とドレイン電極間
の電荷転送層がゲート電極によって制御される部分（チ
ャネル領域）とゲート電極によって制御されない部分
（非制御領域）を含むような非晶質シリコントランジス
タにおいては、非制御領域を通して流れる電流は空間電
荷制限電流（SCLC）であるであろう。しかしながら、空
間電荷制限電流はドレイン電極に印加される電圧変化と
共に指数関数的に変動するので、高ドレイン電圧におけ
る漏れ電流は、低ドレイン電圧における漏れ電流よりも
高いべき乗の大きさのものとなることが予期される。例
えばもしドレイン電極電圧が10ボルトから1,000ボルト
へ増大するならば、空間電荷制限電流は（オーム電流の
場合のように）100の倍率で増大するのではなく、10,00
0近い倍率で増大するであろう。明らかに、この指数関
数性は、この形式の高電圧薄膜トランジスタデバイスに
おけるソース−ドレイン漏れ電流問題を悪化させる。こ
のような理由から、前掲米国特許第4,752,814号におい
て、この漏れ電流に対する必要な制御は、電荷転送層を
通してのソース電極とゲート電極の面対面配向によって
のみ達成されるということが教示された。
の高電圧非晶質薄膜トランジスタにおいては、誘電体の
保全性を維持するために、ゲート電極はドレイン電極ま
で全体に拡がってはならない。しかしながら、ゲート電
極を偏移配置することによって、オフ漏れ電流に対する
制御度が減退されられる。ゲート電極は、これに応じ
て、ドレイン電極による電界からソースを遮蔽すること
ができ難くなる。さらに、ソース電極とドレイン電極間
の電荷転送層がゲート電極によって制御される部分（チ
ャネル領域）とゲート電極によって制御されない部分
（非制御領域）を含むような非晶質シリコントランジス
タにおいては、非制御領域を通して流れる電流は空間電
荷制限電流（SCLC）であるであろう。しかしながら、空
間電荷制限電流はドレイン電極に印加される電圧変化と
共に指数関数的に変動するので、高ドレイン電圧におけ
る漏れ電流は、低ドレイン電圧における漏れ電流よりも
高いべき乗の大きさのものとなることが予期される。例
えばもしドレイン電極電圧が10ボルトから1,000ボルト
へ増大するならば、空間電荷制限電流は（オーム電流の
場合のように）100の倍率で増大するのではなく、10,00
0近い倍率で増大するであろう。明らかに、この指数関
数性は、この形式の高電圧薄膜トランジスタデバイスに
おけるソース−ドレイン漏れ電流問題を悪化させる。こ
のような理由から、前掲米国特許第4,752,814号におい
て、この漏れ電流に対する必要な制御は、電荷転送層を
通してのソース電極とゲート電極の面対面配向によって
のみ達成されるということが教示された。
本発明の目的は、高オンオフ比を有し、かつ電荷転送
層をソース電極とゲート電極が面対面関係にサンドイッ
チ状に挾むことなく、実質的に漏れ電流抑制を行う改善
された高電圧薄膜トランジスタを提供することにある。
層をソース電極とゲート電極が面対面関係にサンドイッ
チ状に挾むことなく、実質的に漏れ電流抑制を行う改善
された高電圧薄膜トランジスタを提供することにある。
［発明の概要］ 本発明のこれら及びその他の目的は、その１つの形に
おいて、基板表面上にその法線方向に堆積された横方向
に拡がる複数の積層を含む高電圧薄膜トランジスタを提
供することにより、実施される。これらの積層には、次
が含まれる、すなわち、電荷転送層、互いに横方向に隔
てられかつ各々が電荷転送層と低電気抵抗接触している
ソース電極とドレイン電極、ソース電極とドレイン電極
から法線方向に隔てられかつソース電極の近傍の１つの
縁からソース電極とドレイン電極との間にある反対縁ま
で横方向に拡がるゲート電極、ゲート電極をソース電
極、ドレイン電極、電荷転送層から法線方向に分離する
ゲート絶縁層。ゲート電極、ソース電極、及びドレイン
電極は、電荷転送層の同じ側に配置される。電荷転送層
においてゲート電極と対向する部分はチャンネル領域と
なり、ゲート電極とドレイン電極との間の部分は非制御
領域となる。この非制御領域には、トランジスタのオン
時に、空間電荷制御電流が流れる。
おいて、基板表面上にその法線方向に堆積された横方向
に拡がる複数の積層を含む高電圧薄膜トランジスタを提
供することにより、実施される。これらの積層には、次
が含まれる、すなわち、電荷転送層、互いに横方向に隔
てられかつ各々が電荷転送層と低電気抵抗接触している
ソース電極とドレイン電極、ソース電極とドレイン電極
から法線方向に隔てられかつソース電極の近傍の１つの
縁からソース電極とドレイン電極との間にある反対縁ま
で横方向に拡がるゲート電極、ゲート電極をソース電
極、ドレイン電極、電荷転送層から法線方向に分離する
ゲート絶縁層。ゲート電極、ソース電極、及びドレイン
電極は、電荷転送層の同じ側に配置される。電荷転送層
においてゲート電極と対向する部分はチャンネル領域と
なり、ゲート電極とドレイン電極との間の部分は非制御
領域となる。この非制御領域には、トランジスタのオン
時に、空間電荷制御電流が流れる。
［実施例］ 本発明及びこれに伴う利点の完全な理解が、付図を参
照して行われる以下の説明から得られるであろう。
照して行われる以下の説明から得られるであろう。
いま、第１図を参照すると、前掲米国特許第4,752,81
4号の主題である高電圧薄膜トランジスタ10が示されて
いる。このトランジスタは、基板12を含みの基板表面上
にいくつかのパターン化層が逐次堆積されて、ゲート電
極14、ゲート誘電体層16、非単結晶半導体電荷転送層18
及びパッシベーション誘電体層20を含み誘電体層20の有
する開口22内にソース電極24とドレイン電極26が受け入
れられ、これら両電極の各々がそれぞれのソース接点28
及びドレイン接点30に接触している。先に説明したとき
に理解されたように、及び前掲特許第4,752,814号に記
載されているように、電荷転送層18はゲート電極とソー
ス電極とによってサンドイッチ状に挾まれることが必要
であり、これら電極は重なり合う関係に互いに向き合
い、その結果、ゲート電極はこれに印加される適当なバ
イアス電圧に従ってソース電極からの電荷キャリヤを吸
引又は反発することによってこれらのキャリヤの注入を
制御する。このサンドイッチ状の挾みの配位は、このデ
バイスがオフのときに、ソース電極からのキャリヤの流
れを抑制することによって電荷転送層を通る漏れ電流を
有効に抑制する。
4号の主題である高電圧薄膜トランジスタ10が示されて
いる。このトランジスタは、基板12を含みの基板表面上
にいくつかのパターン化層が逐次堆積されて、ゲート電
極14、ゲート誘電体層16、非単結晶半導体電荷転送層18
及びパッシベーション誘電体層20を含み誘電体層20の有
する開口22内にソース電極24とドレイン電極26が受け入
れられ、これら両電極の各々がそれぞれのソース接点28
及びドレイン接点30に接触している。先に説明したとき
に理解されたように、及び前掲特許第4,752,814号に記
載されているように、電荷転送層18はゲート電極とソー
ス電極とによってサンドイッチ状に挾まれることが必要
であり、これら電極は重なり合う関係に互いに向き合
い、その結果、ゲート電極はこれに印加される適当なバ
イアス電圧に従ってソース電極からの電荷キャリヤを吸
引又は反発することによってこれらのキャリヤの注入を
制御する。このサンドイッチ状の挾みの配位は、このデ
バイスがオフのときに、ソース電極からのキャリヤの流
れを抑制することによって電荷転送層を通る漏れ電流を
有効に抑制する。
本願発明者は、前記米国特許第4,752,814号によって
要求されたサンドイッチ状に挾む配位は唯一可能な高電
圧薄膜トランジスタ構造ではないと、及び第２図及び第
３図に示された改善されたデバイスも充分に動作すると
判断した。高電圧薄膜トランジスタ内の電荷の流れにつ
いての本願発明者の分析により、ゲート電極をソース電
極に近くかつソース電極を超えてドレイン電極に向けて
拡がるように配置するならば、及びソース電極を電荷転
送層のチャネル領域近く、つまり、高電圧薄膜トランジ
スタを有効な特性を持つように作るためにソース−チャ
ネル界面への低抵抗路がある場所に配置するならば、充
分であると本願発明者は結論した。この動作理論は、こ
のデバイスが以下に構造的および機能的面について説明
されるに従い、明らかになるであろう。
要求されたサンドイッチ状に挾む配位は唯一可能な高電
圧薄膜トランジスタ構造ではないと、及び第２図及び第
３図に示された改善されたデバイスも充分に動作すると
判断した。高電圧薄膜トランジスタ内の電荷の流れにつ
いての本願発明者の分析により、ゲート電極をソース電
極に近くかつソース電極を超えてドレイン電極に向けて
拡がるように配置するならば、及びソース電極を電荷転
送層のチャネル領域近く、つまり、高電圧薄膜トランジ
スタを有効な特性を持つように作るためにソース−チャ
ネル界面への低抵抗路がある場所に配置するならば、充
分であると本願発明者は結論した。この動作理論は、こ
のデバイスが以下に構造的および機能的面について説明
されるに従い、明らかになるであろう。
第２図に、本発明による改善されたトップゲート型高
電圧薄膜トランジスタ32が示されている。このトランジ
スタは基板34を含み、基板はガラス，セラミック、又は
他の適当な材料で作られたものであってよく、その表面
に電荷転送層36が堆積され、この層は実質的に真性半導
体特性を有する材料、好適には、無晶質シリコンで作ら
れたものである。ソース電極38及びドレイン電極40は電
荷転送層36と密着接触した状態で横方向に隔てられかつ
電荷転送層と同じ材料を適当にドープすることによって
所望の型の電荷キャリヤ、すなわち、電子又は正孔を与
える導電形（n+）又は（p+）にされたものでつくられて
いる。ソース接点42及びドレイン接点44は、それぞれ、
ソース電極及びドレイン電極に重ねられかつ適当な導電
材料、アルミニウム（Al）などで作られる。ソース、ド
レイン電極および接点は、好適には、それらのそれぞれ
の堆積層から同時にパターン化される。ゲート誘電体層
46は、通常、窒化シリコン（SiN）又は二酸化シリコン
（Si2O3）で作られソース、ドレイン上に重ねられ、ま
たゲート電極48は、クロム（Cr）、ニッケルクロム（Ni
Cr）のような適当な導電層で作られ、所望の横方向位置
に配置されるように、誘電体層上にパターン化される。
ゲート電極の延長（ソース電極によって遮蔽されない部
分）は、（破線によって規定される）電荷転送層−ゲー
ト誘電体界面の主として付近に配置されたチャネル領域
50を規定する距離L1に渡って電荷転送層上に働き、一
方、距離L2を覆う電荷転送層の制御されない残りは非制
御領域52を規定する。ソース接点は、通常、接地される
か、又は適当な基準電位に接続され、ドレイン接点は、
通常、負荷抵抗を通して、電荷キャリヤの極性（電子の
場合は負、正孔の場合は正）に対して、適当な極性の
（数百ボルト程度の）高電圧電源に接続され、及びゲー
ト電極は（零から15ボルト程度の）スイッチ可能の低電
圧電源に接続される。
電圧薄膜トランジスタ32が示されている。このトランジ
スタは基板34を含み、基板はガラス，セラミック、又は
他の適当な材料で作られたものであってよく、その表面
に電荷転送層36が堆積され、この層は実質的に真性半導
体特性を有する材料、好適には、無晶質シリコンで作ら
れたものである。ソース電極38及びドレイン電極40は電
荷転送層36と密着接触した状態で横方向に隔てられかつ
電荷転送層と同じ材料を適当にドープすることによって
所望の型の電荷キャリヤ、すなわち、電子又は正孔を与
える導電形（n+）又は（p+）にされたものでつくられて
いる。ソース接点42及びドレイン接点44は、それぞれ、
ソース電極及びドレイン電極に重ねられかつ適当な導電
材料、アルミニウム（Al）などで作られる。ソース、ド
レイン電極および接点は、好適には、それらのそれぞれ
の堆積層から同時にパターン化される。ゲート誘電体層
46は、通常、窒化シリコン（SiN）又は二酸化シリコン
（Si2O3）で作られソース、ドレイン上に重ねられ、ま
たゲート電極48は、クロム（Cr）、ニッケルクロム（Ni
Cr）のような適当な導電層で作られ、所望の横方向位置
に配置されるように、誘電体層上にパターン化される。
ゲート電極の延長（ソース電極によって遮蔽されない部
分）は、（破線によって規定される）電荷転送層−ゲー
ト誘電体界面の主として付近に配置されたチャネル領域
50を規定する距離L1に渡って電荷転送層上に働き、一
方、距離L2を覆う電荷転送層の制御されない残りは非制
御領域52を規定する。ソース接点は、通常、接地される
か、又は適当な基準電位に接続され、ドレイン接点は、
通常、負荷抵抗を通して、電荷キャリヤの極性（電子の
場合は負、正孔の場合は正）に対して、適当な極性の
（数百ボルト程度の）高電圧電源に接続され、及びゲー
ト電極は（零から15ボルト程度の）スイッチ可能の低電
圧電源に接続される。
このトランジスタの動作中、二つのほぼ互いに直交す
る電界が発生される（本願発明者は、これらの電界をこ
のデバイスの全体的にプレーナ層に対する関係から規定
することによって「法線方向電界」及び「横方向電界」
と名付けている）。このデバイスのオン状態において、
ゲート電極上の電圧によって誘導された法線方向電界
は、ゲート電極と面対面関係にある電荷転送層36のこの
部分内への電荷キャリヤを誘導し、その結果、電荷転送
層36とゲート誘電体層46との界面において導電性チャネ
ル領域50を形成する。ゲート電極に電圧を印加される
と、導電性ゲート電極、誘電体層、及び電荷転送層で規
定されるコンデンサを形成することによって、電荷がこ
のチャネル内に支持される。ゲート電極に印加された互
いに等量のかつ反対極性の電荷が前述の界面（チャネル
領域の50）に誘導される。これら電荷のあるものは自由
電荷キャリヤであるであろうが、電荷のほとんどは局在
準位に捕獲されるであろう、そしてこれがフェルミ準位
を伝導帯に向け押し上げて、このチャネルを非常に導電
性のものとするであろう。電荷は電荷転送層内で（極め
て遅い速度で）熱的に発生するであろうけれども、実際
のデバイスは、電荷転送層と接触するソース電極38によ
ってチャネルに電荷が供給されることを必要とする。チ
ャネル領域50に流入する電荷キャリヤの充分な供給を行
うためには、ソース電極が低抵抗路を経由してこのチャ
ネルと物理的に接触していなければ、好適には、外部と
オーム接触していなければならない。
る電界が発生される（本願発明者は、これらの電界をこ
のデバイスの全体的にプレーナ層に対する関係から規定
することによって「法線方向電界」及び「横方向電界」
と名付けている）。このデバイスのオン状態において、
ゲート電極上の電圧によって誘導された法線方向電界
は、ゲート電極と面対面関係にある電荷転送層36のこの
部分内への電荷キャリヤを誘導し、その結果、電荷転送
層36とゲート誘電体層46との界面において導電性チャネ
ル領域50を形成する。ゲート電極に電圧を印加される
と、導電性ゲート電極、誘電体層、及び電荷転送層で規
定されるコンデンサを形成することによって、電荷がこ
のチャネル内に支持される。ゲート電極に印加された互
いに等量のかつ反対極性の電荷が前述の界面（チャネル
領域の50）に誘導される。これら電荷のあるものは自由
電荷キャリヤであるであろうが、電荷のほとんどは局在
準位に捕獲されるであろう、そしてこれがフェルミ準位
を伝導帯に向け押し上げて、このチャネルを非常に導電
性のものとするであろう。電荷は電荷転送層内で（極め
て遅い速度で）熱的に発生するであろうけれども、実際
のデバイスは、電荷転送層と接触するソース電極38によ
ってチャネルに電荷が供給されることを必要とする。チ
ャネル領域50に流入する電荷キャリヤの充分な供給を行
うためには、ソース電極が低抵抗路を経由してこのチャ
ネルと物理的に接触していなければ、好適には、外部と
オーム接触していなければならない。
ほとんどの環境においては、この低抵抗路を与えるた
めには（第２図に示されるように）ゲート電極とソース
電極が重なり合っていることが望ましいが、本願発明者
は、第３図において、もしゲート電極とソース電極との
間の横方向偏差L3が約１誘電体層厚さであるならば、こ
の重なり合いは必要ないということを示した。この状況
は（破線で示されるように）電界がゲート電極の縁から
拡がる現象に依存しており、この現象によってチャネル
がゲート電極の寸法の垂直面を超えて外側に広げられ
る。これから次のことが導かれる、すなわち、誘導され
たチャネルがソース電極と接触をとるように拡がってソ
ース電極から充分な電荷キャリヤをこのチャネルに供給
する限り、デバイス設計者は先行技術の制約から解放さ
れる。
めには（第２図に示されるように）ゲート電極とソース
電極が重なり合っていることが望ましいが、本願発明者
は、第３図において、もしゲート電極とソース電極との
間の横方向偏差L3が約１誘電体層厚さであるならば、こ
の重なり合いは必要ないということを示した。この状況
は（破線で示されるように）電界がゲート電極の縁から
拡がる現象に依存しており、この現象によってチャネル
がゲート電極の寸法の垂直面を超えて外側に広げられ
る。これから次のことが導かれる、すなわち、誘導され
たチャネルがソース電極と接触をとるように拡がってソ
ース電極から充分な電荷キャリヤをこのチャネルに供給
する限り、デバイス設計者は先行技術の制約から解放さ
れる。
このデバイスの第２電界、すなわち、ドレイン電極上
の電圧によって誘導される横方向電界は、ソース電極と
ドレイン電極間の輸送電界として働き、この輸送電界は
電荷転送層を通る電流を立ち上がらせ、その結果、電荷
をチャネル領域50の外へかつ非制御領域52を通して掃引
する。（チャネル領域の端における）電荷転送層の非制
御領域においてはゲート電極による電界は急激に低下消
滅しており、したがって、非制御領域は低コンダクタン
スを有する。この非制御領域における電流は、チャネル
領域から非制御領域に注入される電荷キャリヤによって
この非制御領域を導電性にするはずのドレイン電圧の能
力によって制限されるであろう。非制御領域を導電性に
するためにはこの領域内に比較的高い空間電荷密度を維
持する必要があるから、この電流は空間電荷制限電流で
あろう。それゆえ、ドレイン電極による電界はチャネル
領域から非制御領域に注入される電荷キャリヤを支持し
かつ非制御領域を通して電荷キャリヤを掃引し、他方、
ゲート電極による電界はチャネル領域から非制御領域に
注入される電荷キャリヤの数を制御する。第５図に見ら
れるように、様々な値のゲート電圧VGの場合にドレイン
電流IDSがドレイン電圧VDSに対してプロットされてい
る。空間電荷制限条件の結果としてドレイン電流対ドレ
イン電圧の指数関数的関係は、名曲線の膝状屈曲部の左
側の領域に見られ、この屈曲部を超えて右側は飽和で支
配される。
の電圧によって誘導される横方向電界は、ソース電極と
ドレイン電極間の輸送電界として働き、この輸送電界は
電荷転送層を通る電流を立ち上がらせ、その結果、電荷
をチャネル領域50の外へかつ非制御領域52を通して掃引
する。（チャネル領域の端における）電荷転送層の非制
御領域においてはゲート電極による電界は急激に低下消
滅しており、したがって、非制御領域は低コンダクタン
スを有する。この非制御領域における電流は、チャネル
領域から非制御領域に注入される電荷キャリヤによって
この非制御領域を導電性にするはずのドレイン電圧の能
力によって制限されるであろう。非制御領域を導電性に
するためにはこの領域内に比較的高い空間電荷密度を維
持する必要があるから、この電流は空間電荷制限電流で
あろう。それゆえ、ドレイン電極による電界はチャネル
領域から非制御領域に注入される電荷キャリヤを支持し
かつ非制御領域を通して電荷キャリヤを掃引し、他方、
ゲート電極による電界はチャネル領域から非制御領域に
注入される電荷キャリヤの数を制御する。第５図に見ら
れるように、様々な値のゲート電圧VGの場合にドレイン
電流IDSがドレイン電圧VDSに対してプロットされてい
る。空間電荷制限条件の結果としてドレイン電流対ドレ
イン電圧の指数関数的関係は、名曲線の膝状屈曲部の左
側の領域に見られ、この屈曲部を超えて右側は飽和で支
配される。
ゲートがオフ（すなわち、VGSが低かつVDSが高）のと
き、極めて大きいソース−ドレイン漏れ電流が流れよう
とするが、これは実用に当たってはデバイスにとって防
止されなければならない。上に指摘されたように、空間
電荷制限電流は、ソース−ドレイン漏れ電流問題を悪化
する。そのオフ状態において、ゲート電極は、ソース電
極電位と実質的に同じである基準電位に維持される。好
適には接地電位に維持される。ゲート電極はドレイン電
極に対するよりはソース電極に対して遥かに近くかつソ
ース電極のどの部分よりもドレイン電極に向けて近くに
拡がる部分を有するので、ゲート電極は、オフ状態で静
電遮蔽として働き、ドレイン電極による電界がソース電
極に達するのを防止しかつ電荷キャリヤをソース電極か
ら引き出す。この新しいデバイス構造においては、低オ
フ電流の達成を可能とするのは、この静電遮蔽である。
オン状態（すなわち、VGSが高）において、ゲート電極
は、ソース電極からゲート電極の縁へ拡がる電荷転送層
内の導電チャネルを、このチャネルがゲート電極で制御
されない非制御領域内に電荷キャリヤを注入するよう
に、支持する。
き、極めて大きいソース−ドレイン漏れ電流が流れよう
とするが、これは実用に当たってはデバイスにとって防
止されなければならない。上に指摘されたように、空間
電荷制限電流は、ソース−ドレイン漏れ電流問題を悪化
する。そのオフ状態において、ゲート電極は、ソース電
極電位と実質的に同じである基準電位に維持される。好
適には接地電位に維持される。ゲート電極はドレイン電
極に対するよりはソース電極に対して遥かに近くかつソ
ース電極のどの部分よりもドレイン電極に向けて近くに
拡がる部分を有するので、ゲート電極は、オフ状態で静
電遮蔽として働き、ドレイン電極による電界がソース電
極に達するのを防止しかつ電荷キャリヤをソース電極か
ら引き出す。この新しいデバイス構造においては、低オ
フ電流の達成を可能とするのは、この静電遮蔽である。
オン状態（すなわち、VGSが高）において、ゲート電極
は、ソース電極からゲート電極の縁へ拡がる電荷転送層
内の導電チャネルを、このチャネルがゲート電極で制御
されない非制御領域内に電荷キャリヤを注入するよう
に、支持する。
第４図の実施例は、反転デバイス54、すなわち、ボッ
トムゲート型デバイスであり、代替実施例として提示さ
れている。明確のために、第２図に適用されたものと同
じ記号が付けられている。
トムゲート型デバイスであり、代替実施例として提示さ
れている。明確のために、第２図に適用されたものと同
じ記号が付けられている。
第１図は、先行技術の高電圧薄膜トランジスタの概略断
面図、 第２図は、本発明による実施例の改善されたトップゲー
ト型高電圧薄膜トランジスタの概略断面図、 第３図は、本発明による変形実施例の改善されたトップ
ゲート型高電圧薄膜トランジスタの概略断面図、 第４図は、本発明による実施例の改善されたボットムゲ
ート型高電圧薄膜トランジスタの概略断面図、 第５図は、本発明による実施例の改善された高電圧薄膜
トランジスタの出力特性曲線図、である。 ［記号の説明］ 34:基板 36:電荷転送層 38:ソース電極 40:ドレイン電極 42:ソース接点 44:ドレイン接点 46:誘電体層 48:ゲート電極 50:チャネル領域 52:非制御領域
面図、 第２図は、本発明による実施例の改善されたトップゲー
ト型高電圧薄膜トランジスタの概略断面図、 第３図は、本発明による変形実施例の改善されたトップ
ゲート型高電圧薄膜トランジスタの概略断面図、 第４図は、本発明による実施例の改善されたボットムゲ
ート型高電圧薄膜トランジスタの概略断面図、 第５図は、本発明による実施例の改善された高電圧薄膜
トランジスタの出力特性曲線図、である。 ［記号の説明］ 34:基板 36:電荷転送層 38:ソース電極 40:ドレイン電極 42:ソース接点 44:ドレイン接点 46:誘電体層 48:ゲート電極 50:チャネル領域 52:非制御領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−213165（ＪＰ，Ａ) 特開 昭60−207384（ＪＰ，Ａ) 特開 昭59−124163（ＪＰ，Ａ) 特開 昭59−43575（ＪＰ，Ａ)
Claims (1)
- 【請求項１】横方向に拡がる基板上に法線方向に堆積さ
れた複数の積層を含む高電圧薄膜トランジスタであっ
て、 電荷転送層と、 互いに横方向に隔てられかつ各々が前記電荷転送層と低
抵抗接触しているソース電極とドレイン電極と、 ゲート電極と、 前記ゲート電極と前記ソース電極と前記ドレイン電極と
が前記電荷転送層に関して同じ側に配置されるように、
前記法線方向に、前記ゲート電極を前記ソース電極と前
記ドレイン電極と前記電荷転送層とから分離するゲート
誘電体層と、を備え、 前記ゲート電極の一方の端は、該ゲート電極により誘導
されたチャンネル領域が前記ソース電極と接触して、前
記ソース電極から充分な電荷キャリアが前記チャンネル
領域に供給される程度に前記ソース電極の近傍にあり、
又他方の端は前記ソース電極と前記ドレイン電極との間
にあり、更に 前記電荷転送層は前記ゲート電極に対面する前記チャン
ネル領域と該チャンネル領域の縁と前記ドレイン電極の
該チャンネル領域に最も近い縁との間に拡がる非制御領
域とを有し、該非制御領域はトランジスタがオンの状態
で該非制御領域を流れる空間電荷制限電流を維持する構
成を特徴とする高電圧薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/356,900 US4998146A (en) | 1989-05-24 | 1989-05-24 | High voltage thin film transistor |
| US356900 | 1989-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319371A JPH0319371A (ja) | 1991-01-28 |
| JP2763048B2 true JP2763048B2 (ja) | 1998-06-11 |
Family
ID=23403427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128096A Expired - Lifetime JP2763048B2 (ja) | 1989-05-24 | 1990-05-17 | 高電圧薄膜トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4998146A (ja) |
| EP (1) | EP0399737B1 (ja) |
| JP (1) | JP2763048B2 (ja) |
| DE (1) | DE69013057T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442579A (ja) * | 1990-06-08 | 1992-02-13 | Seiko Epson Corp | 薄膜トランジスタ及び製造方法 |
| US5073723A (en) * | 1990-08-10 | 1991-12-17 | Xerox Corporation | Space charge current limited shunt in a cascode circuit for hvtft devices |
| DE69209678T2 (de) * | 1991-02-01 | 1996-10-10 | Philips Electronics Nv | Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung |
| US5166960A (en) * | 1992-04-20 | 1992-11-24 | Xerox Corporation | Parallel multi-phased a-Si shift register for fast addressing of an a-Si array |
| US5237346A (en) * | 1992-04-20 | 1993-08-17 | Xerox Corporation | Integrated thin film transistor electrographic writing head |
| US5337080A (en) * | 1993-04-27 | 1994-08-09 | Xerox Corporation | Amorphous silicon electrographic writing head assembly with protective cover |
| US6100909A (en) * | 1998-03-02 | 2000-08-08 | Xerox Corporation | Matrix addressable array for digital xerography |
| EP1524685B1 (en) * | 2003-10-17 | 2013-01-23 | Imec | Method for processing a semiconductor device comprising an silicon-oxy-nitride dielectric layer |
| US6912082B1 (en) * | 2004-03-11 | 2005-06-28 | Palo Alto Research Center Incorporated | Integrated driver electronics for MEMS device using high voltage thin film transistors |
| US7755654B2 (en) * | 2006-07-25 | 2010-07-13 | Hewlett-Packard Development Company, L.P. | Pixel |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2316118C3 (de) * | 1973-03-30 | 1975-11-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung von Feldeffekttransistoren durch Anwendung einer selektiven Getterung |
| JPS53138281A (en) * | 1977-05-09 | 1978-12-02 | Nec Corp | Insulated-gate field effect transistor |
| JPS56161676A (en) * | 1980-05-16 | 1981-12-12 | Japan Electronic Ind Dev Assoc<Jeida> | Electrode structure for thin film transistor |
| JPS58197775A (ja) * | 1982-05-13 | 1983-11-17 | Canon Inc | 薄膜トランジスタ |
| JPH0658966B2 (ja) * | 1982-05-17 | 1994-08-03 | キヤノン株式会社 | 半導体素子 |
| DE3331601A1 (de) * | 1982-09-02 | 1984-03-08 | Canon K.K., Tokyo | Halbleitervorrichtung |
| EP0156528B1 (en) * | 1984-03-12 | 1991-01-30 | Xerox Corporation | High-voltage thin-film transistor |
| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| EP0166261A3 (en) * | 1984-06-27 | 1989-01-11 | Energy Conversion Devices, Inc. | Static field-induced semiconductor devices |
| US4597001A (en) * | 1984-10-05 | 1986-06-24 | General Electric Company | Thin film field-effect transistors with tolerance to electrode misalignment |
| US4704623A (en) * | 1985-08-02 | 1987-11-03 | General Electric Company | Doping for low capacitance amorphous silicon field effect transistor |
| JPS62213165A (ja) * | 1986-03-13 | 1987-09-19 | Nec Corp | 薄膜トランジスタ |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
-
1989
- 1989-05-24 US US07/356,900 patent/US4998146A/en not_active Expired - Lifetime
-
1990
- 1990-05-17 JP JP2128096A patent/JP2763048B2/ja not_active Expired - Lifetime
- 1990-05-18 DE DE69013057T patent/DE69013057T2/de not_active Expired - Lifetime
- 1990-05-18 EP EP90305434A patent/EP0399737B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0399737B1 (en) | 1994-10-05 |
| EP0399737A1 (en) | 1990-11-28 |
| US4998146A (en) | 1991-03-05 |
| DE69013057D1 (de) | 1994-11-10 |
| DE69013057T2 (de) | 1995-05-24 |
| JPH0319371A (ja) | 1991-01-28 |
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| JPH01166569A (ja) | 半導体装置 |
Legal Events
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