DE2316118C3 - Verfahren zur Herstellung von Feldeffekttransistoren durch Anwendung einer selektiven Getterung - Google Patents

Verfahren zur Herstellung von Feldeffekttransistoren durch Anwendung einer selektiven Getterung

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DE2316118C3
DE2316118C3 DE2316118A DE2316118A DE2316118C3 DE 2316118 C3 DE2316118 C3 DE 2316118C3 DE 2316118 A DE2316118 A DE 2316118A DE 2316118 A DE2316118 A DE 2316118A DE 2316118 C3 DE2316118 C3 DE 2316118C3
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Description

verkürzten Abdeckung (333) und einer Öffnung (6) auf einer Seite der verkürzten Abdeckung ein
Teil (44) der Getterungsschicht stehenbleibt und Die Erfindung bezieht sich auf ein Verfahren zur
daß die andere Öffnung (6) auf der anderen Seite Herstellung von Feldeffekttransistoren mit einem der verkürzten Abdeckung (333) direkt an diese 45 Kanalbereich kurzer Kanallänge, bei dem auf einem verkürzte Abdeckung (333) reicht (F i g. 5), daß Halbleiter eine Schicht aufgebracht wird, wobei diese auf diese Weise unterhalb der verkürzten Abdek- Schicht aus einem Material besteht, das die unter der kung (333) ein Gebiet (222), das dieselbe Dotie- Schicht angeordneten Bereiche des Halbleiters gegen rung besitzt wie die ursprüngliche Schicht (2) und Ausgetterung schützt, bei dem mit Hilfe von fotoliunterhalb des Teils (44) ein Gebiet (55) einer 50 thografischen Verfahrensschritten aus dieser Schicht niedrigeren Dotierung hergestellt werden, daß die eine Abdeckung einer vorgegebenen Form geätzt Strukturierung der Maske durch die Summen der wird, bei dem auf alle frei liegenden, von dieser Ab-Länge des Gebiets (222) und des Teils (44) be- deckung nicht bedeckten Oberflächenbereiche des stimmt wini, wobei das Gebiet (222) die effektive Halbleiters eine Getterungsschicht aufgebracht wird, Kanalzone des Feldeffekttransistors darstellt, und 55 bei dem in dem gleichen oder in einem weiteren Verdaß die verkürzte Abdeckung (333) nach dem fahrensschritt durch thermische Behandlung aus den Diffusionsschritt und vor dem Aufbringen der unter der Getterungsschicht liegenden Gebieten des elektrisch isolierenden Schicht (8) entfernt wird Halbleiters Verunreinigungen wenigstens teilweise (F i g. 6). ausgegettert werden, so daß in diesen Gebieten eine
2. Verfahren nach Anspruch 1, dadurch ge- 60 niedrigere Dotierung erreicht wird, bei dem mit fotokennzeichnet, daß der Halbleiter massives SiIi- lithografischen Verfahrensschritten Öffnungen in die zium ist. Getterungsschicht geätzt werden, bei dem die unter
3. Verfahren nach Anspruch 1, dadurch ge- den Öffnungen liegenden Teilbereiche durch einen kennzeichnet, daß der Halbleiter aus einer epita- Diffusionsschritt diffundiert werden, bei dem eine xialen auf einem Siliziumsubstrat (1) aufgewach- 65 elektrisch isolierende Schicht aufgebracht wird, bei senen Siliziumschicht (2) besteht. dem in einem weiteren Verfahrensschritt in diese
4. Verfahren nach Anspruch 1, dadurch ge- elektrisch isolierende Schicht oberhalb der Teilbekennzeichnet, daß der Halbleiter aus einer Silizi- reiche Öffnungen geätzt werden und bei dem in diese
umschicht (2) besteht, die auf ein elektrisch isolierendes Substrat (1) aufgebracht ist.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als isolierendes Substrat (1) Spinell oder Saphir verwendet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als Schicht (3) eine pyrolithisch abgeschiedene Nitridschicht verwendet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Getterungsschicht (4) eine Schicht aus Siliciumoxid verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als Material für die Metallbahnen (9 und 11) und für die Metallelektrode (10) Aluminium verwendet wird.
9. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als Material für die Metallbahnen (9 und 11) und als Material für die Metallelektrode (10) Molybdän verwendet wird.
10. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als Material für die Elektrode (10) polykristallines Silizium verwendet wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß in den Halbleiter (2) Bor bzw. Aluminium als Verunreinigungen eingebracht sind.
12. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Halbleiter (2) eine Halbleiterschicht ist, die als auszugetternde Verunreinigungen Aluminium enthält, wobei diese Verunreinigungen beim Aufbringen der Halbleiterschicht auf das Substrat (1) aus dem Substrat in die Halbleiterschicht eindiffundieren.
öffnungen und auf die isolierende Schicht oberhalb hergestellt werden, daß die Strukturierung der Maske
des Kanalbereiches elektrisch leitende Schichten auf- durch die Summen der Länge des Gebiets und des
gebracht werden. Teils bestimmt wird, wobei das Gebiet die «feWrve
Aus der Literatur sind Verfahren bekannt, mit de- Kanalzone des Feldeffekttransistors darstellt, una
nen Feldeffekttransistoren durch Doppeldiffusion 5 daß die verkürzte Abdeckung nach dem Diffusions-
hergestellt werden. In der Literaturstelle »Double- schritt und vor dem Aufbringen der elektrisch lsone-
Diffused MOS Transistor achieves microwave render. Schicht entfernt wird.
Gain,«, in Electronics (15. Februar 1971) S. 99, ist Ein wesentlicher Vorteil des erfindungsgemalien ein solchem Verfahren beschrieben. Dabei soll die Verfahrens besteht darin, daß die Nachteile der Dop-Kanallänge dieser Feldeffekttransistoren sehr kurz io peldiffusion bei der Herstellung von Feldeffekttiansi- und die Drain-Überlappungskapazität sehr klein sein. stören dadurch vermieden werden, daß die Transi-Bei solchen bekannten Feldeffekttransistoren ergibt storstruktur mit kurzer Kanallänge durch eine einzige sich die Dotierung des Kanalgebietes als Differenz Diffusion und durch Ausnutzung eines speziellen, seder eindiffundierten Verunreinigungen. Es ist daher lektiven Getterungsprozesses hergestellt wird, sehr schwierig, die Einsatzspannung und auch die Ka- 15 Ein weiterer Vorteil ergibt sich daraus, daß zur nallänee der Transistoren reproduzierbar einzustel- Herstellung einer kurzen Kanallänge von z. B. 3 μΐη len' eine gröbere Maske von z. B. 8 bis 10 um verwendet Aus der DT-OS 1614 283 ist ein Verfahren zur werden kann, da die Länge des Kanalbereiches zuHerstellung einer Halbleitervorrichtung, insbeson- sammen mit der Breite des angrenzenden Gebiets dere eines bipolaren Transistors, bekannt, bei dem 20 niedriger Dotierung durch eine gemeinsame Maske auf Bereiche eines Halbleiterkörpers eine Schicht aus bestimmt werden. Dieser Vorteil bleibt auch bei einem Material aufgebracht wird, das die unter der einer Verbesserung der Maskentechnik in Hinblick Schicht angeordneten Bereiche gegen Oxydation auf feinere Strukturen erhalten, schützt. Auf andere Bereiche des Halbleiterkörpers Ein weiterer Vorteil des gegetterten, d. h. des niedwird eine Siliziumoxidschicht aufgebracht. Dabei 25 rigcr dotierten Gebiets neben dem Kanalbereich ist, werden als Folge dieser Herstellung die unter der daß nach dem erfindungsgemäßen Verfahren herge-Oxydationsschutzschicht angeordneten Bereiche ge- stellte Feldeffekttransistoren mit höheren Spannungen Ausgetterung geschützt, während die von der Si- gen betrieben werden können.
liziuffioxidschicht bedeckten Bereiche gegettert wer- Weitere Erläuterungen zur Erfindung und zu deden Diese Getterungsprozesse sind jedoch für die 30 ren Ausgestaltungen gehen aus der Beschreibung und Herstellung der Halbleitervorrichtung bedeutungslos. den Figuren bevorzugter Ausführungsbeispiele der Die Siliziumdioxidschicht dient vielmehr lediglich als Erfindung und ihrer Weiterbildungen hervor. Diffusionsmaske. In den F i g. 1 bis 8 sind die einzelnen Verfahrens-Die DT-OS 2013 224 und die DT-AS 1186950 schritte zur Herstellung von Feldeffekttransistoren beschreiben ganz allgemein die Verwendung von SiIi- 35 nach der Erfindung schematisch dargestellt, ziumoxid als Getterschichten. In der DT-AS Zu der Erfindung führten die folgenden Uberle-1186950 wird dabei auf die Möglichkeit der Entfer- gungen. Auf einen Halbleiter, beispielsweise bilinune von Störstellen aus einem Halbleiterkörper mit- zium, das mit einem Material dotiert ist, das sich tels der Siliziumoxidschicht hingewiesen. durch Aufbringen einer Getterungsschicht, beispiels-In der DT-OS 17 64 401 ist die Herstellung eines 40 weise aus Siliziumdioxid, auf das Silizium gettern Halbleiterbauelementes mit einem Feldeffekttransi- läßt, wird an den gewünschten Stellen eine Maskiestor kurzer Kanallänge beschrieben. Hierzu werden rung aufgebracht, welche Teile der Siliziumoberim Laufe des Verfahrens auf Teile des Halbleiterkör- fläche gegen die Getterung schützt. Auf diese Weise oers Siliziumdiexidschichten aufgebracht, die als Dif- lassen sich mit Hilfe der Planartechnik unterhalb der fusionsmaske dienen. Dabei ist die erreichbare Kürze 45 Siliziumoberfläche Bereiche unterschiedlicher Uotieder Kanalzone des Feldeffekttransistors direkt von der rung erreichen. Die in anderem Zusammenhang be-Strukturierung der Diffusionsmaske abhängig. kannte Getterung beruht dabei z.B. auf den unter-Die Aufgabe der Erfindung besteht darin, ein Ver- schiedlichen Verteilungskoeffizienten fur Verunreinifahren zur Herstellung eines Feldeffekttransistors mit gungen in Silizium und Siliziumoxid, kurzer Kanallängc anzugeben, bei dem das kurze 50 In den Fig. 1 bis 8 ist das crfindungsgemaße Vcr-Kanaleebiet durch einen einzigen Diffusionsprozeß fahren am Beispiel einer auf einem elektrisch isoiieunter Verwendung einer Maske, deren Strukturie- rendcn Substrat 1 aufgebrachten Halbleitcrsch.ch 2 rung erößer als die Kürze der Kanallänge ist, herge- dargestellt. Vorzugsweise besteht dieses bubstrai 1 stellt wird aus Spinell, beispielsweise aus MgAl-Spinell, oder Diese Aufgabe wird durch ein Verfahren gelöst, 55 Saphir. Auf das Substrat wird vorzugsweise die Sil.zidas erfindungsgemäß dadurch gekennzeichnet ist, umschicht 2 aufgebracht. Dabei wird diese Siliziumdaß bei der Herstellung der öffnungen in der Gelte- schicht während ihrer Herstellung mit einem Materungsschicht die Abdeckung verkürzt wird und daß pal dotiert, das sich in einem spateren Verfahrcnsmit einer Maske die öffnungen so hergestellt werden, schritt gettern läßt. . . . · dri Sehen der verkürzen Abdeckung und einer 60 Wie in der Fig.2 dargestellt wird in einem weiteöffnung auf einer Seite der verkürzten Abdeckung ren Verfahrensschntt 2 eine Schicht 3 aufgebracht ein Teil der Getterungsschicht stehenbleibt und daß die sämtliche unter ihr liegenden Bereiche der die andere öffnung auf der anderen Seite der ver- Schicht 2 gegen Getterung schützt. Vorzugsweise be-SzSn Abdeckung direkt an diese verkürzte Abdek- steht die Schicht 3 aus pyrohthisch abgeschiedenen kune reicht, daß auf diese Weise unterhalb der ver- 65 Nitrid.
küSen Abdeckung ein Gebiet, das dieselbe Dotie- In an sich bekannten fotol.ftop«6sch«i Ve:rfah-
rung besitzt wie die ursprüngliche Schicht und unter- rensschntten wird nun, wie in der F_i g. J' ^S«™"·
halb des Teils ein Gebiet einer niedrigeren Dotierung aus der Schicht 3 die gewünschte Abdeckung 33 ge-
5 6
ätzt. Es sind nur die Bereiche der Schicht 2 gegen Kontakten erzeugt. In diesen öffnungen wird zu
Getterung geschützt, welche sich unterhalb der Ab- Herstellung eines Kontaktes die vorzugsweise au
deckung 33 befinden. Metall, beispielsweise aus Aluminium, bestehendei
In einem weiteren Verfahrensschritt wird nun auf Metallbahnen 9 bzw. 11 aufgebracht. Vorzugsweise
sämtliche frei liegenden, nicht von der Abdeckung 33 5 in dem gleichen Verfahrensschritt wird oberhalb de
bedeckten Oberflächenbereiche der Schicht 2 die Gebiets 222 auf die elektrisch isolierende Schicht j
Getterungsschicht 4 aufgebracht. Vorzugsweise be- die vorzugsweise ebenfalls aus Aluminium beste
steht diese Getterungsschicht aus thermischem SiIi- hende Metallelektrode 10 aufgebracht. Ein Überlap
ziumoxid, wobei während der Oxidherstellung geget- pen der Elektrode 10 über das Gebiet 55 führt wegei
tert wird. Es kann auch noch eine zusätzliche Gette- io des größeren Abstands der Schicht 8 von der Ober
rungsbehandlung, z.B. durch Nachtemperung erfol- fläche des Gebiets 55 nicht zu störenden parasitärei
gen. Durch die thermische Behandlung werden aus Kapazitäten und ist daher unkritisch. In der in de
den unterhalb der Getterschicht 4 liegenden Be- F i g. 8 dargestellten Anordnung stellt nun die Me
reiche 5 der Siliziumschicht 2 Verunreinigungen her- tallbahn 9 die Source-Elektrode, die Metallelektrodi
ausgegettert, wodurch die Dotierung derjenigen Be- 15 10 die Gate-Elektrode und die Metallbahn 11 dii
reiche 5, die unterhalb der Getterschicht 4 liegen, er- Drain-Elektrode eines nach dem erfindungsgemäßei
ived""t wird Unterhalb der Abdeckung 33 ist nun Verfahrens hergestellten Feldeffekttransistors dar.
ein Bereich 22 angeordnet, der dieselbe Dotierung Als Material für die Gate-Elektrode kann aucl
besitzt, wie die ursprüngliche Schicht2. z.B. Molybdän oder polykrislallines Silizium ver
Mit an sich bekannten fotolithografischen Verfah- ="> wendet werden.
renEschritten werden nun, unter Verwendung einer Die auszugetternde Verunreinigung kann beispiels
Maske, wie in der F i g. 5 dargestellt, öffnungen 6 in weise Bor oder Aluminium sein, das in den Halblei
die Getterungsschicht 4 geätzt, wobei neben der Ab- ter eingebracht ist.
deckung 33 ein Teil 44 der Getterungsschicht erhal- Die aus der Siliziumschicht 2 auszugetternde Ver
ten bleibt. Mit derselben Maske wird, da die Kante *5 unreinigung kann gemäß eines Merkmals der Erfin
der Maske zu dem Teil 44 hin verschoben ist, eine dung im Falle einer Siliziumschicht auf Spinell ode
Verkürzung der Abdeckung 33 durchgeführt. Die Saphir Aluminium sein, das aus dem Substrat wäh
vei kürzte Abdeckung ist mit 333 bezeichnet. In rend der Herstellung der eptiaxialen Siliziumschich
einem Verfahrensschritt werden nun durch die öff- in diese Schicht 2 gelangt.
nungen 6 hindurch die Bereiche 7 und 77 durch Dif- 3< > Das erfindungsgemäße Verfahren der selektive!
fusion hergestellt. Dabei stellt das diffundierte Ge- Getterung kann auch zur Herstellung von Feldeffekt
biet 7 das Source-Gebiet und das diffundierte Gebiet transistoren aus Massivsilizium oder auch zur Her
77 das Drain-Gebiet des Feldeffekttransistors dar. stellung von Feldeffekttransistoren bei denen eine Si
Die effektive Kanalzone des Transistors besteht aus liziumschicht epitaxial auf ein Siliziumsubstrat abge
dem Gebiet 222. Zwischen diesem Gebiet 222 und 35 schieden ist, angewendet werden,
dem Drain-Oebiet 77 befindet sich das Gebiet 55 Die thermische Oxydation von Massiv-Silizium mi
niedriger Dotierung unterhalb des Teils 44 der Gette- einer Borkonzentration von 6 · 1015 cm"' bei eine
rungsschicht. Temperatur von etwa 9600C führt beispielsweisi
In weiteren Verfahrensschritten wird nun die zu einer Erniedrigung der Oberflächenkonzentratioi
Struktur 333 entfernt (F i g. 6). 40 auf einen Wert von weniger als 1015 cm~3. Nach etw;
Auf die so verbleibende Anordnung wird, wie in 15 Stunden ist die Konzentration in 0,5 μηι Tiefe au
der Fig. 7 dargestellt, die isolierende Schichte auf- etwa 4 · 10cm~3 abgesunken.
gebracht. Dies erfolgt beispielsweise durch thermi- Bei einer Siliziumschicht auf Saphir mit eine
sehe Oxydation. Oberhalb des Kanalbereichs stellt Al-Konzentration von etwa 1017 cm"3 führt ein«
diese Schicht den Gate-Isolator dar. 45 Oxydation in feuchtem Sauerstoff bei etwa HOO0C
In an sich bekannten Verfahrensschritten werden in etwa einer Stunde dazu, daß das Aluminium, da
in der elektrisch isolierenden Schicht 8 oberhalb der als Verunreinigung aus dem Saphir in die Schicht ge
Gebiete 7 bzw. 77 öffnungen zur Herstellung von langt, praktisch vollständig entfernt wird.
Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zur Herstellung von Feldeffekttransistoren mit einem Kanalbereich kurzer Kanallänge, bei dem auf einem Halbleiter eine Schicht aufgebracht wird (F i g. 2), wobei diese Schicht aus einem Material besteht, das die unter der Schicht angeordneten Bereiche des Halbleiters gegen Ausgetterung schützt, bei dem mit Hilfe von fotolithografischen Verfahrensschritten aus dieser Schicht eine Abdeckung einer vorgegebenen Form geätzt wird (F i g. 3), bei dem auf alle frei liegenden, von dieser Abdeckung nicht bedeckten Oberflächenbereiche des Halbleiters eine Getterungsschicht aufgebracht wird, bei dem in dem gleichen oder in einem weiteren Verfahrensschritt durch thermische Behandlung aus den unter der Getterungsschicht liegenden Gebieten des so Halbleiters Verunreinigungen wenigstens teilweise ausgegettert werden, so daß in diesen Gebieten eine niedrigere Dotierung erreicht wird (F i g. 4), bei dem mit fotolithcgrafischen Verfahrensschritten Öffnungen in die Getterungsschicht geätzt werden, bei dem die unter den Öffnungen liegenden Teilbereiche durch einen Diffusionsschritt diffundiert werden (Fig.5), bei dem eine elektrisch isolierende Schicht aufgebracht wird (F i g. 7), bei dem in einem weiteren Verfahrensschritt in diese elektrisch isolierende Schicht oberhalb der Teilbereiche Öffnungen geätzt werden und bei dem in diese öffnungen und auf die isolierende Schicht oberhalb des Kanalbereiches elektrisch leitende Schichten aufgebracht werden (Fig. 8), dadurch gekennzeichnet, daß bei der Herstellung der Öffnungen (6) in der Getterungsschicht (4) die Abdeckung (33) verkürzt wird und daß mit einer Maske die Öffnungen (6) so hergestellt werden, daß zwischen der 40
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IT49646/74A IT1003883B (it) 1973-03-30 1974-03-26 Procedimento per fabbricare transi stori a effetto di campo applicando un processo di assorbimento selet tivo
NL7404256A NL7404256A (de) 1973-03-30 1974-03-28
LU69732A LU69732A1 (de) 1973-03-30 1974-03-28
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US455589A US3897625A (en) 1973-03-30 1974-03-28 Method for the production of field effect transistors by the application of selective gettering
CA196,351A CA991317A (en) 1973-03-30 1974-03-29 Method for the production of field effect transistors by the application of selective gettering
BE142635A BE813048A (fr) 1973-03-30 1974-03-29 Procede pour fabriquer des transistors a effet de champ en utilisant une getterisation selective
SE7404271A SE394767B (sv) 1973-03-30 1974-03-29 Forfarande for framstellning av felteffekttransistorer med ett kanalomrade med kort kanallengd

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2801085A1 (de) * 1977-01-11 1978-07-13 Zaidan Hojin Handotai Kenkyu Statischer induktionstransistor
US4333224A (en) * 1978-04-24 1982-06-08 Buchanan Bobby L Method of fabricating polysilicon/silicon junction field effect transistors
US4380113A (en) * 1980-11-17 1983-04-19 Signetics Corporation Process for fabricating a high capacity memory cell
US4998146A (en) * 1989-05-24 1991-03-05 Xerox Corporation High voltage thin film transistor
FR2774509B1 (fr) * 1998-01-30 2001-11-16 Sgs Thomson Microelectronics Procede de depot d'une region de silicium monocristallin

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3490964A (en) * 1966-04-29 1970-01-20 Texas Instruments Inc Process of forming semiconductor devices by masking and diffusion
US3783052A (en) * 1972-11-10 1974-01-01 Motorola Inc Process for manufacturing integrated circuits on an alumina substrate
US3837071A (en) * 1973-01-16 1974-09-24 Rca Corp Method of simultaneously making a sigfet and a mosfet

Also Published As

Publication number Publication date
GB1460489A (en) 1977-01-06
IT1003883B (it) 1976-06-10
NL7404256A (de) 1974-10-02
AT339378B (de) 1977-10-10
BE813048A (fr) 1974-07-15
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US3897625A (en) 1975-08-05
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JPS49131082A (de) 1974-12-16
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DE2316118A1 (de) 1974-10-10
DE2316118B2 (de) 1975-04-03
CA991317A (en) 1976-06-15
FR2223839B1 (de) 1978-02-10
ATA222874A (de) 1977-02-15

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