JPS6244698B2 - - Google Patents
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- JPS6244698B2 JPS6244698B2 JP15901678A JP15901678A JPS6244698B2 JP S6244698 B2 JPS6244698 B2 JP S6244698B2 JP 15901678 A JP15901678 A JP 15901678A JP 15901678 A JP15901678 A JP 15901678A JP S6244698 B2 JPS6244698 B2 JP S6244698B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、分割ゲート構造絶縁ゲート型トラン
ジスタに関する。
ジスタに関する。
ゲート長が短く、すなわち短チヤンネル構造で
チヤンネルの不純物密度が低く構成される静電誘
導トランジスタ（以下SITと称す。）などのトラ
ンジスタでは、ドレイン電圧がソース近傍の電位
分布に直接影響するため、ドレイン電圧の増加に
伴なつてソース領域よりドレイン側に注入される
キヤリアの数が増加して、不飽和型の電流電圧特
性を示す。不飽和型特性を示すSITなどのトラン
ジスタは如何なるゲート構造においても実現され
る。接合型、シヨツトキ型、絶縁ゲート型いずれ
のゲート構造でも実現される。流れるキヤリアが
ソース領域から供給されるから、これらのトラン
ジスタにおいてはソース領域のキヤリア密度は多
い程望ましい。さらに、ソース領域とチヤンネル
領域の電位障壁を十分低くするなり、殆んど無く
するようにすれば、ソース領域から十分なキヤリ
アがチヤンネルに注入されて十分に大きな電流密
度が得られて、大電力用デバイスとしてはもちろ
ん、小さな面積で大きな電流を流せるわけである
から、集積回路にもきわめて適している。これら
SITなどの不飽和型電流電圧特性を示すトランジ
スタは、ソース領域とチヤンネル領域の界面に存
在する電位障壁をゲート電圧により効率良く制御
できるような構造にしたときに、非常に優れた特
性を示す。さらに、導通状態で十分な電流を流
し、導通時の抵抗を小さくするためには、ゲート
電圧を順方向に振り込むことが望ましい。接合型
では、順方向にゲート電圧を印加すると、ゲート
から少数キヤリアが注入され、少数キヤリアの蓄
積効果を起す欠点を有している。シヨツトキ型で
は、少数キヤリアの蓄積はないが、ゲートに電流
が流れてやはり不都合である。したがつて、絶縁
ゲート型が、こうした欠点がなくゲートに順方向
の電圧を印加できて、しかも十分に障壁を低くで
き、導通時の電流密度が高く、かつ抵抗が小さい
という利点を有している。
チヤンネルの不純物密度が低く構成される静電誘
導トランジスタ（以下SITと称す。）などのトラ
ンジスタでは、ドレイン電圧がソース近傍の電位
分布に直接影響するため、ドレイン電圧の増加に
伴なつてソース領域よりドレイン側に注入される
キヤリアの数が増加して、不飽和型の電流電圧特
性を示す。不飽和型特性を示すSITなどのトラン
ジスタは如何なるゲート構造においても実現され
る。接合型、シヨツトキ型、絶縁ゲート型いずれ
のゲート構造でも実現される。流れるキヤリアが
ソース領域から供給されるから、これらのトラン
ジスタにおいてはソース領域のキヤリア密度は多
い程望ましい。さらに、ソース領域とチヤンネル
領域の電位障壁を十分低くするなり、殆んど無く
するようにすれば、ソース領域から十分なキヤリ
アがチヤンネルに注入されて十分に大きな電流密
度が得られて、大電力用デバイスとしてはもちろ
ん、小さな面積で大きな電流を流せるわけである
から、集積回路にもきわめて適している。これら
SITなどの不飽和型電流電圧特性を示すトランジ
スタは、ソース領域とチヤンネル領域の界面に存
在する電位障壁をゲート電圧により効率良く制御
できるような構造にしたときに、非常に優れた特
性を示す。さらに、導通状態で十分な電流を流
し、導通時の抵抗を小さくするためには、ゲート
電圧を順方向に振り込むことが望ましい。接合型
では、順方向にゲート電圧を印加すると、ゲート
から少数キヤリアが注入され、少数キヤリアの蓄
積効果を起す欠点を有している。シヨツトキ型で
は、少数キヤリアの蓄積はないが、ゲートに電流
が流れてやはり不都合である。したがつて、絶縁
ゲート型が、こうした欠点がなくゲートに順方向
の電圧を印加できて、しかも十分に障壁を低くで
き、導通時の電流密度が高く、かつ抵抗が小さい
という利点を有している。
本発明の目的は、分割ゲート型構造を導入して
駆動ゲートの静電容量は小さく、かつ変換コンダ
クタンスの大きい絶縁ゲート型静電誘導トランジ
スタ（以下MOS SITと称す。）などの不飽和型電
流電圧特性を示す絶縁ゲート型トランジスタを提
供することにある。
駆動ゲートの静電容量は小さく、かつ変換コンダ
クタンスの大きい絶縁ゲート型静電誘導トランジ
スタ（以下MOS SITと称す。）などの不飽和型電
流電圧特性を示す絶縁ゲート型トランジスタを提
供することにある。
以下図面を参照して本発明を詳細に説明する。
第１図はたとえばSiの半導体ウエハの一主表面
からＵ字型に切り込まれた領域に絶縁ゲートを設
けたＵ―MOS SITなどの不飽和型電流電圧特性
を示す絶縁ゲート型トランジスタの断面構造例で
ある。
からＵ字型に切り込まれた領域に絶縁ゲートを設
けたＵ―MOS SITなどの不飽和型電流電圧特性
を示す絶縁ゲート型トランジスタの断面構造例で
ある。
第１図ａは、ソース領域、ドレイン領域とチヤ
ンネル領域とが同導電型領域で形成された例であ
り、第１図ｂはチヤンネル部がソース領域やドレ
イン領域とは反対導電型領域で形成された例であ
る。n+領域１，３はそれぞれドレイン領域、ソ
ース領域であり、ｐ領域５はチヤンネル領域であ
る。１′，３′はそれぞれドレイン電極、ソース電
極である。４―１，４―２は分割されたゲートで
あり、４―１は入力信号が入りチヤンネルを制御
する駆動ゲート（以下Ｄゲートと称す。）、４―２
は電位が所定の電圧に固定されたり、あるいはフ
ローテイングになされたりするゲートで、ここで
は固定電位ゲート（以下Ｆゲートと称す。）と呼
ぶことにする。ゲート４―１，４―２はAl、
Mo、Ｗ等その他の金属で形成されるときもある
し、p+、n+低抵抗ポリシリコンで形成される場
合もある。８は、SiO2、Si3N4、Al2O3、AlN等そ
の他の絶縁物あるいはこれら絶縁物の複合構造よ
るなる絶縁物層である。半導体基板がGaAsであ
れば、GaOxNr膜が有効である。本発明のトラン
ジスタにあつては、チヤンネル部（第１図ａの領
域２、第１図ｂの領域５）は高抵抗領域たとえば
不純物密度で1013〜1016cm-3程度の領域であるか
ら、Ｆゲート４―２の存在により、通常その近傍
から、キヤリアが追い払われて、Ｆゲート近傍は
実質的により高抵抗領域になり、電流は、Ｄゲー
ト近傍にかたよつて流れることになる。もちろ
ん、ｂ図の例ではＦゲート近傍にホールを引きつ
けて集中させるような条件にすることもある。電
流のＤゲート近傍への集中の仕方は、Ｆゲートに
加える電圧によつて、相当広範囲に制御される。
第１図の例では、Ｆゲートに加わる定電圧が増加
するほど、電流はＤゲート近傍に集中して流れる
ことになる。
ンネル領域とが同導電型領域で形成された例であ
り、第１図ｂはチヤンネル部がソース領域やドレ
イン領域とは反対導電型領域で形成された例であ
る。n+領域１，３はそれぞれドレイン領域、ソ
ース領域であり、ｐ領域５はチヤンネル領域であ
る。１′，３′はそれぞれドレイン電極、ソース電
極である。４―１，４―２は分割されたゲートで
あり、４―１は入力信号が入りチヤンネルを制御
する駆動ゲート（以下Ｄゲートと称す。）、４―２
は電位が所定の電圧に固定されたり、あるいはフ
ローテイングになされたりするゲートで、ここで
は固定電位ゲート（以下Ｆゲートと称す。）と呼
ぶことにする。ゲート４―１，４―２はAl、
Mo、Ｗ等その他の金属で形成されるときもある
し、p+、n+低抵抗ポリシリコンで形成される場
合もある。８は、SiO2、Si3N4、Al2O3、AlN等そ
の他の絶縁物あるいはこれら絶縁物の複合構造よ
るなる絶縁物層である。半導体基板がGaAsであ
れば、GaOxNr膜が有効である。本発明のトラン
ジスタにあつては、チヤンネル部（第１図ａの領
域２、第１図ｂの領域５）は高抵抗領域たとえば
不純物密度で1013〜1016cm-3程度の領域であるか
ら、Ｆゲート４―２の存在により、通常その近傍
から、キヤリアが追い払われて、Ｆゲート近傍は
実質的により高抵抗領域になり、電流は、Ｄゲー
ト近傍にかたよつて流れることになる。もちろ
ん、ｂ図の例ではＦゲート近傍にホールを引きつ
けて集中させるような条件にすることもある。電
流のＤゲート近傍への集中の仕方は、Ｆゲートに
加える電圧によつて、相当広範囲に制御される。
第１図の例では、Ｆゲートに加わる定電圧が増加
するほど、電流はＤゲート近傍に集中して流れる
ことになる。
したがつて、Ｆゲートの状態により、導通時の
抵抗、電流の流れ始めるしきい値電圧、変換コン
ダクタンス等のデバイス特性諸量が制御されるこ
とになる。電流はＤゲートに入る信号により制御
される。当然のことながら、Ｄゲートに加わる電
圧が正で大きくなれば、電流は増大し、負で大き
くなれば電流は小さくなる。あるいは、ある程度
正ゲートバイアスを加えなければ電流が流れない
ようにすることもできる。本発明のトランジスタ
では、MOS構造であつても電流はMOSゲート直
下に集中して流れるわけではなく、かなり内部に
まで広く分布して流れる。したがつて、Ｆゲート
の存在はMOS、SITなどの不飽和型電流電圧特性
を示す絶縁ゲート極トランジスタにあつてはきわ
めて有効である。分割ゲート構造の導入によりＤ
ゲートの容量は半分に低減するが、Ｆゲートの電
位によつては、変換コンタクダンスはかなりの大
きさのまま保たれるから、周波数特性が改善され
る。たとえば、Ｄゲートの静電容量Cg、変換コ
ンダクタンスgmとすると、デバイスの動作可能
な最大発振周波数maxは略々gm／２πCgで与
えられる。
抵抗、電流の流れ始めるしきい値電圧、変換コン
ダクタンス等のデバイス特性諸量が制御されるこ
とになる。電流はＤゲートに入る信号により制御
される。当然のことながら、Ｄゲートに加わる電
圧が正で大きくなれば、電流は増大し、負で大き
くなれば電流は小さくなる。あるいは、ある程度
正ゲートバイアスを加えなければ電流が流れない
ようにすることもできる。本発明のトランジスタ
では、MOS構造であつても電流はMOSゲート直
下に集中して流れるわけではなく、かなり内部に
まで広く分布して流れる。したがつて、Ｆゲート
の存在はMOS、SITなどの不飽和型電流電圧特性
を示す絶縁ゲート極トランジスタにあつてはきわ
めて有効である。分割ゲート構造の導入によりＤ
ゲートの容量は半分に低減するが、Ｆゲートの電
位によつては、変換コンタクダンスはかなりの大
きさのまま保たれるから、周波数特性が改善され
る。たとえば、Ｄゲートの静電容量Cg、変換コ
ンダクタンスgmとすると、デバイスの動作可能
な最大発振周波数maxは略々gm／２πCgで与
えられる。
第２図は、本発明の分割ゲート型MOS、SITな
どの不飽和型電流電圧特性を示す絶縁ゲート型ト
ランジスタのラテラル構造の例である。ｎ領域１
１は基板、ｐ領域１２はチヤンネル領域、n+領
域１３，１４はソース領域、ドレイン領域、p+
領域１６はＦゲートである。１３′，１４′，１５
はソース電極、ドレイン電極、ゲート電極であ
る。１８は絶縁層である。第２図ｂにおいて、
p+領域２１は基板、２２，２３，２４，２５，
２３′，２４′，２８は第２図ａの１２，１３，１
４，１５，１３′，１４′，１８にそれぞれ対応す
る。第２図ａにおいて、p+領域１６は完全にフ
ローテイングでもよいし、表面にp+領域を適当
な場所で到達させて所定の電位を与えてもよい。
第２図ｂは、基板２１がＦゲートの役割をしてい
る例である。ドレイン電圧の影響がソース近傍に
直接影響するとは、略々、ドレイン側から広がつ
た空乏層がソースに到達する程度と考えてよい。
空乏層の厚さＸは不純物濃度分布と印加されたバ
イアス電圧の大きさで決まる。Ｘの大きさはガウ
スの法則dE／dx＝ρ／εより導かれるポアソン
の方程式を解くことにより求められる。ρ／qNA
または＝qNDであり、これをqNとおくとd2V／
dx2＝qN／εsi ε０となる。ここでεsiは半導体
の比誘電率、ε０は真空の誘電率、Ｎは空乏層に
生じたドナー、アクセプタのイオン密度、ｑは電
子の電荷量である。
どの不飽和型電流電圧特性を示す絶縁ゲート型ト
ランジスタのラテラル構造の例である。ｎ領域１
１は基板、ｐ領域１２はチヤンネル領域、n+領
域１３，１４はソース領域、ドレイン領域、p+
領域１６はＦゲートである。１３′，１４′，１５
はソース電極、ドレイン電極、ゲート電極であ
る。１８は絶縁層である。第２図ｂにおいて、
p+領域２１は基板、２２，２３，２４，２５，
２３′，２４′，２８は第２図ａの１２，１３，１
４，１５，１３′，１４′，１８にそれぞれ対応す
る。第２図ａにおいて、p+領域１６は完全にフ
ローテイングでもよいし、表面にp+領域を適当
な場所で到達させて所定の電位を与えてもよい。
第２図ｂは、基板２１がＦゲートの役割をしてい
る例である。ドレイン電圧の影響がソース近傍に
直接影響するとは、略々、ドレイン側から広がつ
た空乏層がソースに到達する程度と考えてよい。
空乏層の厚さＸは不純物濃度分布と印加されたバ
イアス電圧の大きさで決まる。Ｘの大きさはガウ
スの法則dE／dx＝ρ／εより導かれるポアソン
の方程式を解くことにより求められる。ρ／qNA
または＝qNDであり、これをqNとおくとd2V／
dx2＝qN／εsi ε０となる。ここでεsiは半導体
の比誘電率、ε０は真空の誘電率、Ｎは空乏層に
生じたドナー、アクセプタのイオン密度、ｑは電
子の電荷量である。
このポアソンの方程式を適当な境界条件の下に
解けば空乏層の広がりＸが求められる。
解けば空乏層の広がりＸが求められる。
たとえばＮD＝２×1015atms／cm3のｎ形シリコ
ンとＮA＝５×1019atms／cm3のｐ形シリコンのｐ
―ｎ接合を考えた場合、Ｔ＝300［Ｋ］の時零バ
イアス時の空乏層の幅は0.75μｍとなり10［Ｖ］
のバイアス電圧を加えると2.65μｍとなる。従つ
てチヤンネル領域の不純物密度及び諸寸法を選ぶ
ことにより主動作領域のドレイン電圧がソース近
傍に直接影響してソース領域のキヤリアを希望す
る量だけドレイン側へ注入するように制御でき
る。
ンとＮA＝５×1019atms／cm3のｐ形シリコンのｐ
―ｎ接合を考えた場合、Ｔ＝300［Ｋ］の時零バ
イアス時の空乏層の幅は0.75μｍとなり10［Ｖ］
のバイアス電圧を加えると2.65μｍとなる。従つ
てチヤンネル領域の不純物密度及び諸寸法を選ぶ
ことにより主動作領域のドレイン電圧がソース近
傍に直接影響してソース領域のキヤリアを希望す
る量だけドレイン側へ注入するように制御でき
る。
第１図、第２図において、チヤンネル領域の不
純物密度及び諸寸法は、主動作領域のドレイン電
圧がソース近傍に直接影響してソース領域のキヤ
リアをドレイン側に注入させるように設計されて
いる。
純物密度及び諸寸法は、主動作領域のドレイン電
圧がソース近傍に直接影響してソース領域のキヤ
リアをドレイン側に注入させるように設計されて
いる。
第２図では、ゲート電極がソースからドレイン
まで全領域設けてあるが、MOS SITなどの不飽
和型電流電圧特性を示す絶縁ゲート型トランジス
タにあつては必ずしもこうする必要はない。SIT
などの不飽和型電流電圧特性を示す絶縁ゲート型
トランジスタでは、ソース前面に存在する電位障
壁の高さ及びその広さにより電流が制御されるか
ら、ソース近傍にのみゲート電極を設けるだけで
十分なことが多い。ソースから注入されたキヤリ
アは、ドレイン側では表面から離れて流れるか
ら、バルク伝導となり、導通時の抵抗が減少す
る。とくに、ドレイン側にドレイン領域と同導電
型高抵抗領域を導入した構造においては、ソース
近傍にのみゲート電極を設ければ十分である。
まで全領域設けてあるが、MOS SITなどの不飽
和型電流電圧特性を示す絶縁ゲート型トランジス
タにあつては必ずしもこうする必要はない。SIT
などの不飽和型電流電圧特性を示す絶縁ゲート型
トランジスタでは、ソース前面に存在する電位障
壁の高さ及びその広さにより電流が制御されるか
ら、ソース近傍にのみゲート電極を設けるだけで
十分なことが多い。ソースから注入されたキヤリ
アは、ドレイン側では表面から離れて流れるか
ら、バルク伝導となり、導通時の抵抗が減少す
る。とくに、ドレイン側にドレイン領域と同導電
型高抵抗領域を導入した構造においては、ソース
近傍にのみゲート電極を設ければ十分である。
第３図は、第１図ｂのチヤンネル領域に高不純
物密度領域３６を導入してＦゲートとした構造で
ある。３１，３２，３３，３４，３５，３８，３
１′，３３′は第１図ｂの１，２，３，４，５，
８，１′，３′にそれぞれ対応する。Ｆゲート領域
３６は、フローテイングのままでもよいし、適当
な個所で表面にp+領域を露出させて電極を形成
し、所定の電位を与えてもよい。あるいは、また
ソースと電極と直結させてもよい。電流は、ゲー
ト電極３４（Ｄゲート）に制御されてチヤンネル
部３５を流れる。流れる電流は、すべてＤゲート
で制御される範囲内を流れているから、遮断状態
では十分電流が小さく変換コンダクタンスも大き
い。第１図においても、第３図においてもＤゲー
ト電極４―１や３４のドレイン領域と対向すると
ころには、厚い絶縁層が設けられていて、ゲー
ト・ドレイン間容量は小さくなされている。
物密度領域３６を導入してＦゲートとした構造で
ある。３１，３２，３３，３４，３５，３８，３
１′，３３′は第１図ｂの１，２，３，４，５，
８，１′，３′にそれぞれ対応する。Ｆゲート領域
３６は、フローテイングのままでもよいし、適当
な個所で表面にp+領域を露出させて電極を形成
し、所定の電位を与えてもよい。あるいは、また
ソースと電極と直結させてもよい。電流は、ゲー
ト電極３４（Ｄゲート）に制御されてチヤンネル
部３５を流れる。流れる電流は、すべてＤゲート
で制御される範囲内を流れているから、遮断状態
では十分電流が小さく変換コンダクタンスも大き
い。第１図においても、第３図においてもＤゲー
ト電極４―１や３４のドレイン領域と対向すると
ころには、厚い絶縁層が設けられていて、ゲー
ト・ドレイン間容量は小さくなされている。
本発明の構造が、これらの具体例にかぎらない
ことはもちろんである。第１図乃至第３図で、導
電型をまつたく反転させたものでもよいことはも
ちろんである。要するに、駆動ゲートが絶縁ゲー
トで構成されており、それに対向して、絶縁ゲー
ト型あるいは接合型、あるいはシヨツトキ型の固
定電位ゲート（Ｆゲート）が設けられていて、Ｆ
ゲートの状態によりデバイス特性諸量が制御され
るものであればよいわけである。第１図乃至第３
図では、マルチチヤンネルの電力用の例だけ示し
たが、これに限らずシングルチヤンネル等にして
IC用にも使える。
ことはもちろんである。第１図乃至第３図で、導
電型をまつたく反転させたものでもよいことはも
ちろんである。要するに、駆動ゲートが絶縁ゲー
トで構成されており、それに対向して、絶縁ゲー
ト型あるいは接合型、あるいはシヨツトキ型の固
定電位ゲート（Ｆゲート）が設けられていて、Ｆ
ゲートの状態によりデバイス特性諸量が制御され
るものであればよいわけである。第１図乃至第３
図では、マルチチヤンネルの電力用の例だけ示し
たが、これに限らずシングルチヤンネル等にして
IC用にも使える。
本発明のMOS SITなどの不飽和型電流電圧特
性を示す絶縁ゲート型トランジスタは、従来公知
の結晶成長技術、微細加工技術、エツチング技
術、拡散技術、イオン注入技術、酸化技術、
CVD技術等により容易に製造できる。
性を示す絶縁ゲート型トランジスタは、従来公知
の結晶成長技術、微細加工技術、エツチング技
術、拡散技術、イオン注入技術、酸化技術、
CVD技術等により容易に製造できる。
固定電位ゲートを導入した本発明のMOS SIT
などの不飽和型電流電圧特性を示す絶縁ゲート型
トランジスタは、固定電位ゲート近傍のチヤンネ
ル部が実質的に高抵抗領域もしくは電流の流れに
くい領域となり固定電位ゲートによりデバイス特
性諸量が制御される機能を持ち、駆動ゲートの容
量は小さくかつ変換コンダクタンスは大きく保た
れるから、周波数特性が良好で高速度の動作が行
え、導通時の抵抗は小さく、大電力用にもまた集
積回路用にも優れ工業的な価値はきわめて高い。
などの不飽和型電流電圧特性を示す絶縁ゲート型
トランジスタは、固定電位ゲート近傍のチヤンネ
ル部が実質的に高抵抗領域もしくは電流の流れに
くい領域となり固定電位ゲートによりデバイス特
性諸量が制御される機能を持ち、駆動ゲートの容
量は小さくかつ変換コンダクタンスは大きく保た
れるから、周波数特性が良好で高速度の動作が行
え、導通時の抵抗は小さく、大電力用にもまた集
積回路用にも優れ工業的な価値はきわめて高い。
第１図ａ，ｂは本発明の静電誘導トランジスタ
の断面構造図、第２図ａ，ｂは本発明の静電誘導
トランジスタの断面構造図、第３図は本発明の静
電誘導トランジスタの断面構造図である。
の断面構造図、第２図ａ，ｂは本発明の静電誘導
トランジスタの断面構造図、第３図は本発明の静
電誘導トランジスタの断面構造図である。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電型で高不純物密度のソース領域
と、一方の導電型で高不純物密度のドレイン領域
と、前記ソース領域とドレイン領域にはさまれた
低不純物密度のチヤンネル領域を有し、少なくと
も前記ソース領域の近傍に絶縁ゲート型駆動ゲー
トと、固定電位ゲートとを前記チヤンネル領域を
かこうように設けたことを特徴とする絶縁ゲート
型静電誘導トランジスタ。 ２ 前記駆動ゲートと前記固定電位ゲートとが、
半導体ウエハの一主表面よりチヤンネル領域をは
さんでＵ字型に切り込まれた領域に沿つて設けら
れたことを特徴とする前記特許請求の範囲第１項
記載の絶縁ゲート型静電誘導トランジスタ。 ３ 半導体ウエハー主表面に設けられたソース領
域の少なくとも近傍に絶縁ゲート型駆動ゲートが
設けられ、半導体ウエハ内部の他方の導電型で高
不純物密度の領域が固定電位ゲート領域となされ
た前記特許請求の範囲第１項記載の絶縁ゲート型
静電誘導トランジスタ。 ４ Ｕ字型に切り込まれた領域に絶縁ゲート型駆
動ゲートが設けられ、前記駆動ゲート２個にはさ
まれる前記チヤンネルのほぼ中央に他方の導電型
で高不純物密度領域よりなる固定電位ゲートを設
けたことを特徴とする前記特許請求の範囲第１項
記載の絶縁ゲート型静電誘導トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15901678A JPS5585069A (en) | 1978-12-21 | 1978-12-21 | Insulating gate type electrostatic induction transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15901678A JPS5585069A (en) | 1978-12-21 | 1978-12-21 | Insulating gate type electrostatic induction transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5585069A JPS5585069A (en) | 1980-06-26 |
| JPS6244698B2 true JPS6244698B2 (ja) | 1987-09-22 |
Family
ID=15684399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15901678A Granted JPS5585069A (en) | 1978-12-21 | 1978-12-21 | Insulating gate type electrostatic induction transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5585069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4042163A1 (de) * | 1989-12-28 | 1991-09-12 | Nissan Motor | Verfahren zur herstellung einer halbleitervorrichtung |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775464A (en) * | 1980-10-28 | 1982-05-12 | Semiconductor Res Found | Semiconductor device controlled by tunnel injection |
| US4755859A (en) * | 1985-09-30 | 1988-07-05 | Kabushiki Kaisha Toshiba | Thin film static induction transistor and method for manufacturing the same |
-
1978
- 1978-12-21 JP JP15901678A patent/JPS5585069A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4042163A1 (de) * | 1989-12-28 | 1991-09-12 | Nissan Motor | Verfahren zur herstellung einer halbleitervorrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5585069A (en) | 1980-06-26 |
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