JPS6137799B2

JPS6137799B2 -

Info

Publication number: JPS6137799B2
Application number: JP52013558A
Authority: JP
Inventors: Junichi Nishizawa
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-02-11
Filing date: 1977-02-11
Publication date: 1986-08-26
Also published as: JPS5399778A

Description

【発明の詳細な説明】本発明は、絶縁ゲート型（IG）静電誘導トラ
ンジスタに関し、特にゲート容量を十分少なくし
た絶縁ゲート型（IG）静電誘導トランジスタ
（SIT）及びその集積回路に関する。

従来の電界効果トランジスタは、接合型、絶縁
ゲート型のいずれにおいても、ドレイン電流がド
レイン電圧の増加に対して次第に飽和する飽和型
の電流電圧特性を示していた。

一方、ドレイン電流がドレイン電圧の増加とと
もに増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す。）が本発明者によつて発明され
（特願昭46−28405号、特開昭47−41478号公報）、
その後種々の発展がなされている（特願昭46−
57768号、特開昭48−24682号公報他）。SITは従
来の電界効果トランジスタ（以後FETと称す。）
に対して次のようにな特徴を有している。

１主動作領域の少なくとも一部において、ソー
ス・ドレイン間がパンチスルーしない状態即
ち、ソース・ゲート間に空乏状態にならない状
態が残つて、キヤリア注入状態が存在し、しか
もソースからピンチオフ点までの直列抵抗rsと
固有の（真の）変換コンダクタンスGmとの積
が１より小になるように選定された不純物密度
並びに諸寸法を有することにより、電流電圧特
性が不飽和特性を示すこと。

２電流電圧特性が不飽和特性を示すことによ
り、高入力インピーダンス、低出力インピーダ
ンス素子として使用でき、しかも見掛上の変換
コンダクタンスgmが大きくとれ、歪も小さく
できること。

３出力電流が大きくとれ、所定の領域に高抵抗
層を用いることにより耐圧を大きくすることも
でき、大電流、高耐圧の大出力用素子が得られ
ること。

４ゲート領域の密度を高不純物密度とでき、し
かもゲートの形状を小型にできるので、電極間
寄生容量及びゲート抵抗を減少させることがで
き、直列抵抗が小さいことと相まつて高周波
化、高速度化がはかれること。

５ゲートから延びる空乏層によりチヤンネルが
殆んど覆われるような状態にあるSITでは、き
わめて広いゲート電圧範囲にわたり、また、電
流電圧特性が殆んど指数関数則に従う低電流領
域はもとより、直列抵抗rsやドレイン抵抗Rd
の効果により特性が指数関数則からずれ、ほと
んど直線的な特性となるる大電流領域まで含め
たきわめて広い、場合によつては、10桁以上の
電流範囲にわたり、増幅係数を殆んど一定に保
つなど、きわめて歪の少ない動作が行なえるこ
と。

６電流値がきわめて小さな領域になつても増幅
係数を殆んど一定に保てることから、低電流・
低消費電力状態において、きわめて優れたスイ
ツチング動作等が行なえること。

７大電流状態の温度特性を負にできることから
熱暴走が起らないこと。また、殆んど温度特性
を持たない構造設計が行なえること。

８きわめて広い動作温度範囲にわたり、たとえ
ば200℃以上にわたり、増幅係数を一定に保て
ること。

９チヤンネル幅を狭くし、チヤンネルの不純物
密度を低くすることにより、ゲート電圧が零で
は殆んど電流が流れず、ゲートに順方向電圧が
加わつて始めて電流が流れるという高速度のエ
ンハンスメント・モードのスイツチング動作が
行なえること。

すなわち、SITは大電力、高耐圧、大電流、低
歪、低雑音、低消費電力高速度動作等いずれの面
においてもすぐれており、その温度特性をも含め
て、従来のバイポーラトランジスタ、電界効果ト
ランジスタにくらべて、優れた面のきわめて多い
トランジスタである。個別素子として、また集積
回路用素子としてその優秀さはすでに実証され、
各法面にあらたな応用分野を切り開いている。

特に集積回路に適用した場合、高入力インピー
ダンスであるので、駆動電流を必要とせず集積度
を高くでき、かつ不飽和型電流電圧特性を示して
変換コンダクタンスが大きいのでフアンアウト
（fan−out）数を多く取れる等の利点を有してい
る。

接合型SITの電流電圧特性の１例を第１図ａ，
ｂに示す。ゲート電圧だけでチヤンネルがピンチ
オフする１〜2V以上のゲート電圧では、ドレイ
ン電流Idは、ゲート電圧Vg、ドレイン電圧Vdの
いずれに対しても低電流状態では殆んど指数関数
則に従つており、電流が大きくなつて直列抵抗に
よる負帰還作用が効果を持ち始めると指数関数則
からずれてくる。第１図ｂで電流の大きな領域が
点線で示されているのは、温度上昇をさせるため
にパルス測定された結果を示しているからであ
る。

エンハンスモード（Ｅモード）或いはエンハン
スモードとデイプレツシヨンモード（Ｄモード）
で動作する絶縁ゲート型静電誘導トランジスタの
基本的構造は、本願発明者が昭和52年１月11日出
願の「MOS，MIS静電誘導電界効果トランジス
タ」（特開昭53−146577号公報）においてすでに
明らかにしている。拡散電位を含めたゲート電圧
の影響がソース近傍で弱くなるようにして、ソー
ス領域近傍に電位障壁を生じさせる手段として、
具体的に五種類の構造を提案している。すなわ
ち、(1)ゲート電極（Alなどの金属、もしくはポ
リシリコン等の低抵抗半導体）がソース領域まで
達していない構造、(2)ソース領域近傍の絶縁層の
厚さが一部厚くされた構造、(3)ソース領域近傍の
ゲート電極金属が異種金属になつている構造、(4)
ソース領域近傍でゲート電極下の絶縁膜の一部が
誘電率の小さいもので構成されている構造、及び
(5)チヤンネルの不純物密度がソース領域近傍で一
部高くされている構造である。これらの構造は平
面構造として取り入れてもよいし、半導体表面に
切欠き（Ｖ型、Ｕ型等）を設け、その側面に構成
してもよい。いずれにしても、主動作領域におい
てチヤンネル内ソース前面に電位障壁が生じて多
数キヤリア注入量制御動作となり、不飽和型電流
電圧特性を示す。しかしながら、これらの構造で
は、ゲート電極が殆んどソース領域からドレイン
領域まで達していて、従来型MOSFETの持つて
いた、ゲート容量（ゲートと基板の間の容量）が
大きいこと、またゲート・ドレイン間容量も大き
いことによつて動作速度が遅いこと、あるいはゲ
ート・ドレイン間耐圧が小さくて大電圧動作に向
かないこと、等の欠点が完全には克服されておら
ず、接合型SITにおける低電力、高速度動作、あ
るいは大電圧、大電力動作可能という特徴が必ず
しも十分に発揮されないものになつていた。

本発明の目的は、上記の絶縁ゲート（IG）SIT
の欠点を克服して、ゲート容量及びゲート・ドレ
イン間容量が小さく、しかもゲート・ドレイン間
耐圧が大きくでき、低電力で高速度動作が行なえ
る構造の絶縁ゲート静電誘導トランジスタを提供
することあり、同時にまたこうした絶縁ゲート静
電誘導トランジスタを用いた低電力でしかも高速
度動作する半導体集積回路を提供することであ
る。

以下図面を参照して本発明を詳細に述べる。

IGSITにおいてゲート容量を減少させるために
は、、当然のことながら、チヤンネル上に存在す
ぅるゲート電極の面積を小さくするか、ゲート電
極下の絶縁層の厚さを厚くするかのいずれかであ
る。絶縁膜を厚くすると反転層を作つてチヤンネ
ルを導通状態にするに必要なゲートの印加電圧
（閾値電圧）が高くなつて、動作特性上望ましい
ことではない。残る方法は、ゲート電極を小さく
することだけである。。ゲート容量を十分に小さ
くした構造の１実施例の断面図をｎチヤンネル型
のもので第２図に示す。

第２図でn⁺領域５１，５４はそれぞれソース
領域、ドレイン領域であり、不純物密度は10¹⁷〜
10²¹cm^-2程度である。Ｐ領域５２はソースからド
レイン側に注入される電子の量を制御するチヤン
ネル部となるところで、その不純物密度はチヤン
ネル長によるが10¹⁴〜10²⁰cm^-3程度である。この
領域の不純物密度は、主動作領域において、ソー
ス・ドレイン間がパンチスルーしないように、即
ち全領域がドレインから延びる空乏層によつて覆
われてしまわないように選定される。又その長さ
は数100Åから数μｍである。Ｐ^-領域５３は、低
不純物密度領域で、ドレイン領域５４との拡散電
位だけでＰに^-領域全体が空乏層となるような寸
法と不純物密度を有している。たとえば不純物密
度は10¹¹〜10¹⁶Rcm^-3程度であり、チヤンネルか
らドレイン領域までの距離が長いほどに低不純物
密度にしなければならない。５５は、SiO₂，
Si₃N₄，Al₂O₃等の絶縁層、あるいはこれらを複数
個組み合せた絶縁層である。５１′，５４′はそれ
ぞれソース、ドレインの金属電極である。５６は
ゲート電極であり、Al等の金属でもよいし、ポ
リシリコン等の低抵抗率半導体でもよい。しか
し、チヤンネルが非常に短かくなつて、ゲート電
極が細くなつた場合には、ゲート電極の抵抗とゲ
ート容量から決る時定数が動作速度の限界を与え
ることになるから、金属電極であることが望まし
く、しかもその金属の厚さも厚いほど抵抗が小さ
くなつて望ましい。ゲート電極下の絶縁層の厚さ
は、チヤンネル長や動作モード（ＥモードかＥ／
Ｄモード）によつて変るが100Å程度から100Å程
度である。同一材料、同一チヤンネル長であれ
ば、Ｅモードで動作する場合は絶縁層の厚さは、
Ｅ／Ｄモードで動作する場合に比べてやや厚い。
ドレイン電極にある正電圧が印加されており、さ
らにゲート電極に正電圧が印加されて絶縁層に接
するＰ領域の表面近傍の電位が引き下げられる
と、この電位障壁を越えて空乏層となつたＰ^-層
に電子が注入され、Ｐ^-層は電界によつてドリフ
トしドレン領域に流れる。従つて、この構造で、
流れる電流はドレン側に注入される電子の量によ
つて殆んど決定するから、ソースから電位障壁ま
での直列抵抗rsによる負帰還作用や、電位障壁か
らドレインまでのドレイン抵抗の電圧効果が顕著
にならない電流領域では、ドレイン電流はゲート
電Vg、ドレイン電圧Vdのいずれに対しても殆ん
ど指数関数則に従つてドレイン電流は流れること
になる。チヤンネルとなるＰ領域の不純物密度を
表面近傍において表面から中に入るにつれて漸減
するような分布にすればチヤンネルとなる反転層
が広くなつて直列抵抗が低下し、電流の立上りは
急峻になる。また、ドレイン側のＰ^-領域も同様
で、表面から中に入るほど不純物密度が低下して
いれば注入された電子がより拡がつて流れて、ド
レイン抵抗を小さくする。第２図の構造でゲート
容量は十分小さくなるが、もう一つ絶縁ゲート
（IG）SITの動作速度を低下する大きな要因にな
つているソース・基板容量及びドレイン・基板間
容量は殆んど減少していない。勿論、ソースと基
板を同電位にして使用するときには、ソース・基
板間容量は動作に影響しないし、ドレインと基板
を同電位にすればドレイン・基板間容量は動作に
影響しないが、ソースとドレインとのうち少なく
とも一方は電位変動をするのでその容量が動作速
度を制限する。ドレイン・基板間容量を減少させ
る構造を第３図に示す。即ち、チヤンネルとなる
べきＰ領域６２は、ソース領域６１の周囲にのみ
形成されている。その厚さは、第２図と同様にソ
ース・ドレイン間がパンチスルーとしてしまわな
いように不純物密度とともに決定される。Ｐ領域
６２の厚さ及び不純物密度は、Ｐ^-領域６３の不
純物密度及び厚さとの関連で決定される。Ｐ領域
６２の厚さW₂、不純物密度Ｎ_A、Ｐ^-領域６３の
厚さW₁、不純物密度Ｎ_A1として、ドレインに加
える代表的な電圧Ｖ_D、拡散電位Vbiとすると、
ソース・ドレイン間がパンチスルーしない条件
は、Ｖ_D＋Vbi〓ｑＮ_Ａ１Ｗ_１ ^２／２ε＋ｑＮ_Ａ２Ｗ_２ ^２／２
ε ＋ｑＮ_Ａ２Ｗ_１Ｗ_２／ε でほぼ与えられる。ｎ⁺領域６４がドレイン、６
６がゲート電極である。各領域の不純物密度等
は、第２図の場合と同様である。ドレイン領域６
４はＰ^-領域６３と接しているから空乏層がＰ^-領
域６３に十分拡がつて、ドレイン・基板間容量は
非常に小さくできる。第３図の構造で、ドレイン
の電圧が高速で変化する場合には、Ｐ^-層での空
乏層の幅の変化が追随できず、電力消費の原因と
なる。従つて、非常に高速の動作をさせる場合に
は、第４図のようにＰ^-領域の下にさらにＰ領域
６７を設けて、ドレイン領域からの空乏層が殆ん
どの動作領域で、Ｐ領域６７に到達しているよう
にすればよい。Ｐ領域６７の不純物密度は突Ｐ^-
領域６３の不純物密度より十分高く、10¹⁵〜10²⁰
cm^-3程度である。第５図は、イオン打込み等でソ
ース領域をドレイン側に延ばした構造の実施例を
示す。不純物密度や動作は第３図と殆んど同じで
ある。第３図と同様ににドレインの空乏層幅の変
化の遅れが動作速度を限定するような場合には、
第６図のようにＰ領域７７を設けて、殆んどの動
作状態でドレインからの空乏層がＰ領域７７に到
達するようにしておけばよい。いずれの構造でも
ドレインからチヤンネルまでのＰ^-領域は拡散電
位だけで空乏層となるように不純物密度及び寸法
が選定されている。ゲート電極面積を小さくして
容量を減少させる構造は、勿論これに限るもので
はない。導電型を全く反転したＰチヤンネルでも
よいし、ソース、ゲート、ドレインの形状やチヤ
ンネルの形状も、勿論これに限るものではなく、
各種の変形がある。

ゲート電極面積を小さくしてゲート容量を十分
減少させた縦型のIG SITの断面構造例をｎチヤ
ンネルを例にして第７〜１０図に示す。

第７図でｎ⁺領域８１，８４はそれぞれソー
ス、ドレインであり、Ｐ領域８２はｂチヤンネル
となるべき領域、Ｐ^-領域８３は拡散電位だけで
空乏層となる領域、８５は絶縁層、８６はゲート
電極である。不純物密度等は前述のプレーナ型の
場合と同じである。ゲート電極により反転層が生
じ始めるとドレイン電流が流れ出す。第７図で
は、ゲート・ソース間容量が大きくなるる傾向に
あるが、それを改善した例が第８図であり、ゲー
ト電極がチヤンネルとなるＰ領域上に殆んど限定
されている以外は第７図と同じである。第９図で
は、、ソースが基板側に構成された例である。ｎ⁺
領域１０１，１０４がそれぞれソース、ドレイ
ン、Ｐ領域１０２がチヤンネルとなるべき領域、
Ｐ^-領域１０３は拡散電位だけで空乏層となる領
域、１０５が絶縁層、１０６はゲート電極であ
る。第９図のＶ字型構造をＵ字型構造にした例が
第１０図である。ゲート電極１１６が二つに分か
れたことを除けば原理的には第９図と同じであ
る。勿論、ここでソース・ゲート間容量が多少大
きくなつてもよいのであれば、二つのゲート電極
はつながつていても構わない。第７〜１０図で
は、ソースとドレインが広い面積で対向すること
になつて、高速動作を目的として、ソース・ドレ
イン間距離が短くされた場合には、ソース・ドレ
イン間容量が大きくなる傾向にあり、やはり高速
動作の限界を与える要素となつてくる。この困難
を克服するには、ソースもしくはドレインの一方
を小さく構成すればよい。その例を第１１〜１３
図に示す。

第１１図、第１２図は、第７図、第８図の構造
において、ソース領域を小さく構成した場合であ
る。第１１図でｎ⁺領域１２１，１３１はソー
ス、１２４はドレイン、Ｐ領域１２２，１３２は
チヤンネルとなる領域、Ｐ^-領域１２３は拡散電
位だけで空乏層となる領域、１２５は絶縁層、１
２６，１３６はゲート電極、１２１′，１３１′は
それぞれソース、金属電極である。第１２図はＶ
字型切り込みが基板のｎ⁺まで到達している例を
示し、それ以外は、第１１図と同じである。第９
図のドレインを小さな領域１６４に形成した例が
第１３図である。第１１〜１３図のように構成す
ることにより、各種容量を十分小さく抑え、高速
度動作可能なIG SITを作れる。第７図ないし第
１３図に示された構造も、勿論これに限るもので
はなく、切り込みもＶ字、Ｕ字型に限るものでは
ない。導電型を全く反転したＰチヤンネルでもよ
いことは勿論であるし、チヤンネルを多数備えた
マルチチヤンネル型にするのも容易である。大電
力動作を目的とする場合には、ドレインからチヤ
ンネルまでのＰ^-領域を長くして耐圧を十分取る
ようにすればよい。またこの時には、ある程度ド
レイン電圧が加わつてＰ^-領域が全領域空乏層と
なるようにしても構わないから、拡散電位だけで
はＰ^-領域全体は空乏層とならないような長さ及
び不純物密度に選定してもよい。又こうした時に
は、ゲート電極がＰ^-領域上に相当はみだしてい
ても、いずれＰ^-領域は殆んどの動作状態で空乏
層となつているから、殆んど容量の増加にはなら
ない。勿論、集積回路内の低電力高速スイツチン
グ用等に用いるときにはドレイン電圧を印加しな
い状態で全領域空乏層となつている方が、わずか
なドレイン電圧で電流が流れるから多くの場合は
好都合である。もつとも、ある程度ドレイン電圧
が加わつてはじめて所望の電流が流れるようにす
るため、拡散電位だけでは一部空乏層とならない
領域がＰ^-領域に残るようにに設計する場合もあ
る。チヤンネル長が短く、ゲート電極下の絶縁層
が薄くて、しかも誘電率が大きく設定されれば、
ゲートに加えられた電圧は殆んどチヤンネルとな
る半導体領域に加わるから、電位障壁を越えてド
レイン側に注入されるキヤリアの量はバイポーラ
トランジスタの場合にかなり近い値になる。

第１４図に本発明のIG SITを用いた相補型IG
SITの構造例を示す。第１４図ａは相補型IG
SIT（Ｃ−IG SIT）のインバータを示す等価回
路、第１４図ｂはその断面構造例であり、第３図
の構造を基本にしている。勿論、第１４図ａの回
路を構成する構造がこれに限らないことはいうま
でもない。本発明のIG SITを用いたＣ−IG SIT
を基本にした低電力高速度で動作する基本論理回
路の例を三入力の場合で第１５図、第１６図に示
す。

第１５図は三入力のNORにゲート、第１６図
は三入力のNANDである。MOS FETを用いたＣ
−MOS FET構造に比べて、ゲート容量、ドレイ
ン容量等が小さい上に変換コダクタンスが大きい
から、動作速度が速く消費電力も小さい。又駆動
電力は小さく次段駆動能力が大きいため、次段と
直結可能でフアン・アウト数も多く取れる長所を
有している。ノーマリ・オン状態にあるSITを負
荷にしたNOR，NANDゲートの例を第１７図、、
第１８図にそれぞれ二入力の場合で示す。Ｃ−
IG SIT構成に比べれば消費電力が多くなるが、
こうした構成でも、勿論高速度の動作が行なえ
る。

この他にも、電極容量が少なく、変換コンダク
タンスの大きい本発明のIG SITは低電力高速で
動作する各種の論理回路を構成することができ
る。

このように低電力、高速度で動作する本発明の
IG SITは半導体記憶装置として使用されても、
その性能を一段と向上させる。

以上述べたIG SIT及びそれを用いた集積回路
は、全てこれまで公知の結晶技術、拡散技術、イ
オン打ち込み技術、微細加工技術により製造する
ことができる。

本発明のIG SITは、ソース近傍のチヤンネル
となるべき狭い半導体領域の上に絶縁層を介して
ゲート電極を構成し、チヤンネルからドレインま
では高抵抗率領域になつていて実質的に空乏層化
しており、キヤリアはドリフト走行する。このよ
うに構成することにより、ゲート容量を十分小さ
くでき、又ドレイン・基板間容量を十立分小さく
できるうえに、変換コンダクタンスを大きくでき
るから、極めて低電力かつ高速度で動作する。そ
の製造もそれほど複雑でないこととあいまつて、
論理回路に応用された時、極めて顕著な性能向上
をもたらし、その工業的価値は非常に大きい。

【図面の簡単な説明】

第１図ａ及びｂは静電誘導トランジスタの１構
造例の動作特性図、第２図乃至第６図はそれぞれ
本発明の実施例によるIG SITの平面型構造の断
面図、第７図乃至第１０図はそれぞれ本発明の実
施例による切欠きゲート型IG SITの構造を示す
断面図、第１１図乃至第１３図は本発明の他の実
施例による切欠きゲート型IG SITの構造を示す
断面図、、第１４図ａ，ｂはＣ−IG SITのインバ
ータで、ａは等価回路、ｂは構造断面図、第１５
図は乃至第１８図は夫々IG SIT基本論理回路図
である。

Claims

【特許請求の範囲】１高不純物密度よりなる同一導電型のソース・
ドレイン領域、前記ソース領域に接して設けら
れ、ソース領域と反対導電型の薄いチヤンネル領
域、前記チヤンネル領域と前記ドレイン領間に介
在し、チヤンネル領域と同一導電型かつ主動作領
域において常に空乏層と成すべく比抵抗を前記チ
ヤンネル領域のそれよりも大きく設定した半導体
領域、前記チヤンネル領域近傍の表面上に絶縁膜
を介して設けられたゲート電極を備えたことを特
徴とする半導体集積回路。２前記特許請求の範囲第１項において、前記半
導体領域の主動作領域における空乏層端の深さの
近傍に前記半導体領域と同一導電型かつ、より不
純物密度の大きい半導体層を挿入してなる半導体
集積回路。３高不純物密度よりなる同一導電型のソース・
ドレイン領域、前記ソース領域に接して設けら
れ、ソース領域と反対導電型の薄いチヤンネル領
域、前記チヤンネル領域と前記ドレイン領域間に
介在し、チヤンネル領域と同一導電型かつ主動作
領域において常に空乏層と成すべく比抵抗を前記
チヤンネル領域のそれより大きく設定した半導体
領域、前記チヤンネル領域近傍の表面上に絶縁膜
を介して設けられたゲート電極を備えたことを特
徴とする絶縁ゲート静電誘導トランジスタを複数
個、直列もしくは並列もしくは直並列接続を含む
回路に絶縁ゲート静電誘導トランジスタもしくは
絶縁ゲート電界効果トランジスタをそれのみ或い
は相互に少なくとも一つ直列に接続された部分
を、少なくとも一部に含むことを特徴とする半導
体集積回路。