JPS6323662B2 - - Google Patents
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- JPS6323662B2 JPS6323662B2 JP53053194A JP5319478A JPS6323662B2 JP S6323662 B2 JPS6323662 B2 JP S6323662B2 JP 53053194 A JP53053194 A JP 53053194A JP 5319478 A JP5319478 A JP 5319478A JP S6323662 B2 JPS6323662 B2 JP S6323662B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【発明の詳細な説明】
本発明は、ゲート容量を十分少なくし、かつ製
造容易な絶縁ゲート型静電誘導トランジスタに関
する。
造容易な絶縁ゲート型静電誘導トランジスタに関
する。
ドレイン電流がドレイン電圧の増加とともに増
加し続ける静電誘導電界効果トランジスタ（以下
SITと称す。）が本願発明者の一人により特公昭
52−6076号「電界効果トランジスタ」、特公昭52
−17720号「電界効果トランジスタ」において提
案された。
加し続ける静電誘導電界効果トランジスタ（以下
SITと称す。）が本願発明者の一人により特公昭
52−6076号「電界効果トランジスタ」、特公昭52
−17720号「電界効果トランジスタ」において提
案された。
SITは大電力、高耐圧、大電流、低歪、低雑
音、低消費電力、高速度動作等いずれの面におい
ても優れており、その温度特性をも含めて、従来
のパイポーラトランジスタ及び電界効果トランジ
スタにくらべて、優れた面の極めて多いトランジ
スタである。個別素子として、又集積回路用素子
としてその優秀さはすでに実証され、各方面に新
たな応用分野と切り開いている。高入力インピー
ダンスであるため次段と直結でき、駆動電力を必
要としないことから集積度を高くでき、不飽和型
電流・電圧特性を示し、変換コンダクタンスが大
きいことから、フアン・アウト（fan out）数を
多くとれる等集積回路に極めて適している。
音、低消費電力、高速度動作等いずれの面におい
ても優れており、その温度特性をも含めて、従来
のパイポーラトランジスタ及び電界効果トランジ
スタにくらべて、優れた面の極めて多いトランジ
スタである。個別素子として、又集積回路用素子
としてその優秀さはすでに実証され、各方面に新
たな応用分野と切り開いている。高入力インピー
ダンスであるため次段と直結でき、駆動電力を必
要としないことから集積度を高くでき、不飽和型
電流・電圧特性を示し、変換コンダクタンスが大
きいことから、フアン・アウト（fan out）数を
多くとれる等集積回路に極めて適している。
エンハンスモード（Ｅモード）或いはエンハン
スモードとデイプレツシヨンモード（Ｄモード）
で動作するMOS、MIS静電誘導トランジスタの
基本的構造は、本願発明者が特公昭58−56270号
「絶縁ゲート型静電誘導電界効果トランジスタ」
及び特公昭61−37799号「半導体集積回路」、特公
昭60−44833号「絶縁ゲート型静電誘導トランジ
スタ」においてすでに明らかにしている。
スモードとデイプレツシヨンモード（Ｄモード）
で動作するMOS、MIS静電誘導トランジスタの
基本的構造は、本願発明者が特公昭58−56270号
「絶縁ゲート型静電誘導電界効果トランジスタ」
及び特公昭61−37799号「半導体集積回路」、特公
昭60−44833号「絶縁ゲート型静電誘導トランジ
スタ」においてすでに明らかにしている。
ゲート容量が少なくかつ、変換コンダクタンス
の大きい絶縁ゲート型SIT（以下IGSITと称す。）
を、本願発明者は特願昭52−118380号「絶縁ゲー
ト型トランジスタ」で提案したが、その構造例を
ｎチヤンネルIGSITを例にとつて第１図に示す。
n+領域１，３は、それぞれソース、ドレイン、
P-領域２はチヤンネルを形成する領域、４はゲ
ート電極、５はＰ基板、６はSiO2、Al2O3、
Si3N4等の絶縁層である。
の大きい絶縁ゲート型SIT（以下IGSITと称す。）
を、本願発明者は特願昭52−118380号「絶縁ゲー
ト型トランジスタ」で提案したが、その構造例を
ｎチヤンネルIGSITを例にとつて第１図に示す。
n+領域１，３は、それぞれソース、ドレイン、
P-領域２はチヤンネルを形成する領域、４はゲ
ート電極、５はＰ基板、６はSiO2、Al2O3、
Si3N4等の絶縁層である。
P-領域の不純物密度は、主動作領域の代表的
なドレイン電圧をVDとすると、2ε（VD＋Vbi）／
el2よりやや高い程度に選ばれる。εはP-領域の
誘電率、ｅは単位電荷、ｌはソース・ゲート間
隔、Vbiはn+P-接合の拡散電位である。ソースか
らドレインに流れる電流により、効率よく制御さ
れるように、ソース近傍のチヤンネル幅はＰ領域
５を盛り上げることによつて狭くなされている。
なドレイン電圧をVDとすると、2ε（VD＋Vbi）／
el2よりやや高い程度に選ばれる。εはP-領域の
誘電率、ｅは単位電荷、ｌはソース・ゲート間
隔、Vbiはn+P-接合の拡散電位である。ソースか
らドレインに流れる電流により、効率よく制御さ
れるように、ソース近傍のチヤンネル幅はＰ領域
５を盛り上げることによつて狭くなされている。
第１図の構造は、Ｐ基板５の上にP-領域を、
エピ成長もしくは反対導電型不純物の全面拡散工
程が一つ入り、それだけ工程が長くなり価格も高
くなる。
エピ成長もしくは反対導電型不純物の全面拡散工
程が一つ入り、それだけ工程が長くなり価格も高
くなる。
本発明の目的は、より簡単な工程で製造できる
第１図のIGSITと殆んど同一の特性を示すIGSIT
を提供することにある。
第１図のIGSITと殆んど同一の特性を示すIGSIT
を提供することにある。
以下図面を参照して本発明を詳細に説明する。
第２図は、本発明のIGSITのｎチヤンネルの場
合の一実施例の断面構造である。n+領域１２，
１３はそれぞれソース、ドレインであり、１２′，
１３′はソース電極、ドレイン電極、P-領域１１
は基板であり、Ｐ領域１４は変換コンダクタンス
を大きくするためにソース近傍のチヤンネル幅を
ゲート電圧の影響の及ぶ範囲に限定するための領
域である。この、ゲート電圧により有効に制御さ
れるチヤンネル巾については、前述した特願昭52
−118380号に詳述されている。１５はゲート電
極、１６はSiO2、Si3N4、Al2O3等の絶縁層であ
る。P-領域の不純物密度NAとすると、ソース、
ドレイン間隔ｌは、主動作領域における代表的な
ドレイン電圧VDとして、｛2ε（VD＋Vbi）／NA -e｝
1/2よりやや長く設定される。Ｐ領域１４は、ボロ
ン(B)等のイオン注入により容易に形成される。こ
の領域の不純物密度は基板より高い。ドレイン電
圧が印加されて、ドレインからの空乏層がソース
前面に到達し、ソース全面に存在する電位障壁が
引き下げられるようになると電流は急激に増加す
る。電位障壁はもちろんゲート電圧によつても制
御される。ゲート電圧にある程度の正電圧を加え
ると表面近傍に反転層が生じて、抵抗性の電流が
流れるようになる。ドレインからの空乏層が容易
にソース近傍に到達するように不純物密度及び寸
法が選定されているから、ピンチオフ点がソース
に接近して生じること、反転層の幅が広いことな
どから、ソースからピンチオフ点までの直列抵抗
が小さく、この直列抵抗の負帰還作用も小さく、
抵抗性電流の流れる領域においても不飽和型電流
電圧特性を示すことになる。
合の一実施例の断面構造である。n+領域１２，
１３はそれぞれソース、ドレインであり、１２′，
１３′はソース電極、ドレイン電極、P-領域１１
は基板であり、Ｐ領域１４は変換コンダクタンス
を大きくするためにソース近傍のチヤンネル幅を
ゲート電圧の影響の及ぶ範囲に限定するための領
域である。この、ゲート電圧により有効に制御さ
れるチヤンネル巾については、前述した特願昭52
−118380号に詳述されている。１５はゲート電
極、１６はSiO2、Si3N4、Al2O3等の絶縁層であ
る。P-領域の不純物密度NAとすると、ソース、
ドレイン間隔ｌは、主動作領域における代表的な
ドレイン電圧VDとして、｛2ε（VD＋Vbi）／NA -e｝
1/2よりやや長く設定される。Ｐ領域１４は、ボロ
ン(B)等のイオン注入により容易に形成される。こ
の領域の不純物密度は基板より高い。ドレイン電
圧が印加されて、ドレインからの空乏層がソース
前面に到達し、ソース全面に存在する電位障壁が
引き下げられるようになると電流は急激に増加す
る。電位障壁はもちろんゲート電圧によつても制
御される。ゲート電圧にある程度の正電圧を加え
ると表面近傍に反転層が生じて、抵抗性の電流が
流れるようになる。ドレインからの空乏層が容易
にソース近傍に到達するように不純物密度及び寸
法が選定されているから、ピンチオフ点がソース
に接近して生じること、反転層の幅が広いことな
どから、ソースからピンチオフ点までの直列抵抗
が小さく、この直列抵抗の負帰還作用も小さく、
抵抗性電流の流れる領域においても不飽和型電流
電圧特性を示すことになる。
すなわち、ドレイン電圧の増加とともにピンチ
オフ点が次第にソース側に移動するということで
ある。電流がソース前面の電位障壁により制御さ
れるbarrier hight control型電流であるときの電
流電圧特性は基本的には、ゲート電圧に対しても
ドレイン電圧に対しても指数関数則に従う。電流
が大きくなつて、直列抵抗の負帰還作用や電位障
壁、即ち固有ゲートからドレインまでのドレイン
抵抗両端の電圧降下が無視できなくなると、電流
の増加は指数関数則からずれてゆるやかになる。。
オフ点が次第にソース側に移動するということで
ある。電流がソース前面の電位障壁により制御さ
れるbarrier hight control型電流であるときの電
流電圧特性は基本的には、ゲート電圧に対しても
ドレイン電圧に対しても指数関数則に従う。電流
が大きくなつて、直列抵抗の負帰還作用や電位障
壁、即ち固有ゲートからドレインまでのドレイン
抵抗両端の電圧降下が無視できなくなると、電流
の増加は指数関数則からずれてゆるやかになる。。
第３図は本発明の他の実施例の断面構造であ
る。ドレインからの空乏層が容易にソース近傍に
到達することから、ゲート電極をソース近傍にの
み設けた構造になつている。他は第２図の例と殆
んど同一である。ゲート電極面積が減少した分だ
け、ゲート容量が減少して、高速動作に適してい
る。
る。ドレインからの空乏層が容易にソース近傍に
到達することから、ゲート電極をソース近傍にの
み設けた構造になつている。他は第２図の例と殆
んど同一である。ゲート電極面積が減少した分だ
け、ゲート容量が減少して、高速動作に適してい
る。
第４図は、本発明の他の実施例の断面構造図
で、ドレイン抵抗を減少させて、電流の立上りを
さらに改善した例である。流れる電子が半導体表
面を離れてバルク内部を拡がつて流れるように、
ドレイン領域１３が半導体表面から離れるにつれ
て実質的にソースに接近するような構造になつて
いる。キヤリアが拡がつて流れること、表面近傍
の伝導でなくバルク伝導になつていることが、ド
レイン抵抗を減少させる。
で、ドレイン抵抗を減少させて、電流の立上りを
さらに改善した例である。流れる電子が半導体表
面を離れてバルク内部を拡がつて流れるように、
ドレイン領域１３が半導体表面から離れるにつれ
て実質的にソースに接近するような構造になつて
いる。キヤリアが拡がつて流れること、表面近傍
の伝導でなくバルク伝導になつていることが、ド
レイン抵抗を減少させる。
第２図、第３図、第４図の構造では、いずれも
ドレイン抵抗に空間電荷抵抗が入り易い。その欠
点を克服するには、ドレイン側に、ドレインと同
導電型の高抵抗領域を設ければよい。第３図の構
造に、この考えを適用した構造例が、第５図であ
る。空乏層となつたn-領域１７は正電荷に帯電
しているから、流れ込んでくる電子と電気的に互
いに打消し合つて、空間電荷抵抗が現われにく
い。第２図、第４図のものに同様の構造が有効な
ことはもちろんである。
ドレイン抵抗に空間電荷抵抗が入り易い。その欠
点を克服するには、ドレイン側に、ドレインと同
導電型の高抵抗領域を設ければよい。第３図の構
造に、この考えを適用した構造例が、第５図であ
る。空乏層となつたn-領域１７は正電荷に帯電
しているから、流れ込んでくる電子と電気的に互
いに打消し合つて、空間電荷抵抗が現われにく
い。第２図、第４図のものに同様の構造が有効な
ことはもちろんである。
第２図、第３図の構造のものは、たとえばＰ領
域１４のイオン注入とn+領域１２，１３の１回
の拡散で構成でき、あとは絶縁層形成工程と電極
形成工程だけといつたように製造が容易である。
域１４のイオン注入とn+領域１２，１３の１回
の拡散で構成でき、あとは絶縁層形成工程と電極
形成工程だけといつたように製造が容易である。
本発明の不飽和型電流電圧特性を示すIGSITを
マルチチヤンネル構造に構成した例を第６図に示
す。ソース領域１２とドレイン領域１３とが交互
に配置されている。ソース電極１２′、ドレイン
電極１３′、ゲート電極１５は、たとえば紙面垂
直方向にストライプ状に構成され、基本的には、
インターデイジタル構成にされている。第２図、
第４図、第５図の断面構造のものでも、マルチチ
ヤンネル化が行えることは当然である。チヤンネ
ル数を多くして行くにつれて、大電力動作が可能
になる。
マルチチヤンネル構造に構成した例を第６図に示
す。ソース領域１２とドレイン領域１３とが交互
に配置されている。ソース電極１２′、ドレイン
電極１３′、ゲート電極１５は、たとえば紙面垂
直方向にストライプ状に構成され、基本的には、
インターデイジタル構成にされている。第２図、
第４図、第５図の断面構造のものでも、マルチチ
ヤンネル化が行えることは当然である。チヤンネ
ル数を多くして行くにつれて、大電力動作が可能
になる。
これまでに、本発明のIGSITの基本構造を第
２，３，４，５図に、個別デバイスとするときの
例を第６図に示した。本発明のIGSITの基本構造
及びその応用構成例がこれに限らないことはもち
ろんである。導電型をまつたく反転した構造でも
よい。要するに、ソース領域の表面から離れた底
面付近をソース領域とは反対導電型で基板の不純
物密度より高い領域で囲む構造になつていればよ
いのである。
２，３，４，５図に、個別デバイスとするときの
例を第６図に示した。本発明のIGSITの基本構造
及びその応用構成例がこれに限らないことはもち
ろんである。導電型をまつたく反転した構造でも
よい。要するに、ソース領域の表面から離れた底
面付近をソース領域とは反対導電型で基板の不純
物密度より高い領域で囲む構造になつていればよ
いのである。
第２図、第３図に示される本発明のIGSITは、
ソース領域底面近傍を囲む領域のイオン注入１回
と、ソース領域・ドレイン領域の拡散もしくはイ
オン注入１回で、基本構造はできあがり、絶縁膜
形成、電極形成でデバイスに仕上がり、製造容易
である。第４図、第５図のものでは、さらに１回
のイオン注入もしくは拡散が必要である。いずれ
にしても、本発明のIGSITは、現在公知の拡散技
術、イオン注入技術、酸化技術、配線技術等で容
易に製造できる。
ソース領域底面近傍を囲む領域のイオン注入１回
と、ソース領域・ドレイン領域の拡散もしくはイ
オン注入１回で、基本構造はできあがり、絶縁膜
形成、電極形成でデバイスに仕上がり、製造容易
である。第４図、第５図のものでは、さらに１回
のイオン注入もしくは拡散が必要である。いずれ
にしても、本発明のIGSITは、現在公知の拡散技
術、イオン注入技術、酸化技術、配線技術等で容
易に製造できる。
本発明のIGSITは、ゲート容量が小さく、変換
コンダクタンスが大きく、直列抵抗、ドレイン抵
抗が小さくて電流の立ち上がりが、急峻で、高速
動作が行え、個別デバイスとして、また集積回路
として、その工業的価値は高い。
コンダクタンスが大きく、直列抵抗、ドレイン抵
抗が小さくて電流の立ち上がりが、急峻で、高速
動作が行え、個別デバイスとして、また集積回路
として、その工業的価値は高い。
第１図はIGSITの断面構造例、第２図、第３
図、第４図、第５図は本発明のIGSITの断面構造
例、第６図はマルチチヤンネル化された本発明の
IGSITの断面構造例である。
図、第４図、第５図は本発明のIGSITの断面構造
例、第６図はマルチチヤンネル化された本発明の
IGSITの断面構造例である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に沿つてソース領域、ドレイ
ン領域が設けられ、前記ソース領域の前記表面か
ら離れた底面近傍を、前記ソース領域とは反対導
電型で基板の不純物密度よりは高い不純物密度領
域で囲うべく構成したことを特徴とする絶縁ゲー
ト型静電誘導トランジスタ。 ２ 前記半導体基板表面に設けられた前記ドレイ
ン領域が、前記表面から離れるに従つて次第に拡
がるべく構成された部分を有する前記特許請求の
範囲第１項記載の絶縁ゲート型静電誘導トランジ
スタ。 ３ 前記ドレイン領域の周囲に、前記ドレイン領
域と同導電型高抵抗領域を設けたことを特徴とす
る前記特許請求の範囲第１項記載の絶縁ゲート型
静電誘導トランジスタ。 ４ 半導体基板表面に沿つて少なく共２つ以上の
ソース領域と、少なく共２つ以上のドレイン領域
とを交互に配置し、前記ソース領域の前記表面か
ら離れた底面近傍を、前記ソース領域とは反対導
電型で、前記基板の不純物密度よりは高い不純物
密度領域で囲い、マルチチヤンネル構造に構成し
たことを特徴とする絶縁ゲート型静電誘導トラン
ジスタ。 ５ 前記半導体基板表面に設けられた前記ドレイ
ン領域が、前記表面から離れるに従つて次第に拡
がるべく構成された部分を有することを特徴とす
る前記特許請求の範囲第４項記載の絶縁ゲート型
静電誘導トランジスタ。 ６ 前記ドレイン領域の周囲に、前記ドレイン領
域と同導電型高抵抗領域を設けたことを特徴とす
る前記特許請求の範囲第４項記載の絶縁ゲート型
静電誘導トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319478A JPS54144183A (en) | 1978-05-01 | 1978-05-01 | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
| US07/082,979 US4939571A (en) | 1978-05-01 | 1987-08-04 | Insulated-gate type transistor and semiconductor integrated circuit using such transistor |
| US07/492,057 US5038188A (en) | 1978-05-01 | 1990-03-12 | Insulated-gate type transistor and semiconductor integrated circuit using such transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5319478A JPS54144183A (en) | 1978-05-01 | 1978-05-01 | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54144183A JPS54144183A (en) | 1979-11-10 |
| JPS6323662B2 true JPS6323662B2 (ja) | 1988-05-17 |
Family
ID=12936053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5319478A Granted JPS54144183A (en) | 1978-05-01 | 1978-05-01 | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4939571A (ja) |
| JP (1) | JPS54144183A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144183A (en) * | 1978-05-01 | 1979-11-10 | Handotai Kenkyu Shinkokai | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
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| EP0566262A2 (en) * | 1992-04-15 | 1993-10-20 | National Semiconductor Corporation | Field effect transistor with a deep P body contacted by the source electrode |
| US5650340A (en) * | 1994-08-18 | 1997-07-22 | Sun Microsystems, Inc. | Method of making asymmetric low power MOS devices |
| US5753958A (en) * | 1995-10-16 | 1998-05-19 | Sun Microsystems, Inc. | Back-biasing in asymmetric MOS devices |
| JPH09248912A (ja) * | 1996-01-11 | 1997-09-22 | Canon Inc | インクジェットヘッド及びヘッド用基体、インクジェットカートリッジ、並びにインクジェット装置 |
| US6121666A (en) * | 1997-06-27 | 2000-09-19 | Sun Microsystems, Inc. | Split gate oxide asymmetric MOS devices |
| US6110783A (en) * | 1997-06-27 | 2000-08-29 | Sun Microsystems, Inc. | Method for forming a notched gate oxide asymmetric MOS device |
| US5985727A (en) * | 1997-06-30 | 1999-11-16 | Sun Microsystems, Inc. | Method for forming MOS devices with retrograde pocket regions and counter dopant regions buried in the substrate surface |
| US5923987A (en) * | 1997-06-30 | 1999-07-13 | Sun Microsystems, Inc. | Method for forming MOS devices with retrograde pocket regions and counter dopant regions at the substrate surface |
| US6249027B1 (en) | 1998-06-08 | 2001-06-19 | Sun Microsystems, Inc. | Partially depleted SOI device having a dedicated single body bias means |
| US20040224459A1 (en) * | 1999-07-07 | 2004-11-11 | Matsushita Electric Industrial Co., Ltd. | Layered structure, method for manufacturing the same, and semiconductor element |
| US6831339B2 (en) * | 2001-01-08 | 2004-12-14 | International Business Machines Corporation | Aluminum nitride and aluminum oxide/aluminum nitride heterostructure gate dielectric stack based field effect transistors and method for forming same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3600642A (en) * | 1968-11-15 | 1971-08-17 | David F Allison | Mos structure with precisely controlled channel length and method |
| JPS5123432B2 (ja) * | 1971-08-26 | 1976-07-16 | ||
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| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
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| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
| US4078947A (en) * | 1976-08-05 | 1978-03-14 | International Business Machines Corporation | Method for forming a narrow channel length MOS field effect transistor |
| US4084175A (en) * | 1976-09-30 | 1978-04-11 | Research Corporation | Double implanted planar mos device with v-groove and process of manufacture thereof |
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
| JPS5399778A (en) * | 1977-02-11 | 1978-08-31 | Handotai Kenkyu Shinkokai | Mos and mis electrostatic induction transistor |
| JPS6044833B2 (ja) * | 1977-03-15 | 1985-10-05 | 財団法人半導体研究振興会 | 絶縁ゲ−ト型静電誘導トランジスタ |
| US4132998A (en) * | 1977-08-29 | 1979-01-02 | Rca Corp. | Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate |
| JPS54125986A (en) * | 1978-03-23 | 1979-09-29 | Handotai Kenkyu Shinkokai | Semiconductor including insulated gate type transistor |
| US4158238A (en) * | 1978-04-21 | 1979-06-12 | Erb Darrell M | Stratified charge ram having an opposite dopant polarity MOSFET switching circuit |
| JPS54144183A (en) * | 1978-05-01 | 1979-11-10 | Handotai Kenkyu Shinkokai | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
| JPS54154977A (en) * | 1978-05-29 | 1979-12-06 | Fujitsu Ltd | Semiconductor device and its manufacture |
| US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
-
1978
- 1978-05-01 JP JP5319478A patent/JPS54144183A/ja active Granted
-
1987
- 1987-08-04 US US07/082,979 patent/US4939571A/en not_active Expired - Lifetime
-
1990
- 1990-03-12 US US07/492,057 patent/US5038188A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54144183A (en) | 1979-11-10 |
| US5038188A (en) | 1991-08-06 |
| US4939571A (en) | 1990-07-03 |
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