JP2509127B2

JP2509127B2 - 静電誘導デバイス

Info

Publication number: JP2509127B2
Application number: JP4081374A
Authority: JP
Inventors: 潤一西澤
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-03-04
Filing date: 1992-03-04
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: CN1081536A; DE69333544T2; US5323029A; EP1261034A2; CN1054703C; JPH05251689A; EP0559133B1; DE69333544D1; EP0559133A1; EP1261034A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、静電誘導サイリスタ
（以下、ＳＩサイリスタと称する。）等の静電誘導デバ
イスの新規な構造に関するものであり、特にゲート駆動
回路を簡略化できるＭＯＳ制御ＳＩサイリスタの構造に
関するものである。

【０００２】

【従来の技術】近年、ＭＧＴ，ＭＣＴ，ＥＳＴ，ＤＭＴ
等、種々のＭＯＳ複合デバイスが提案されているが、こ
れらのＭＯＳ複合デバイスはＧＴＯ等の従来型サイリス
タを主デバイスとして、これと同一基板にＭＯＳトラン
ジスタを集積化して成るものである。ところが、これら
のＭＯＳ複合デバイスのオン電圧は最終的には主デバイ
スの特性により決定されるようになっているので、従来
型サイリスタを主デバイスとする上記ＭＯＳ複合デバイ
スは、オン電圧が高くて導通時の損失が大きいという欠
点を有し、更に高周波化が困難であるという欠点があっ
た。

【０００３】そこで、本質的にオン電圧が低くて導通時
の損失が小さく、高周波化が容易であり、更に高速スイ
ッチングが可能なデバイスであるＳＩサイリスタを主サ
イリスタとして高効率・高速動作を期待したＭＯＳ複合
静電誘導サイリスタが、本出願人により、既に特願平２
−９５２５１号（特開平３−２９２７７０号公報）にお
いて提案され、それは図２３及び図２４（図２３のＡ−
Ａ線断面図）に示したような、ノーマリオフ型ＳＩサイ
リスタのゲート，カソード間にＭＯＳトランジスタを集
積化した構造を持つＭＯＳ複合静電誘導サイリスタであ
った。

【０００４】図２３は上記ＭＯＳ複合静電誘導サイリス
タの平面図、図２４は図２３のＡ−Ａ断面図であって、
両図に示したように、ｎ^＋領域２３をカソードとし、Ｐ
^＋領域２１をアノードとし、フローティング状態のｐ^＋
領域３１をゲートとし、ｎ⁻領域２２をチャンネルとす
るＳＩサイリスタが構成され、該ｐ^＋領域３１は、同時
に、ｐ^＋領域３２をドレインとし、多結晶シリコン層等
の高導電層２５をゲート電極とするｐＭＯＳトランジス
タのソースを兼ねている。

【０００５】このＭＯＳ制御ＳＩサイリスタのターンオ
ンは、ｐ^＋ゲート領域３１の上部の絶縁膜である酸化膜
２６と高導電層２５とで形成されるコンデンサに正の電
位を印加してｎ⁻チャンネル領域２２中に形成される電
位障壁の高さを容量結合（静電誘導効果）で下げること
により実現され、ターンオフは、前記ｐＭＯＳトランジ
スタを導通してｐ^＋ゲート領域３１とｎ^＋カソード領域
２３とを短絡し、正孔をｐ^＋ゲート領域３１を介して引
き抜くことにより実現される。

【０００６】

【発明が解決しようとする課題】ところが、このＭＯＳ
制御ＳＩサイリスタにおいて、主サイリスタにノーマリ
オフ特性を持たせるためには、ｎ⁻チャンネル領域２２
の不純物密度を１０^１３ｃｍ^−３程度とすると、隣接す
るｐ^＋ゲート領域３１，３１の間隔は約６μｍ以下であ
ることが要求され、ｎ^＋カソード領域２３の拡散幅を２
μｍとすれば、ｎ^＋カソード領域２３とｐ^＋ゲート領域
３１との間隔は片側で２μｍと狭くすることが要求され
る。従って、ｐＭＯＳトランジスタは、ゲート長Ｌが２
μｍ以下、例えば１μｍ等の値にならさるを得ず、チャ
ンネルの不純物密度が１０^１３ｃｍ^−３となり、ｐ^＋ソ
ース領域３１とｐ^＋ドレイン領域３２の間をゲート電極
２５で制御できないパンチスルー電流が常時流れること
になるので、主サイリスタをターンオンできなくなると
いう欠点があった。特にＳＩサイリスタのｐ^＋ゲート領
域３１は通常５〜１５μｍと深いので、通常の単体のＭ
ＯＳトランジスタに比べてパンチスルー電流が流れやす
いという欠点があった。通常のＭＯＳトランジスタのソ
ース領域及びドレイン領域の拡散深さは、ゲート長に比
べ高々２倍以下であるが、ＭＯＳ制御ＳＩサイリスタに
おいては、ｐ^＋ソース領域３１の拡散深さはｐＭＯＳト
ランジスタのゲート長の３〜１５倍以上の深さとなり、
パンチスルー電流が極めて流れ易い欠点があった。

【０００７】また、前述した特開平３−２９２７７０号
公報には、図２５及び図２６（図２５のＹ−Ｙ線断面
図）に示したように、カソード領域２３の長手方向にｐ
^＋ソース領域３１とｐ^＋ドレイン領域３２とゲート電極
２５とから成るＤＭＯＳトランジスタを形成する構造が
提案されており、この場合はｐＭＯＳトランジスタのゲ
ート長Ｌを主サイリスタのｐ^＋ゲート領域３１，３１の
間隔とは独立に選べるという利点がある。しかしなが
ら、ｐＭＯＳトランジスタのパンチスルー電流を防ぐた
めにゲート長Ｌを長くすると、ｐＭＯＳトランジスタの
オン抵抗が高くなり、主サイリスタをターンオフできな
くなるという欠点があった。図２５及び図２６に示した
構造でｐＭＯＳトランジスタのゲート幅ｗを長くするこ
とは、主サイリスタのｐ^＋ゲート領域３１，３１の間隔
の制約があるため限度があり、主サイリスタをノーマリ
オフにする条件とｐＭＯＳトランジスタのオン抵抗を小
さくする条件は互いにトレードオフの関係にあり、両者
の条件を同時に満足することは困難であるという欠点が
あった。

【０００８】さらに、図２３乃至図２６に示した構造で
は、主サイリスタのｐ^＋ゲート領域３１はフローティン
グ状態になっているため、通常の表面ゲート型ＳＩサイ
リスタのようにｐ^＋拡散領域となっているｐ^＋ゲート領
域３１の上部に直接金属電極を接触させるようなことは
できず、その結果該拡散領域の抵抗でｐ^＋ゲート領域３
１の抵抗値が決定され、低抵抗化が困難であるという欠
点があった。そして、ｐ^＋ゲート領域３１の抵抗値が高
いため、主サイリスタのターンオフ可能なアノード電流
や順方向阻止電圧が小さく、ターンオフ時間が遅くなる
という欠点もあった。

【０００９】この発明は、上記問題点に鑑み、主サイリ
スタをノーマリオフにし且つｐＭＯＳトランジスタのパ
ンチスルー電流等のリーク電流を減少させることができ
る、新規構造のＭＯＳ制御ＳＩサイリスタ等の静電誘導
デバイスを提供することを目的としている。また、この
発明の他の目的は、主サイリスタをノーマリオフにする
条件とｐＭＯＳトランジスタのオン抵抗を低減する条件
とを同時に満足することができる、新規構造のＭＯＳ制
御ＳＩサイリスタ等の静電誘導デバイスを提供すること
にある。更に、この発明の別の目的は、主サイリスタの
ゲート抵抗を低減し且つターンオンするためにゲートに
接続するコンデンサの容量を大きくすることが可能な、
新規構造のＭＯＳ制御ＳＩサイリスタ等の静電誘導デバ
イスを提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、この発明による静電誘導デバイスは、第１導電型高
不純物密度のカソード領域と、第２導電型高不純物密度
のアノード領域及びゲート領域と、第１導電型低不純物
密度のチャンネル領域とから少なくとも構成される静電
誘導サイリスタと、前記チャンネル領域の表面の一部に
形成された第１導電型で前記チャンネル領域よりも高不
純物密度であって、表面にチャンネルドープされたウェ
ル領域と、前記ウェル領域の内部に形成された第２導電
型高不純物密度のドレイン領域と、前記ゲート領域と同
一の領域もしくは前記ゲート領域と電気的に接続された
第２導電型高不純物密度領域であるソース領域と、前記
ウエル領域の上部に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の上部に形成されたゲート電極とから少なく
とも構成されるディプリーション型の絶縁ゲート型トラ
ンジスタと、前記ゲート領域と、前記ゲート領域の上部
に形成された前記ゲート絶縁膜と、前記ゲート電極とか
ら構成されるコンデンサと、が同一基板上に集積化さ
れ、前記カソード領域と前記ドレイン領域とがカソード
電極を介して接続された構造を少なくとも共有すること
を特徴としている。

【００１１】また、この発明による静電誘導デバイスの
他の一つは、上記静電誘導デバイスの前記ドレイン領域
と前記ゲート領域との間の前記絶縁ゲート型トランジス
タのチャンネル領域とはならない領域の少なくとも一部
に分離領域を形成した構造を少なくとも共有することを
特徴としている。また、本発明による静電誘導デバイス
の更に他の一つは、上記の静電誘導デバイスの前記ゲー
ト電極と、前記ゲート電極の上部もしくは側部の少なく
とも一部に形成された第２のゲート絶縁膜と、前記ゲー
ト領域に直接接して形成されしかも前記第２のゲート絶
縁膜の上部もしくは側部にまで伸延して形成されたフロ
ーティングゲート電極とから構成される別のコンデンサ
を少なくとも共有することを特徴としている。

【００１２】

【作用】上記構成によれば、ＳＩサイリスタのチャンネ
ルの不純物密度と絶縁ゲート型トランジスタのチャンネ
ルの不純物密度を互いに独立に選定できるので、ＳＩサ
イリスタのノーマリオフ特性を保ったまま、絶縁ゲート
型トランジスタのソース領域とドレイン領域との間のパ
ンチスルー電流の流れるのを防ぐことができる。特に、
ＳＩサイリスタのｐ^＋ゲート領域が絶縁ゲート型トラン
ジスタのゲート長の３〜１５倍と深くてもパンチスルー
電流を確実に防ぐことができる。更に、上記構成によれ
ば、ウェル領域の不純物密度をパンチスルー電流を防ぐ
のに十分な値に保ったまま、ＳＩサイリスタの不純物密
度を１０^１２ｃｍ^−３以下の低不純物密度とすることが
可能であり、その結果、ＳＩサイリスタのゲート領域相
互の間隔を１０μｍ以上と大きくすることができ、平面
パターンのリソグラフィ上の余裕が大きくなる。

【００１３】また、上記他の構成によれば、絶縁ゲート
型トランジスタのドレイン領域とＳＩサイリスタのゲー
ト領域の間の不必要な領域は分離領域で分離することが
できるので、ＳＩサイリスタをノーマリオフにすべくＳ
Ｉサイリスタのゲート相互の間隔を十分狭くしても、絶
縁ゲート型トランジスタのゲート幅を大きくできる構造
を設計することができる。

【００１４】更に、上記別の構成によれば、金属等の高
導電性フローティングゲート電極をＳＩサイリスタのゲ
ート拡散層に接触させることができるので、ゲートがフ
ローティング状態であっても、ゲート抵抗を十分に低減
することが可能である。しかも、ＳＩサイリスタのｐ^＋
ゲート拡散領域に接続されたコンデンサの容量を十分大
きな値に保つことができる。

【００１５】

【実施例】以下、図示した実施例に基づき本発明を詳細
に説明する。図１は本発明による静電誘導デバイスの第
１実施例のＭＯＳ制御ＳＩサイリスタを集積化した具体
的構造を示す平面図、図２は図１Ａ−Ａ線に沿う断面図
である。

【００１６】図において、ｎ^＋領域２３，ｐ^＋領域２
１，ｐ^＋領域３１及びｎ⁻領域２２はそれぞれＳＩサイ
リスタ１のカソード領域，アノード領域，ゲート領域及
びチャンネル領域である。ｎ^＋領域２３とｐ^＋領域３１
との間にチャンネル領域より高不純物密度のｎウェル領
域５９が形成され、このウェル領域５９の内部にｐＭＯ
Ｓトランジスタのｐ^＋ドレイン領域３２が形成され、ｐ
^＋領域３１がｐＭＯＳトランジスタのソース領域となっ
ている。ｎウェル領域５９の表面は、ｐＭＯＳトランジ
スタがディプリーション型（ノーマリオン型）となるよ
うにチャンネルドープ等が施されている。

【００１７】多結晶シリコンやＷＳｉ_２やＴｉＳｉ_２等
の高融点金属のシリサイド膜もしくはＷ，Ｍｏ等の高融
点金属から成るゲート電極２５は、ｐＭＯＳトランジス
タのゲート電極と、ターンオン用のコンデンサの片方の
電極を兼ねている。即ち、ゲート電極２５と酸化膜等の
絶縁膜２６とｐ^＋領域３１とでコンデンサが形成されて
いる。このコンデンサの容量値が大きい程ＳＩサイリス
タのターンオン時間が短くなるが、あまり大きくすると
ＳＩサイリスタのゲートに蓄積された容量が増大し、タ
ーンオフ時間が長くなる。従って、このコンデンサの容
量には、ターンオン時間及びターンオフ時間を共に短く
するための最適値が存在し、それはＳＩサイリスタのゲ
ート領域自身の有する容量（ゲート・カソード間容量Ｃ
_ＧＫ）の１０〜８０倍程度が良い。従って、ｐ^＋ゲート
拡散領域３１の上部の絶縁膜として用いる薄い酸化膜の
厚みは、１０００Å以下の値、望ましくは７０〜２００
Åの厚みが良い。

【００１８】２３１はＡＩ等の金属から成るカソード電
極であって、ｎ^＋カソード領域２３とｐ^＋ドレイン領域
３２とを接続している。２１１はＡＩ等から成るアノー
ド電極である。ｎ⁻領域２２の不純物密度は１０^１１〜
１０^１３ｃｍ^−３程度の低不純物密度とし、ｎウェル領
域５９の不純物密度を１０^１６ｃｍ^−３程度とすれば、
ＳＩサイリスタをノーマリオフ型としてゲート長Ｌが２
μｍ以下のｐＭＯＳトランジスタを構成しても、ｐＭＯ
Ｓトランジスタのソース・ドレイン間にパンチスルー電
流は流れない。ｎウェル領域５９の不純物密度を１０
^１８ｃｍ^−３程度とすれば、サブミクロンゲート長のｐ
ＭＯＳトランジスタを構成できるので、オン抵抗が極め
て低減され、しかもｐＭＯＳトランジスタのパンチスル
ー電流によるリーク電流は小さくなる。ｐ^＋領域２１，
３１，３２の不純物密度は１０^１８〜１０^２０ｃｍ^−３
であり、ｎ^＋領域２３の不純物密度は１０^１８〜１０
^２１ｃｍ^−３である。

【００１９】本実施例において、ＳＩサイリスタのター
ンオンを行うには、ゲート電極２５に正の電荷を印加し
てｐ^＋ゲート領域３１の上部に接続されたコンデンサを
介してｎ⁻チャンネル領域２２中に形成される電位障壁
の高さを容量結合（静電誘導効果）で下げ、ｎ^＋カソー
ド領域２３から電子が注入されるようにする。注入され
た電子はｎ^＋チャンネル領域２２とｐ^＋アノード領域２
１との界面近傍に蓄積され、その結果、アノード電極２
１１側のホールに対する電位障壁が消滅し、アノード領
域２１からホールの注入が起こり、このホールがカソー
ド領域２３からの電子の注入をさらに促進し、ＳＩサイ
リスタはターンオンする。この時、ディプリーション型
のｐＭＯＳトランジスタは、ゲート電極２５に正の電圧
が印加されるために、遮断状態になる。一方、ゲート電
極２５に印加する電圧を零ボルトにすると、ｐＭＯＳト
ランジスタは導通状態となり、ｐ^＋領域３１を介してホ
ールがカソード電極２３１側に引き抜かれ、カソード領
域２３の前面の電子に対する電位障壁が高くなり、ＳＩ
サイリスタはターンオフする。

【００２０】図３は第２実施例のＭＯＳ制御ＳＩサイリ
スタを集積化した具体的構造を示す平面図、図４は図３
のＹ−Ｙ線に沿う断面図、図５は図３のＸ−Ｘ線に沿う
断面図であって、これらは大電流化のためにユニットセ
ルが多数並列に並んだマルチチャンネル構造のＳＩサイ
リスタの一部を示している。

【００２１】ここで、ｐＭＯＳトランジスタは、ｎ^＋カ
ソード領域２３の長手方向に形成されている。この構造
にすると、図５に示したｐ^＋ゲート領域３１，３１の相
互の間隔を狭めても、ｐＭＯＳトランジスタのゲート長
は図４に示したように独立のパラメータとして選ぶこと
ができるので、平面パターンのマスクの寸法に余裕がで
きて、製造が容易になる。

【００２２】図３及び図５に示したように、ｐ^＋ゲート
領域３１とｐ^＋ドレイン領域３２との間にはＵ溝が形成
され、該Ｕ溝の内部には酸化膜等の絶縁膜２６９が埋め
込まれて、分離領域が形成されている。該Ｕ溝の内部は
完全に埋め込まれなくて、中空の部分等があっても良い
こと言うまでもない。このように、分離領域があるの
で、ｐ^＋ドレイン領域３２とｐ^＋ゲート領域３１との間
隔は、サブミクロン程度の小さな値にすることも容易に
できる。

【００２３】必要ならば、Ｕ溝の底部にｎ^＋領域から成
るチャンネルストップ領域を形成することも有効であ
る。この構造により、ｐ^＋ゲート相互の間隔に比べ、相
対的にｐＭＯＳトランジスタのゲート幅ｗを大きくする
ことができ、従ってＳＩサイリスタをノーマリオフ型に
し、しかもｐＭＯＳトランジスタのオン抵抗を小さくす
ことができる。

【００２４】図６は第３実施例のＭＯＳ制御ＳＩサイリ
スタを集積化した具体的構造を示す平面図、図７は図６
Ａ−Ａ線に沿う断面図である。ｎウェル領域５９の内部
には、ｐ^＋ソース領域３１２とｐ^＋ドレイン領域３２と
が形成されている。第１実施例及び第２実施例に示した
深いｐ^＋ゲート領域３１から成るソース領域とは異な
り、この実施例はドレイン領域３２と同じ拡散深さの浅
いソース領域３１２が用いられており、ゲート電極２５
はｐＭＯＳトランジスタのチャンネル上部のみに設けら
れており、通常のｐＭＯＳトランジスタと全く同じ構造
となっている。ｐＭＯＳトランジスタのソース領域，ド
レイン領域となるｐ^＋領域３１２，３２の拡散深さは
０．５〜１μｍ、ｎウェル領域５９の不純物密度は５×
１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３、ｎウェル領
域の拡散深さは２〜５μｍである。ｐＭＯＳトランジス
タのゲート長は、１〜２μｍで良い。ｎ^＋カソード領域
２３の不純物密度は４×１０^１９ｃｍ^−３〜１×１０
^２１ｃｍ^−３であり、拡散深さは１〜２μｍである。ｐ
^＋ゲート領域３１の不純物密度は１×１０^１８ｃｍ^−３
〜２×１０^１９ｃｍ^−３であり、拡散深さは６〜１５μ
ｍである。

【００２５】この構造により、自己整合的にソース領域
とドレイン領域とが形成され、マスク合わせ工程でずれ
が生じても、ｐＭＯＳトランジスタのゲート長Ｌはマス
クの寸法のみによって決定されるので変動せず、その結
果歩留り良く製造できる。第１及び第２実施例おいて
は、ｐ^＋ゲート領域３１，ｐ^＋ドレイン領域３２相互の
マスク合わせ工程おけるずれによってｐＭＯＳトランジ
スタのゲート長が変動し、そのためｐＭＯＳトランジス
タのオン電圧が変動してターンオフ特性が変動する虞が
あるが、本実施例では確実にゲート長を制御できる。

【００２６】図７において、ゲート電極２５は、不純物
を添加した多結晶シリコン（ドープドポリシリコン：Ｄ
ＯＰＯＳ）もしくはＷ，Ｔｉ，Ｍｏ等の高融点金属類も
しくはこれらのシリサイドで形成されている。３１１は
Ａｌ等の金属から成るフローティングゲート電極であっ
て、ｐ^＋拡散領域３１に直接接触していて、ＳＩサイリ
スタのゲート抵抗を低減化し、ターンオフ特性を改善
し、しかも順方向阻止電圧を増大させている。図６に示
したように、フローテイングゲート電極３１１はＳＩサ
イリスタのゲート抵抗を低減化する目的のものであるか
ら、ボンディングパッド等には接続されていず、外部か
らは電気的に駆動できるようにはなっていないが、必要
ならばボンディングパッドを付けた構造も可能である。
フローテイングゲート電極３１１とｐ^＋ゲート領域３１
との接触部は、ｐ^＋再拡散して高濃度領域を形成するこ
とが望ましい。更に、接触部にシリサイド膜を形成して
コンタクト抵抗を低減することが望ましい。

【００２７】２６１は熱酸化膜等の第１ゲート絶縁膜で
あり、２６２はＤＯＰＯＳの酸化膜や高融点金属もしく
はそれらのシリサイドの酸化膜もしくはＣＶＤＳｉＯ_２
等から成る第２のゲート絶縁膜である。上述したよう
に、ＳＩサイリスタのゲート領域３１に接続されるコン
デンサの容量値をＳＩサイリスタのゲート領域３１自身
の容量値（Ｃ _ＧＫ）の１０〜８０倍程度の最適値にする
必要があるが、ゲート電極２５と第１のゲート絶縁膜２
６１とｐ^＋ゲート領域３１とで第１のコンデンサを、フ
ローティングゲート電極３１１と第２のゲート絶縁膜２
６２，ゲート電極２５とで第２のコンデンサをそれぞれ
形成し、ＳＩサイリスタのゲート抵抗を低減しつつ、同
時にＳＩサイリスタのゲート領域に接続されるコンデン
サ容量を増大して最適値にし、ターンオン特性及びター
ンオフ特性を改善することが可能である。第１実施例及
び第２実施例の場合は、面積利用効率の点からｐ^＋領域
上部のコデンサの占める面積には限界があるので、通常
このコンデンサの容量値は最適値よりも小さくならざる
を得ない。ＳＩサイリスタのゲート領域３１には、第１
のコンデンサと第２のコンデンサが並列接続されたこと
になるが、第１のゲート絶縁膜２６１と第２のゲート絶
縁膜２６２をそれぞれ酸化膜で形成する場合は、該酸化
膜の厚みは１０００Å以下、望ましくは１００〜２００
Åの値が良い。

【００２８】図７において、２６６は絶縁膜であり、こ
れがｎ^＋カソード領域２３とｐ^＋ゲート領域との耐圧の
低下を防ぎ、且つＳＩサイリスタのゲート間隔の微細化
を容易にしている。ｎ^＋カソード領域２３はチャンネル
の中央部ではなく片側にずれて配置されているが、
ｎ⁻．チャンネル領域２２の不純物密度を１０^１２ｃｍ
^−３以下の十分低い値にすれば、ｐ^＋ゲート領域３１，
３１相互の間隔は１０μｍ以上にできるので、この場合
はｎ^＋カソード領域２３の位置はチャンネルの中央部で
も良く、絶縁膜２６６が無くても良い。尚、ｎ⁻チャン
ネル領域２２の不純物密度を１．５×１０^１３ｃｍ^−３
〜２×１０^１３ｃｍ^−３とする場合、ｐ^＋ゲート領域３
１，３１相互の間隔を４．５μｍ以下にしないとＳＩサ
イリスタはノーマリオフ特性にならないので、図７に示
したように、ｎ^＋カソード領域２３を片側にずらすと良
い。

【００２９】図８は第４実施例の断面図であり、これは
第３実施例と同様に、ｐ^＋ゲート領域３１に高導電性金
属膜から成るフローティングゲート電極３１１が形成さ
れている。図８には示されてはいないが、フローティン
グゲート電極３１１とｐ^＋ゲート領域３１と接触部にｐ
^＋再拡散等により薄いｐ^＋＋領域を形成するとコンタク
ト抵抗が低減され、更にこのｐ^＋＋領域とフローティン
グゲート電極３１１との間にＷＳｉ_２やＭｏＳｉ_２等の
高融点金属のシリサイド膜を形成するとＳＩサイリスタ
のゲート抵抗は１／４〜１／１００に低減される。第３
実施例及び第４実施例において上記の薄いｐ^＋＋領域や
高融点金属のシリサイド膜を、フローティングゲート電
極３１１とｐ^＋ゲート領域３１との接触部だけでなく、
ｐ^＋ゲート領域３１の表面部分全域に形成するとなお良
いのは言うまでもない。

【００３０】本実施例では、ｐ^＋埋め込みゲート領域３
１９，３１９相互の間の領域がチャンネルの最も狭い部
分となっており、これによりノーマリオフ特性が実現し
易い構造となっている。図８においては、ｐ^＋領域３１
はむしろｐ^＋埋め込みゲート領域３１９からフローティ
ングゲート電極３１１へのゲート電極取り出し領域の役
割を果たしており、主サイリスタの動作は埋め込みゲー
ト型ＳＩサイリスタに近い動作となる。

【００３１】図９は第３実施例及び第４実施例における
フローティングゲート電極３１１の効果を示す図であ
り、ＭＯＳ制御ＳＩサイリスタのターンオフ可能なアノ
ード電流とｐＭＯＳトランジスタのオン抵抗との関係を
示している。▲は従来のＭＯＳ制御ＳＩサイリスタの場
合を示し、■は本発明の場合を示している。これによれ
ば、本発明の場合、従来例の場合に比べてターンオフ可
能なアノード電流が２倍程度に増大していることが明ら
かである。

【００３２】図１０は第５実施例の断面図であり、この
場合、ダブルゲート型ＳＩサイリスタのｐ^＋アノード領
域２１とｎ^＋第２ゲート領域４２との間にｐウェル領域
５８を形成し、この中にｎ^＋ドレイン領域４３，ｎ^＋ソ
ース領域４２，第２ゲート電極５１とから成るｎＭＯＳ
トランジスタが構成されている。ｐ^＋領域３１は第１ゲ
ート領域、ｎ^＋領域２３はカソード領域である。第２ゲ
ート電極５１に負の電位を印加し、ｎ⁻チャンネル領域
２２中のホールに対するポテンシャシル障壁を低下させ
ることによりｐ^＋アノード領域２１からホールを注入し
てターンオンし、第２ゲート電極５１の電位を零とする
ことでｎＭＯＳトランジスタを導通させ、電子を第２ゲ
ート領域４２からｎＭＯＳトランジスタを介してアノー
ド電極２１１に引き抜くことによりターンオフするよう
になっている。尚、ｐ^＋ゲート領域３１である第１ゲー
ト領域を省略しても、倒立動作のシングルゲート型ＳＩ
サイリスタとして動作する。

【００３３】図１１は第６実施例のＭＯＳ制御ＳＩサイ
リスタを集積化した具体的構造を示す平面図、図１２は
図１１Ｃ−Ｃ線に沿う断面図である。ｎウェル領域５９
はＳＩサイリスタのｐ^＋ゲート領域３１に接してはいる
が、ｎ^＋カソード領域２３とｐ^＋ゲート領域３１との間
には形成されていない点が第１実施例図乃至第５実施例
と異なっている点である。即ち、ｎウェル領域５９は主
デバイスであるＳＩサイリスタのカソード領域２３とア
ノード領域２１との間の主電流が流れる領域の外側に設
けられており、このｎウェル領域５９の中にｐＭＯＳト
ランジスタが形成されている。

【００３４】３２，３１２はそれぞれｐＭＯＳトランジ
スタｐ^＋ドレイン領域，ｐ^＋ソース領域であり、ｐＭＯ
Ｓトランジスタの上部のみにゲート電極２５が形成され
ており、これらのドレイン領域，ソース領域，ゲート領
域は通常のｐＭＯＳトランジスタの製造方法で用いられ
る自己整合工程で形成できるので、ゲート長Ｌのバラツ
キを十分小さく制御できるようになっている。ｎ^＋カソ
ード領域２３とｐ^＋ドレイン領域３２はカソード電極２
３１を介して電気的に接続されている。２６３はフィー
ルド絶縁膜であって、周知のＬＯＣＯＳプロセス等を用
いて厚い熱酸化膜等として形成されている。

【００３５】図１１及び図１２に示した構造によれば、
ｐＭＯＳトランジスタの設計パラメータとＳＩサイリス
タの設計パラメータが独立に選べるので、集積化構造全
体としての設計の自由度が大きく、製造が容易になると
いう利点を有している。特に、ＳＩサイリスタのｐ^＋ゲ
ート領域３１，３１相互の間隔を十分小さくしても、ｐ
ＭＯＳトランジスタのゲート長Ｌ，ゲート幅ｗを自由に
選べるので、ＳＩサイリスタの特性をノーマリオフと
し、ｐＭＯＳトランジスタのオン抵抗を低減させること
ができる。

【００３６】図１１及び図１２のはｎ^＋カソード領域２
３が一個の場合の単一のユニットの構造を示している
が、これらのユニットを多数並列に並べてマルチチャン
ネル構造にすることにより大電流用のＭＯＳ制御ＳＩサ
イリスタを実現することができるのはいうまでもない。
この場合、ｎウェル領域５９をそれぞれのカソード電極
２３１が集合されるカソード配線層の下に形成すれば、
全体のチップ面積に対するｐＭＯＳトランジスタの面積
をそれ程大きくしなくても良いので、面積効率は第１実
施例乃至第５実施例とほとんど変わらなくなる。

【００３７】図１３は第７実施例の断面図、図１４は図
１３のＺ−Ｚ線に沿う断面図であって、これは切込みゲ
ート型ＳＩサイリスタの場合を示している。ｐ^＋ゲート
領域３１は切り込んだ溝部底部に形成され、ｎバッファ
層７１がｐ^＋アノード領域２１の近傍に形成されてい
る。ｎバッファ層４２の不純物密度を１×１０^１５〜１
×１０^１７ｃｍ^−３とすれば、ｎ⁻領域２２の不純物密
度を１０^１１〜１０^１３ｃｍ^−３の極めて低不純物密度
とすることが可能であり、これによりｐ^＋ゲート領域３
１とｐ^＋アノード領域２１間の電界強度が均一で、しか
もｐ^＋アノード領域２１までゲート領域３１からの空乏
層が到達しないようにできるので、最大順方向阻止電圧
を大きくでき、スイッチング速度も速くでき、且つ導通
時の電圧降下も小さくできる。

【００３８】図１３では、ｐ^＋アノード領域２１が分割
され、その間にｎ^＋ショート領域２４を挿入したＳＩア
ノードショート構造が用いられている。電子を、ｐ^＋ア
ノード領域２１とｎ^＋ショート領域２４の間のポテンシ
ャルにより、ｎ^＋ショート領域２４に引き抜くことがで
きるので、ＳＩサイリスタのターンオフ時のテイル電流
が小さくなり、より高速のスイッチングが可能となる。

【００３９】図１４に示したように、ｎウェル領域５９
は溝部と溝部との間の凸部の長手方向の端の方に形成さ
れ、このｎウェル領域５９の内部にｐチャンネルＭＯＳ
トランジスタのｐ^＋ドレイン領域３２とｐ^＋ソース領域
３１２とが形成されている。ｐ^＋ドレイン領域３２とｎ
^＋カソード領域２３はカソード電極２３１により接続さ
れている。Ｕ溝底部でｐ^＋拡散領域３１とフローティン
グゲート電極３１１とが接しており、ＳＩサイリスタの
ゲート抵抗は極めて小さい。ｐ^＋ゲート領域３１と第１
のゲート絶縁膜２６１とゲート電極２５とで第１のコン
デンサが形成され、ゲート電極２５と第２のゲート絶縁
膜２６２とフローティングゲート電極３１１とで第２の
コンデンサが形成され、ゲートに接続されるゲート容量
が大きくなるので、ターンオン時間が短くなる。ｐ^＋ソ
ース領域３１２はフローテイングゲート電極３１１によ
ってｐ^＋ゲート領域３１と電気的に接続されている。

【００４０】本発明は、以上の第１実施例乃至第７実施
例に限定されるものではなく、これらのいくつかの組み
合わせから成るものでも良い。また、導電型を全く逆に
構成したものでも良いことは言うまでもない。また、主
サイリスタをＧａＡｓで形成し、ゲート絶縁膜をＡｌＧ
ａＡｓを用いて形成しても良い。

【００４１】図１５乃至図２１は上記第３実施例とほぼ
同様な構造を有する第８実施例の製造方法を示す図であ
る。本実施例は、完成状態を示す第２１図から明らかな
ように、カソード電極２３１とフローティングゲート電
極３１１との間に絶縁膜２６が構成された、より微細化
が容易な構造となっており、以下に示す製造工程により
製造される。

【００４２】（１）不純物密度１×１０^１３ｃ
ｍ^−３，厚み４００μｍ程度のｎ型Ｓｉ基板の裏面に拡
散等の方法により１×１０^１９ｃｍ^−３，深さ１０〜３
０μｍのｐ^＋アノード領域を２１を形成し、その後この
ｎ型Ｓｉ基板の表面に窒化シリコン膜２９をＣＶＤ法に
より１３００〜２０００Åの厚さに形成する。尚、窒化
シリコン膜２９の下には薄い５００人程度のパッド酸化
膜を前以って形成しておくのが良い。続いて、標準的な
ＭＯＳトランジスタの製造工程におけるＬＯＣＯＳと同
様に、フォトリソグラフィとプラズマエッチングを用い
て本発明の静電誘導デバイスを形成する部分（デバイス
領域）に窒化シリコン膜２９を残し且つ他の窒化シリコ
ン膜２９を除去し、残った窒化シリコン膜２９をマスク
としてｎ型Ｓｉ基板の表面を選択熱酸化し、６０００〜
１５０００Åの厚いフイールド酸化膜２７を形成する
（図１５参照）。

【００４３】（２）次に、窒化シリコン膜２９を除去
し、フォトレジスト膜３９をマスクとして^１１Ｂ^＋のイ
オン注入を行い（図１６参照）、その後熱処理（ドライ
ブイン）し、不純物密度２×１０^１８〜３×１０^１９ｃ
ｍ^−３，深さ４〜１１５μｍのＳＩサイリスタのｐ^＋ゲ
ート領域３１を形成する。フォトレジスト３９の代わり
に熱酸化膜を形成して、熱拡散によりｐ^＋ゲート領域３
１を形成しても良い。又、ｐ^＋ゲート領域３１の形成後
ＬＯＣＯＳ工程でフィールド酸化膜２７を形成しても良
い。

【００４４】次に、同様にフォトレジスト膜３９をマス
クとして^３１Ｐ^＋のイオン注入を行い、ドライブインを
行い、不純物密度５×１０^１５〜５×１０^１６ｃ
ｍ^−３，深さ２〜５μｍのｎウェル領域５９を形成す
る。第２実施例のＵ溝を形成し、酸化膜２６９でＵ溝を
埋め込む場合は、ＳＩサイリスタのゲート領域３１及び
ｎウェル領域５９を形成した後、更に５００〜７００Å
のパッド酸化膜と１３００〜２０００Åの窒化シリコン
膜を形成し、フォトレジスト膜３９をマスクとしてＵ溝
となる部分の窒化膜，パッド酸化膜，ｎ型Ｓｉ基板を順
にエッチングしてＵ溝を形成する。更に、この上から、
フォトレジスト膜３９をマスクとしてＵ溝の底部のみに
^３１Ｐ^＋のイオン注入を行い、ｎ^＋チャンネルストッパ
領域を形成し、その後熱酸化（第２ＬＯＣＯＳ）を行う
と、Ｕ溝の底部及び側壁にも酸化膜が形成される。この
第２ＬＯＣＯＳを行った場合は、窒化膜を除去した後フ
ォトレジスト膜３９をマスクとして^３１Ｐ^＋もしくは
^７５Ａｓ^＋のイオン注入を行い（図１７参照）、その後
ドライブインして、不純物密度４×１０^１９〜１×１０
^２１ｃｍ^−３，深さ１〜２μｍのｎ^＋カソード領域２３
を形成する。

【００４５】（３）次に、フォトレジスト膜３９とパ
ッド酸化膜を除去した後、厚さ７０〜１０００Åの第１
のゲート酸化膜２６１を形成し、更にフォトレジストを
マスクとして^１１Ｂ^＋のイオン注入を行ってｐＭＯＳト
ランジスタのチャンネルドープを行う。このチャンネル
ドープの条件は、ディプリーション型ｐＭＯＳトランジ
スタとするために、例えばゲート長Ｌ＝２μｍの場合に
は加速電圧Ｖ_ａｃ＝３０〜５０ｋｅＶ，ドーズΦ＝５×
１０^１２〜２×１０^１３ｃｍ^−２とする。次に、このフ
ォトレジストを除去し、ゲート酸化膜上に厚さ３５００
〜５０００Åの不純物添加ポリシリコン（ドープドポリ
シリコン：ＤＯＰＯＳ）をＣＶＤ法より形成し、フォト
レジストをマスクとしてＲＩＥ等の異方性プラズマエッ
チングによってｐＭＯＳトランジスタのゲート電極２５
を形成する（図１８参照）。このゲート電極２５は、そ
の上にシリサイド膜を形成した複合膜にすれば、更にゲ
ート抵抗が下がって良い。

【００４６】その後、改めてフォトレジスト膜３９でｎ
^＋カソード領域２３の一部を被覆し、^１１Ｂ^＋もしくは
^４９ＢＦ_２ ^＋のイオン注入を行って（図１９参照）、不
純物密度３×１０^１９〜８×１０^１９ｃｍ^−３，深さ
０．３〜０．７μｍのｐＭＯＳトランジスタのソース領
域３１２及びドレイン領域３２を、通常のＭＯＳトラン
ジスタの標準プロセスと同様に自己整合（セルフアライ
メント）工程によって形成する。その後、多結晶シリコ
ン（ＤＯＰＯＳ）のゲート電極２５を熱酸化するか、も
しくはＣＶＤ法を用いることにより、５００〜１０００
Åの第２の第２のゲート酸化膜２６２を形成する（図２
０参照）。

【００４７】（４）続いてＰ^＋ゲート領域３１の上部
にコンタクトホールを開孔し、Ｍｏ，Ｔａ，Ｔｉ，Ｗ等
の高融点金属もしくはこれらのシリサイド膜をＣＶＤ
法，スパッタリングもしくは蒸着法により形成し、フォ
トレジストをマスクとしたプラズマエッチングによりフ
ローテイングゲート電極３１１を形成する。更にその
後、全面にＰＳＧ膜やポリイミド膜等の絶縁膜２６を形
成した後、カソード電極２３１を取り出すためのコンタ
クトホールをプラズマエッチング等により開孔し、表面
全面にＡｌ等の高導電性金属膜を３５００〜４０００Å
蒸着した後、プラズマエッチングとを用いてカソード電
極２３１を形成する（図２１参照）。その後、真空中も
しくは不活性ガス中にてシンタリングを行うことにより
完成する。表面の平めパターン寸法に余裕がある場合
は、絶縁膜２６を省略し、フローティングゲート電極３
１１とカソード電極２３１とをＡｌで同時に形成しても
良い。さらに、図２２は第９実施例の断面図であって、
この場合、ｎウェル領域５９はｎ ^＋カソード領域２３全
体及びｎ ^＋カソード領域２３の両側の２つのｐＭＯＳト
ランジスタを含むように形成されている。以上述べたよ
うに、本発明による静電誘導デバイスは、標準的なＭＯ
Ｓトランジスタの工程を応用して極めて容易に製造する
ことができる。

【００４８】

【発明の効果】上述のように、本発明による静電誘導デ
バイスは、主デバイスのＳＩサイリスタのノーマリオフ
特性を良好にし得、しかもターンオフ用の絶縁ゲート型
トランジスタのソース・ドレイン間パンチスルー電流を
防止することができ、より小さなゲート電圧でターンオ
ンすることが可能であり、高効率で高速な良好なスイッ
ンチングが可能となるという利点を有している。また、
本発明による静電誘導デバイスは、主デバイスのＳＩサ
イリスタのチャンネルの不純物密度を十分低くしても、
絶縁ゲート型トランジスタのパンチスルー電流を防止で
きるので、ＳＩサイリスタのゲート領域相互の間隔を大
きくすることが可能となり、平面パターンの余裕度が増
え、製造が容易で歩留りが向上する利点を有する。

【００４９】本発明よる静電誘導デバイスは、また、Ｓ
Ｉサイリスタのノーマリオフ特性を得ることと、絶縁ゲ
ート型トランジスタのオン抵抗を下げることが同時にで
きるので、ＭＯＳ制御ＳＩサイリスタのターンオフ特性
が改善される。加えて、この発明による静電誘導デバイ
スは、ＳＩサイリスタのゲート抵抗が１／２〜１／１０
０に低減されるので、ＭＯＳ制御ＳＩサイリスタのより
高速スイッチングが可能であり、しかも順方向阻止電圧
及びターンオフ可能なアノード電流を増大させることが
できるとうい利点を有している。しかも、本発明による
静電誘導デバイスは、ＳＩサイリスタのゲートに接続さ
れるコンデンサの容量を、ターンオン時間及びターンオ
フ時間が共に短くなる最適値に近い十分な値にできるの
で、高速スイッンチングが可能となるという利点を有し
ている。更に、本発明による静電誘導デバイスは、ＳＩ
サイリスタのゲートに接続されるコンデンサを形成する
部分の面積を小さくできるので、チップ全体に占めるゲ
ート部分の面積を小さくして、相対的に主電流が流れる
チャンネルの面積を大きくすることができ、その結果単
位チップ面積当たりの電流値が増大し、オン抵抗が減少
するという利点も有している。

【図面の簡単な説明】

【図１】本発明による静電誘導デバイスの第１実施例の
ＭＯＳ制御ＳＩサイリスタを集積化した具体的構造を示
す平面図である。

【図２】図１のＡ−Ａ線に沿う断面図である。

【図３】本発明の第２実施例のＭＯＳ制御ＳＩサイリス
タを集積化した具体的構造を示す平面図である。

【図４】図３のＹ−Ｙ線に沿う断面図である。

【図５】図３のＸ−Ｘ線に沿う断面図である。

【図６】本発明の第３実施例のＭＯＳ制御ＳＩサイリス
タを集積化した具体的構造を示す平面図である。

【図７】図６のＡ−Ａ線に沿う断面図である。

【図８】本発明の第４実施例の断面図である。

【図９】第３実施例及び第４実施例におけるフローティ
ングゲート電極の効果を示す図である。

【図１０】本発明の第５実施例の断面図である。

【図１１】本発明による第６実施例のＭＯＳ制御ＳＩサ
イリスタを集積化した具体的構造を示す平面図である。

【図１２】図１１のＣ−Ｃ線に沿う断面図である。

【図１３】本発明の第７実施例の断面図である。

【図１４】図１３のＺ−Ｚ線に沿う断面図である。

【図１５】本発明による第８実施例の製造方法の第１段
階を示す断面図である。

【図１６】第８実施例の製造方法の第２段階を示す断面
図である。

【図１７】第８実施例の製造方法の第３段階を示す断面
図である。

【図１８】第８実施例の製造方法の第４段階を示す断面
図である。

【図１９】第８実施例の製造方法の第５段階を示す断面
図である。

【図２０】第８実施例の製造方法の第６段階を示す断面
図である。

【図２１】第８実施例の製造方法の最終段階を示す断面
図である。

【図２２】本発明の第９実施例の断面図である。

【図２３】従来例の平面図である。

【図２４】図２３のＡ−Ａ線断面図である。

【図２５】他の従来例の平面図であるである。

【図２６】図２５のＹ−Ｙ線断面図である。

【符号の説明】

２１アノード領域２１１アノード電極２２ＳＩサイリスタのチャンネル領域２３カソード領域２３１カソード電極２４ｎ^＋ショート領域２５，５１ＭＯＳトランジスタのゲート電極２６，２７，２６１，２６２，２６３，２６６，２６９
絶縁膜２９窒化シリコン膜３１，３１９ＳＩサイリスタのゲート領域（第１ゲ
ート領域）３１１フローティングゲート電極３１２ｐ^＋ソース領域３２ｐ^＋ドレイン領域３９フォトレジスト膜４２第２ゲート領域４３ｎ^＋ドレイン領域５８ｐウェル領域５９ｎウェル領域７１ｎバッファ層

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型高不純物密度のカソード領域
（２３）と、第２導電型高不純物密度のアノード領域
（２１）及びゲート領域（３１）と、第１導電型低不純
物密度のチャンネル領域（２２）とから少なくとも構成
される静電誘導サイリスタと、前記チャンネル領域（２２）の表面の一部に形成された
第１導電型で前記チャンネル領域（２２）よりも高不純
物密度であって表面にチャンネルドープされたウェル領
域（５９）と、前記ウェル領域（５９）の内部に形成さ
れた第２導電型高不純物密度のドレイン領域（３２）
と、前記ゲート領域と同一の領域（３１）もしくは前記
ゲート領域（３１）と電気的に接続された第２導電型高
不純物密度領域であるソース領域（３１２）と、前記ウ
エル領域（５９）の上部に形成されたゲート絶縁膜（２
６）と、前記ゲート絶縁膜（２６）の上部に形成された
ゲート電極（２５）とから少なくとも構成されるディプ
リーション型の絶縁ゲート型トランジスタと、前記ゲート領域（３１）と、前記ゲート領域（３１）の
上部に形成された前記ゲート絶縁膜（２６）と、前記ゲ
ート電極（２５）とから構成されるコンデンサと、が同一基板上に集積化され、前記カソード領域（２３）と前記ドレイン領域（３２）
とがカソード電極（２３１）を介して接続された構造を
少なくとも有していて、前記ゲート電極（２５）に制御用電圧を印加し、前記カ
ソード領域（２３）と前記アノード領域（２１）との間
を流れる主電流の導通・遮断を制御することを特徴とす
る、静電誘導デバイス。
【請求項２】第１導電型高不純物密度のカソード領域
（２３）と、第２導電型高不純物密度のアノード領域
（２１）及びゲート領域（３１）と、第１導電型低不純
物密度のチャンネル領域（２２）とから少なくとも構成
される静電誘導サイリスタと、前記チャンネル領域（２２）の表面の一部に形成された
第１導電型で前記チャンネル領域（２２）よりも高不純
物密度であって表面にチャンネルドープされたウェル領
域（５９）と、前記ウェル領域（５９）の内部に形成さ
れた第２導電型高不純物密度のドレイン領域（３２）
と、前記ゲート領域と同一の領域（３１）もしくは前記
ゲート領域（３１）と電気的に接続された第２導電型高
不純物密度領域であるソース領域（３１２）と、前記ウ
エル領域（５９）の上部に形成されたゲート絶縁膜（２
６）と、前記ゲート絶縁膜（２６）の上部に形成された
ゲート電極（２５）とから少なくとも構成されるディプ
リーション型の絶縁ゲート型トランジスタと、前記ゲート領域（３１）と、前記ゲート領域（３１）の
上部に形成された前記ゲート絶縁膜（２６）と、前記ゲ
ート電極（２５）とから構成されるコンデンサと、が同一基板上に集積化され、前記カソード領域（２３）と前記ドレイン領域（３２）
とが高導電性のカソード電極（２３１）を介して接続さ
れ、前記ドレイン領域（３２）と前記ゲート領域（３
１）との間の前記絶縁ゲート型トランジスタのチャンネ
ル領域とはならない領域の少なくとも一部に分離領域
（２６９）を形成した構造を少なくとも有していて、前記ゲート電極（２５）に制御用電圧を印加し、前記カ
ソード領域（２３）と前記アノード領域（２１）との間
を流れる主電流の導通・遮断を制御することを特徴とす
る、静電誘導デバイス。
【請求項３】第１導電型高不純物密度のカソード領域
（２３）と、第２導電型高不純物密度のアノード領域
（２１）及びゲート領域（３１）と、前記ゲート領域
（３１）に接して形成されたフローティングゲート電極
（３１１）と、第１導電型低不純物密度のチャンネル領
域（２２）とから少なくとも構成される静電誘導サイリ
スタと、前記チャンネル領域（２２）の表面の一部に形成された
第１導電型で前記チャンネル領域（２２）よりも高不純
物密度であって表面にチャンネルドープされたウェル領
域（５９）と、前記ウェル領域（５９）の内部に形成さ
れた第２導電型高不純物密度のドレイン領域（３２）
と、前記ゲート領域と同一の領域（３１）もしくは前記
ゲート領域（３１）と電気的に接続された第２導電型高
不純物密度領域であるソース領域（３１２）と、前記ウ
エル領域（５９）の上部に形成された第１のゲート絶縁
膜（２６１）と、前記第１のゲート絶縁膜（２６１）の
上部に形成されたゲート電極（２５）とから少なくとも
構成されるディプリーション型の絶縁ゲート型トランジ
スタと、前記ゲート領域（３１）と、前記ゲート領域（３１）の
上部に形成された前記第１のゲート絶縁膜（２６１）
と、第１のゲート絶縁膜（２６１）の上部に形成された
前記ゲート電極（２５）とから構成される第１のコンデ
ンサと、前記ゲート電極（２５）と、前記ゲート電極（２５）の
上部もしくは側部の少なくとも一部に形成された第２の
ゲート絶縁膜（２６２）と、前記第２のゲート絶縁膜
（２６２）の上部もしくは側部に形成された前記フロー
ティングゲート電極（３１１）とから構成される第２の
コンデンサと、が同一基板上に集積化され、前記カソード領域（２３）と前記ドレイン領域（３２）
とがカソード電極（２３１）を介して接続された構造を
少なくとも有していて、前記ゲート電極（２５）に制御用電圧を印加し、前記カ
ソード領域（２３）と前記アノード領域（２１）との間
を流れる主電流の導通・遮断を制御することを特徴とす
る、静電誘導デバイス。
【請求項４】前記カソード領域（２３）と前記ゲート
領域（３１）との間であって、前記ドレイン領域（３
２）が配置された側とは反対側の位置に、絶縁膜（２６
６）を設けたことを特徴とする請求項３に記載の静電誘
導デバイス。
【請求項５】前記フローティングゲート電極（３１
１）と前記ゲート領域（３１）との接触部に、前記ゲー
ト領域（３１）より高濃度の薄い第２導電型不純物領域
を設けたことを特徴とする、請求項３に記載の静電誘導
デバイス。
【請求項６】前記第チャンネル領域（２２）の内部
に、前記ゲート領域（３１）と接触する埋め込みゲート
領域（３１９）が埋め込まれていることを特徴とする、
請求項１に記載の静電誘導デバイス。
【請求項７】低不純物密度の半導体基体（２２）と、
前記半導体基体（２２）の第１の主表面の一部に形成さ
れた第１導電型のカソード領域（２３）と、前記カソー
ド領域（２３）と離間して、前記半導体基体（２２）の
内部に埋設された第２導電型の第１のゲート領域（３
１）と、前記半導体基体（２２）の前記第１の主表面と
対向する第２の主表面の一部に形成された第２導電型の
アノード領域（２１）とから少なくとも構成されるダブ
ルゲート静電誘導サイリスタを有し、前記ゲート電極（２５）に制御用電圧を印加し、前記カ
ソード領域（２３）と前記アノード領域（２１）との間
を流れる主電流の導通・遮断を制御することを特徴とす
る、静電誘導デバイス。
【請求項８】前記ウェル領域（５９）が前記カソード
領域（２３）から離間した位置に形成されていることを
特徴とする、請求項１に記載の静電誘導デバイス。
【請求項９】第１導電型高不純物密度のカソード領域
（２３）と、第２導電型高不純物密度のアノード領域
（２１）及びゲート領域（３１）と、前記ゲート領域
（３１）に接して形成されたフローティングゲート電極
（３１１）と、第１導電型低不純物密度のチャンネル領
域（２２）とから少なくとも構成される静電誘導サイリ
スタと、前記チャンネル領域（２２）の表面の一部に形成された
第１導電型で前記チャンネル領域（２２）よりも高不純
物密度であって表面にチャンネルドープされたウェル領
域（５９）と、前記ウェル領域（５９）の内部に形成さ
れた第２導電型高不純物密度のドレイン領域（３２）
と、前記フローティングゲート電極（３１１）を介して
前記ゲート領域（３１）と電気的に接続された第２導電
型高不純物密度領域であるソース領域（３１２）と、前
記ウエル領域（５９）の上部に形成された第１のゲート
絶縁膜（２６１）と、前記第１のゲート絶縁膜（２６
１）の上部に形成されたゲート電極（２５）とから少な
くとも構成されるディプリーション型の絶縁ゲート型ト
ランジスタと、前記ゲート領域（３１）と、前記ゲート領域（３１）の
上部に形成された前記第１のゲート絶縁膜（２６１）
と、第１のゲート絶縁膜（２６１）の上部に形成された
前記ゲート電極（２５）とから構成される第１のコンデ
ンサと、前記ゲート電極（２５）と、前記ゲート電極（２５）の
上部もしくは側部の少なくとも一部に形成された第２の
ゲート絶縁膜（２６２）と、前記第２のゲート絶縁膜
（２６２）の上部もしくは側部に形成された前記フロー
ティングゲート電極（３１１）とから構成される第２の
コンデンサと、が同一基板上に集積化され、前記カソード領域（２３）と前記ドレイン領域（３２）
とがカソード電極（２３１）を介して接続され、前記ゲート領域（３１）が、前記チャンネル領域（２
２）の表面に形成された溝部の底部に形成され、前記ゲ
ート電極（２５）が前記溝部の側壁に形成され、前記ウ
ェル領域（５９）が前記溝部間の凸部の長手方向の端の
方に形成された構造を少なくとも有しており、前記ゲート電極（２５）に制御用電圧を印加し、前記カ
ソード領域（２３）と前記アノード領域（２１）との間
を流れる主電流の導通・遮断を制御することを特徴とす
る、静電誘導デバイス。
【請求項１０】前記フローティング電極（３１１）の
上部及び前記カソード電極（２３１）と前記フローティ
ングゲート電極（３１１）との間に絶縁膜（２６）を形
成したことを特徴とする、請求項１に記載の静電誘導デ
バイス。
【請求項１１】前記カソード領域（２３）を隣接する
前記ゲート領域（３１）間の中央部に配置し、その両側
に前記絶縁ゲート型トランジスタを構成すると共に、前
記ウェル領域（５９）が前記カソード領域（２３）及び
前記絶縁ゲート型トランジスタを含むように構成したこ
とを特徴とする、請求項１に記載の静電誘導デバイス。
【請求項１２】前記アノード領域（２１）を複数個に
分割し、該分割した前記アノード領域（２１）の間に前
記前記アノード領域（２１）とは反対の導電型の高不純
密度のショート領域（２４）を形成したことを特徴とす
る、請求項１乃至１１のいずれかに記載の静電誘導デバ
イス。
【請求項１３】前記アノード領域（２１）の近傍に第
１導電型のバッファ層（７１）を設けたことを特徴とす
る、請求項１乃至１１のいずれかに記載の静電誘導デバ
イス。