JPS62247566A - 静電誘導サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、阻止電圧が高く、順方向電圧降下が低くて、
かつスイッチング速度の速い静？’［導サイリスタに関
する。

基本的にはｐｎｐｎ［！！ｌ　ｍ構造で構成される従来
のサイリスタは、ゲート電極によるスイッチオフが難し
く、しかもたとえゲートによる遮断ができてもその速度
が極めて遅いという欠点を有していた。これに対し、ゲ
ートを有するダイオード構造に構成された静電誘導サイ
リスタ〈以下ＳＩサイリスタと称す。）は、ゲートによ
る遮断が極めて容易で、しかもその′ａｒＩＩＴ時間が
速いという特長を備えている。ＳＩサイリスタの代表的
構造例とその動作原理を説明する図面を第１図に示す。

第１図（ａ　）は、ＳＩサイリスタの表面ゲート構造の
代表例の断面図である。

第１図（ｂ）は、ゲート・ゲート間のチャンネル断面の
遮断時のポテンシャル分布、第１図（Ｃ）及び（ｄ　）
は、カソード・アノード間の遮断時のポテンシャル分布
、第１図（ｅ）及び＜Ｘは、ゲート・アノード間の遮断
時のポテンシャル分布である。

第１図（ａ　）で、ｐ＋領域１１及び１４はアノード領
域、ゲート領域であり、ｎ　領域１３はカソード領域、
ｎ−領域１２はチｔ・ンネルを構成する領域である。１
１′、１３．１４はＡｆ、ＭＯ、ＷＳＡｕ等あるいはそ
の伯の全屈、もしくは低抵抗ポリシリコンあるいはこれ
らの複層構造から成るアノード電極、カソード電極、ゲ
ート電極である。１６はＳｉＯ２、Ｓｉ　３Ｎ４、Ａｆ
２０３、ＡｌＮ等あるいはその他の絶縁層、もしくはこ
れらの複合絶縁層もしくは複層絶縁層である。アノード
に所定の正電圧が加わった状態でも電流の流れない遮断
状態が実現される理由を第１図（ｂ　）乃至（ｆ）のポ
テンシャル分布を用いて説明する。第１図（ｂ）は、ゲ
ートに所定の逆バイアス（Ｖ、−０ち含めて）が加わっ
た状態でのチャンネル断面方向のポテンシャル分布を示
す。これ以後のポテンシャル分布はすべて電子に対して
示しており、ポテンシャルの低い所程電子は到達し易い
。従って、正電荷を持つホールは全く逆でポテンシャル
の高い所に程到達し易い。第１図でポテンシャルＯとあ
るのが、カソードのポテンシャルを示している。（ｂ）
図中の■１　はゲート・チャンネル間の拡散電位である
。チャンネル中央のポテンシャルｖ、′が電子の有する
熱エネルギーＫＴ　（Ｋ　：ボルツマン定数、Ｔ：温度
）より充分大きければ、カソードからこの障壁を越えて
アノード側に注入される電子は殆んど存在しない。第１
図＜Ｃ＞及び（ｄ　）は、チャンネル中央のカソードか
らアノードまでのポテンシャル分布を示している。（ｄ
）でのアノード電圧Ｖ４は、（Ｃ）図の場合より大きく
なっている。アノード側に示されているｖｂｉ　は７ノ
ード・チャンネル間の拡散電位である。カソード側から
の電子注入は、カソード前面に生ずるポテンシャル最大
になる点即ち、固有ゲートのポテンシャル障壁−Ｖ、”
により抑止されている。一方、アノード側は、ｎ−領域
１２の７ノード近傍が完全には空乏化せずに残るためｏ
　＋　ｎ−接合の拡散電位によりチャンネル領域へのホ
ール注入が抑止されている。即ち、カソードからアノー
ドに至る通路をみるとｎ”　ｎ−ｐ十というダイオード
構造になっており、それに順方向電圧が加わっても電流
が流れない理由が判ったわけである。即ち、カソード側
アノード側にそれぞれキャリア注入を抑える電位障壁が
生じていて、電流が流れることを抑えているわけである
。更に、アノード電圧ｖｃＬを増大させた時のポテンシ
ャル分布が第１図（ｄ　）である。カソード側はアノー
ド電圧ＶｔＬの増大につれて、逆方向ゲート電圧Ｖ、を
カソード・ゲート間の耐圧の範囲内で大きくすれば常に
充分高いポテンシャル障壁を作り得る。ゲート・カソー
ド間は最大順方向阻止電圧を実現するに十分な耐圧があ
るとしている。ところが、アノード電圧■４がさらに増
加して、アノード側はｎ−領域１２がアノード領域まで
殆んど完全に空乏化してしまえば、ホール注入を抑止す
るポテンシャル障壁が図示するように小さくなってしま
う。こうなると、カソード側の電子注入は抑えられてい
るが、アノード側からホールが注入されることになり、
ポテンシャルの高い方にホールは流れ込む。そうなると
、固有ゲート近傍にもホールが流れ込むから、固有ゲー
トのポテンシャル障壁が実質的に低下し、カソードから
の電子注入が起るということになって、電流が流れ始め
てしまう。この状態が、最大の順方向阻止電圧を与える
ことになる。もちろん、ゲート・カソード間の耐圧が充
分でない場合には、カソード側に十分なポテンシャル障
壁ができずに、アノード側は充分にホール注入を抑えて
いても、カソード側から電子注入が起って、電流が流れ
始めることもある。

第１図（ｅ）及び（ｆ）は、ゲート・アノード間のボテ
ンシＶル分布を（Ｃ）図及び（ｄ　）図の■４に対して
示している。ゲート・アノード間は、ｐ　ｎ　ｐ　構造
となっており、アノードに正電圧Ｖ　４　、ゲートに逆
バイアス（負電圧＞（Ｖ、−０も含めて）が印加された
状態では、ゲート側が逆方向に、アノード側が順方向に
バイアスされることになる。従って、空乏層はゲート側
からアノードに向って拡がることになる。電界強度は、
ゲート近傍のｎ−領域が一番強いことになる。ゲート・
アノード間の電界分布を、第１図（ｆ）に相当する状態
に対して、第１図（ｇ）に示す。最大電界強度Ｅ□。は
、当然のことながら、なだれ開始の閾値電界Ｅ。より小
さくなければならない。カソード側やアノード側の電位
障壁が消滅する電圧印加状態で、Ｅ工、がＥＢを越えれ
ば、最大順方向阻止電圧は、この電圧に決まってしまう
。

大電力のスイッチングデバイスであるサイリスタに要求
される特性を列記すると、（１）最大順方向阻止電圧■
師ｍｃＬｘ　：大、（２）電圧増幅率μ：大（できるだ
け小さなゲート電圧で大きな阻止電圧実現）、（３）導
通時の電流【４：大、（４）導通時の電圧降下Ｖ壬ｃＬ
：小（（３）、（４）の意味するところは、導通時の抵
抗小）、（５）スイッチング速度が速い、（６）遮断時
の電流利得Ｇ：大等である。

阻止電圧を大きくするためには、第２図で！２を長くし
なければならない。しかしある程度以上長くするように
なると、この構造では、ゲート近傍の電界強度Ｅ　　が
大きくなって、なｎａｙ だれ開始の閾値電界ＥＢを越えてしまい、なだれによっ
て最大阻止電圧が決まってしまうことになる。なだれ開
始の閾１ａｆｆｉ界は、領域の厚さにもよることではあ
るが、Ｓｉでは略々２００ＫＶ／ｃｍ程度、Ｇａ　Ａｓ
ではもう少し高い。又、不必要に１２を長くすることは
、キャリアの走行時間等を長くしてスイッチング速度を
遅くするし、また導通時の電圧降下Ｖａｔを大きくする
。

本発明の目的は、叙上の欠点を除去し、電圧降下が小さ
く、最大順方向阻止電圧も大きく、かつスイッチング速
度も速い静電誘導サイリスタを提供することにある。

以下図面を参照しながら本発明を説明する。

最大阻止電圧が許す限り、ｎ−領域１２の厚さは薄い程
、スイッチング速度も速く、電流も多く流れ、電圧降下
も小さくて望ましい。そうするためには、内部の電界強
度ができるだけ均一で、なだれの閾値電界強度Ｅａより
小さく抑えられなければならない。電界強度を均一にす
るには、ｎ−領域１２の不純物密度Ｎｐは低い程望まし
い。しかし、領域１２の不純物密度が低すぎると、アノ
ード近傍まで、低いアノード電圧で完全に空乏化してし
まい。アノード側のホール注入抑止機構がきかなくなっ
て、最大阻止電圧Ｖ　　　が低下する。

ひａｒｅ番× 第２図（ａ　）は、本発明のＳ■サイリスタの平面図、
第２図（ｂ）は、（ａ　）図のＡ−Ａ′線に沿う断面の
１チャンネル分を示している。

第２図（Ｃ）及び（ｄ　）は、ゲート・アノード間のポ
テンシャル分布である。

内部の電界強度はできるだけ均一にして、しかも所定の
アノード電圧まで電流が流れないようにするには、第２
図（ａ　）に示すような構造にすればよい。即ち、ゲー
ト・アノード間の殆んどの領域は不純物密度の極めて低
いｎ”−一領域１２により構成され、アノード近傍にだ
け不純物密度の比較的高いｎ領域１５を設ければよい。

他の領域は、第１図（ａ　）と全く同様である。

第２図（ｄ　）は、第２図（Ｃ）に比べて■４の値が大
きい場合のポテンシャル図を示している。各領域の役割
は第１図の場合と同じである。新たにｎ領域１５がアノ
ードに隣接して設けられている。最大阻止電圧Ｖ　ａ、
Ｌ□。は、ｎ−−領域１２の厚さでかせぎ、アノード側
のホール注入抑止はｎ領域１５で行なう構造になってい
る。

第２図（ｄ　）のポテンシャル分布は、はぼ最大阻止電
圧が印加された状態に対応している。

ゲートから延びた空乏層が、ｎｌｉ域１域中５中り込み
ほとんどアノード領域の到達した状態になっている。そ
の時の、ｎ−一！ｉｌｌのゲート領域接合面の最大電界
Ｅ　ｍｔＬＷがなだれ開始の閾電界値ＥＢよりやや小さ
な値になされており（第２図（ｅ））、なだれは開始し
ていない。この電圧印加状態でゲート印加の逆バイアス
も、ゲート・カソード間耐圧に近いように設計すること
が望ましい。ゲート・カソードが隣接して設けられるほ
ど、ゲートのアノード方向の流さが短くて高い電圧が阻
止できて、順方向電圧降下Ｖ４ｄが小さくてすむ。ｎ領
域１５の厚さが厚すぎると、最大阻止電圧印加時でも空
乏層にならない領域がｎ領域１５に多量に残って、ポテ
ンシャルが平坦な部分が長く存在することになる。即ち
、ゲートが開いて電子が流れ込み、ｎ領域１５に電子が
蓄積してアノード側障壁が消滅しても、アノードからチ
ャンネル側に注入されるボールの注入効率が低下し、同
時にホールの注入速度が遅くなって、スイッチング速度
の劣化及びＶ４ｄの増大を引き起す。したがって、ｎｌ
域１５は薄い程望ましいことになる。薄い領域でしかも
所定の最大阻止電圧で空乏層がほぼ７ノードに到達する
ようにするためには、ｎ領域１５の不純物密度は高い程
望ましいことになる。ただし、ｎ領域１５の不純物密度
が高い程、ホールのポテンシャル障壁を引き下げるため
に、その領域に流れ込まなければならない電子の吊が多
くなって、スイッチング時間をやや遅くすることが起っ
てくる。

ｎ−一領域１２の不純物密度をＮ　　とするとｎ−一領
域１２が全領域空乏化したときのゲート領域１４端とｎ
領域１５に隣接する所の電界強度の差は、略々Ｎ　Ｄ、
、１２／εで与えられる。ｑは単位電荷、εは誘導率で
ある。＋２−５００μｍ　、！：すると、ＮＩ）ｔ＝１
Ｘ１０　　ａｍとしたときのＮｐＩ）ＪＬ２／εの値は
、およそ８０ＫＶ／ｃ＋ａになる。ゲート端面での電界
強度Ｅｙｎａｘを、１５０ＫＶ／ａｍに抑えると、１□
−５００μｍで５５００Ｖ８１１［の阻止電圧が実現さ
れる。Ｅ　ｍ（ＬＸが１８０ＫＶ／ｃ＋ｅまで許せれば
、７０００　ＶＰｊ＋ｆ〕阻止１１圧カ１２−５００　
ｕｖａで実現される。Ｎｐｌ−１Ｘ１０　　ｃ＋＋　　
とすると、Ｎ　ＣＨＩＦら／εはほぼ８ＫＶ／ｃｍとな
る。

この時には、ゲート端電界強［ＥＢ□が１５０ＫＶ／ｃ
ｍで、ｆ□−５００μｍとすると７２００Ｖ程度の阻止
電圧が実現される。＋２を例えば、５０μｍとする。Ｎ
Ｃ＋１−ＩＸＩＯｃａ＋としたときのＮ　　）　／εの
値は、およそ８ｐ１多　　２ ＫＶ／Ｃ１ｌ　　、　Ｎ　Ｉ）、　−ＩＸｌｏ　　０１
１１　　としたときであれば、Ｎｐ１３Ｊ２／εはおよ
そ０．８ＫＶ／Ｃｌ１１となる。Ｅ　ｌ？ｌａＸを１５
０ＫＶ／ｃｎ＋に抑えると、このＳＩサイリスタでは、
それぞれ、７３０Ｖ、及び７５０■程度の最大順方向阻
止電圧が実現される。Ｎ　Ｌｌを１ｘ１０ｃＩｌ　程度
の値にすれば、たとえば、４００■の阻止電圧は、２７
μｍ以下の１□で実現される。ｎ−−領域１２と口頭域
１５の境界の電界強度は、Ｅｍａｘ　　Ｎ　　　ｚ２／
εで与えられる。従って、ν１多 ｎ領域１５の不純物密度Ｎｐ２及び厚さｌ、は、略々次
の関係を満すように決定する。

Ｅ　、、、、　−５０ユＬ＝且に一丁　、、、（１）ε
　　　　　δ Ｎｐ２−１Ｘ１０　　Ｃ１１ｌ　　なら、＋３は１ｕｔ
ａ程度であれば充分だし、Ｎｐ２−ｉｘｉｏ　　Ｃ１１
ｌ″″３ならＪＬ３は０．１〜０．２μｌで充分である
。Ｎ　、２−１　Ｘ　１　Ｑ”ｃｍ−’であれば、＋３
は１０μｍ程度以下である。最大阻止電圧ｖＢａｍｃＬ
メは、略々次の式で与えられる。

この値が実現されるためには、カソード・ゲート間の耐
圧が高くて、ゲートを充分逆バイアスできて、カソード
側から電子注入が起らないような十分なポテンシャルバ
リアがゲートにより生成できるときに限られる。Ｅ□い
は、なだれ開始の＠値電圧Ｅ８との関係で決めればよい
。

式（２）によれば、できるだけ薄い１２で大きな阻止電
圧を実現するには、Ｎ　　は小さい程望ましいことがわ
かる。即ち、領域１２は、真、　　性半導体もしくは実
質的に真性半導体に近いｉ領域であることが望ましい。

即ち、Ｎｒｐ１ｇｌｚ／２εがＥＢにくらべて充分無視
できる程に小さく選べばよいわけである。

このように、本発明の８１サイリスタにおいては、最大
順方向阻止電圧ｖＢユｍαＸが、できるだけ薄いデバイ
ス厚さで実現されるように、カソード側固有ゲートの電
位障壁高さ、アノード側電位障壁高さ、及びゲート領域
接合面の電界強度がなだれ閾値電界ＥＢを越えないよう
にするなどの配慮がなされている。内部の電界強度が略
々均一であることから、導通状態になった時の電流値が
大きく、同時に順方向降下電圧が低い。また、ゲートに
逆方向バイアスを加えて遮断するときも、かなりのキャ
リアがドリフトで走行していることから、スイッチング
時間が短いことになる。

本発明の他の実施例について説明する。以後の構造では
、１チャンネル分だけ示すことにする。大電流にするに
は、これらを多数並列にならべたマルチチャンネル構造
にすればよい。

第３図は、埋め込みゲート型構造の本発明のＳｔサイリ
スタの断面構造例である。ゲートのｐ＋領域１４が網目
状やストライブ状等にｎ−一領域１２中に埋め込まれて
いる。カソードｎ＋領域１３は、チャンネル中央部に向
って突出している。ゲート・カソード間もｎ””’−領
［１２と同一領域としているが、製造方法によっては変
化する場合が多い。高抵抗領域がゲート・カソード間に
存在するので、ゲート・カソード間耐圧が大きく、その
静電容量は少ない。第３図では、カソードｎ＋領域が主
表面全面にわたっている場合を示しているが、チャンネ
ル中央付近にのみ、チャンネル中央に向って突出させた
構造でもよい。もちろん、こうした突出部がなく、ｎ　
領１Ｍ１１３は平坦でもよい。この埋め込みゲート構造
では、ゲート抵抗が高くなり易く、スイッチング速度が
遅くなる欠点があるから、ゲートのストライブは短くし
て、表面に抜いて金属電極を設けておけばよい。

第４図の１７は、絶縁層である。絶縁層の上に、ｐ＋ゲ
ートｍ域１４が設けられている。この構造では、ゲート
領域１４の主要部は単結晶である必要はなく、多結晶で
もよいし、多孔質結晶でもよい。ゲート領域底面に絶縁
Ｗ！Ｊ１７が設けられていることから、アノードから流
れ込むホールのうち、ゲートに流れ込む量が少なく、電
流利得（ターンオフ利得）の大きなＳ■サイリスタにな
る。

第５図及び第６図は、絶縁ゲート型ＳＩサイリスタの例
である。ＳＩサイリスタは、チャンネルの電位をゲート
により制御することによって、オンオフ制御を行なうか
ら、ゲート構造は接合型に限らず基本的にはいかなる構
造でもよい。

第５図は、絶縁ゲートが主表面に設けられた構造である
。この例で、ｐ領域１４は、駆動ゲートの役割を果すわ
けではない。カソード領域の電子は、絶縁ゲート１４′
により制御されて、絶縁ゲート（以後ＭＯＳゲートと称
す）とｐ領域１４で囲まれるチャンネルを始めは、はぼ
主表面に沿って横に流れ、次にアノード方向に向って流
れる。第５図（ｂ）は、第５図＜ａ　＞のカソード領域
の紙面垂直方向の断面構造を示している。図では、ｐ領
域１４には独立した電極１４′が設けられている。１４
　には、独立の電位が与えられてもよいし、浮遊状態に
なされてもよい。もちろん、カソード電極１３′と直結
してもよい。この場合には、アノードから注入されたホ
ールは、殆んどｐ領域１４に流れ込み、電極１４　を介
してカソード電極１３′に流れるから、ホールのはけが
よく動作速度が速い。当然のことながら、ＭＯＳゲート
になっているので電流相１りは非常に大きい。ｐ領域１
４が浮遊状態のときには、ｐ領域１４に流れ込んだホー
ルにより、従来のサイリスタと同じ動作が現われ、ＭＯ
Ｓゲートによる遮断ができなくなる場合がある。多くは
、カソード電極と直結するか、独立電位を与えて動作さ
せることになる。第５図（Ｃ）は、第５図（ａ）を改良
したものの例である。ＭＯＳゲートが隣接するカソード
領域間に均一に設けられた例が第５図（ａ）である。中
央付近で本来アノード方向に流れなければならない電子
に対して、この構造では逆電界ができ易いので、第５図
（Ｃ）では中央付近の絶縁層の厚さを厚くして、逆電界
の現われることを抑えている。第５図のｐ領域の厚さや
不純物密度は、最大阻止電圧印加時にアノード・カソー
ド間がパンチングスルーして直接電流が流れることのな
いようにしておけばよい。同時に、ｐ領域１４には電流
が流れるから、流れる電流により生じる電圧時下が充分
無視できる程度に小さくなるように、寸法及び不純物密
度を選べばよい。不純物密度は比較的高いことが望まし
いことになる。

第６図は、同じくＭＯＳゲートＳＩサイリスタの断面構
造例である。ＭＯＳゲートが切り込まれた領域の側面に
沿って設けられている。

この構造は、文字どおりｐ”ｎｎ−−ｎ＋ダイオードの
ＭＯＳゲート制御型ＳＩサイリスタとなっているから、
７ノードから流れ込んだホールはすべてカソードに流れ
込むことになり、遮断時の速度がやや遅くなるという欠
点が存在する。ただし、ターンオフ利１ワは極めて大さ
い。

第５図、第６図のゲートはショットキ電極でもＪ：い。

第７図に、本発明の８１サイリスタの他の実施例を示す
。切り込まれた領域の底面にｐ“領域を設けて、ゲート
領域とした例が第７図（ａ）である。切り込まれた領域
、の底面近傍の側面にｐ＋領領域設けて、ゲート領域と
した例が第７図（ｂ）である。ゲート・カソード間容量
が減少し、ゲート・カソード間耐圧が向上する構造にな
つ゛ている。ｐ＋領域１４が切り込み領域底面、全面に
ある、第７図（ａ　）の構造は、ゲートに流れ込むホー
ルが多いため電流利得が小さくなり易い。第７図（ｂ）
では、ゲート領域が小さいから、ゲートに流れ込む電流
が少なく、電流利得が大きい。

第８図乃至第１１図は、分割ゲート構造の本発明のＳＩ
サイリスタである。この分割ゲート構造では、一方のｐ
＋ゲート領域はチャンネル領域の電位を設定するために
零を含めた限定電位が与えられており、同時にホールの
吸い出し？ｉｎの役割をしている。第８図乃至第１１図
では、すべて固定電位ゲートがカソードに直結された例
が示されている。

第８図で、ｐ＋領域１４が駆動ゲート、ｐ十ｔＲＩｔｉ
１４　　は固定電位ゲートである。駆動ゲートが半分に
減少するから、静電容ｌが小さくなって、動作速度が速
くなり、同時に駆動ゲートに流れ込むホールの旦が減少
して、電流利得が大きくなる。

電流相１りがさらに大きくなるように、駆動ゲートの底
面に絶縁層を設けた例が第９図である。この例では、駆
動ゲートに流れ込むホールの憬が非常に小さくなり、電
流利得は大幅に改善される。

分割ゲート構造の欠点の１つは、大電圧を阻止するため
に、駆動ゲートに大きな逆ゲートバイアスを加えると、
固定電位ゲートと駆動ゲートの間にパンチングスルー電
流が流れることである。分割ゲートの特長を生かしなが
ら、この分割ゲートの唯一の欠点とも言えるゲート間の
パンチングスルー電流を極端に減少させた例が第１０図
である。第１ｏ図では、固定電位ゲートのチャンネルに
沿う側面に絶縁層が設けられている。アノードからのホ
ールの一部もしくは多くは、固定電位ゲートの底面に流
れ込んで、カソード電極の電流となる。

分割ゲート構造で、駆動ゲートをＭＯＳゲートにして、
電流利得を大きくし、かつホールのはけはよくするよう
になした例が、第１１図である。

第８図乃至第１１図は、駆動ゲート及び固定電位ゲート
が殆んど同一の深さまで設けられた例を示したが、必ず
しもこうする必要はない。

固定電位ゲートをより深く設けることによって、ホール
の吸い出し効率をよくし、大電圧の遮断をより容易にす
ることもできる。

第１２図＜ａ　＞には、第２図に相当する平面ゲート構
造において、ゲート領域１４が主表面から離れた部分に
Ｊ：り広い領域を有する構造例を示す。ゲート・カソー
ド間の耐圧は大きく、静電容量は小さい。しかも、遮断
の効率が極めて良いという特長を第１２図（ａ　）の構
造のＳＩサイリスタは有している。

第１２図＜ａ　＞のように、ゲート領域が主表面より離
れた部分により広い領域を有する構造は、第４．６．８
．９．１０．１１図の構造にもそのまま適用できる。

第１２図（ａ＞のような、末広がりのゲー１へ構造は、
たとえばＨＦ水溶液を用いたシリコンの多孔質化の技術
を用いれば容易に実現できる第１２図（ｂ　）は、ｐ＋
ゲート領域１４の底面に絶縁層１６を形成し、遮断時の
電流利得を大ぎくする構造となっている。第１２図（ｂ
）のような構造は、ｐ＋ゲート領域をＨＦ溶液による陽
極化成法により、多孔質シリコンとした後、酸素のイオ
ン注入によるＳ＋　Ｏ２絶縁層１６の形成、その後Ｂの
拡散もしくはイオン注入により形成できる。

ｐ＋ゲート領域１４の間隔Ｗは、小さな逆ゲートバイア
スで大きな順方向阻止電圧を実現するためには小さい程
望ましい。ゲート・カソード間の耐圧が所望の値以下に
低下しない程度に、ゲート、カソードは隣接させて、Ｗ
は小さくすることが望ましい。当然のことながら、Ｗを
小さくしすぎると、導通時の抵抗が増大する。

以上、本発明を具体例を参照しながら説明したが、本発
明がこれら具体例に限らないことはもちろんである。導
電型を全く反転したものでもよいことはもちろんである
。この場合、領域１１がｎ　領域になり、順方向状態で
は負の電圧が印加されるが、本発明では領域１１を電圧
の正負にかかわらずアノード領域と呼ぶことにする。要
するにアノードに隣接してそのカソード側にアノード領
域とは反対導電型の不純物密度の高いａ層を挿入し、カ
ソード領域までのチャンネル構成領域をできるだけ不純
物密度の低い領域で構成した構造のものであればよい。

最大阻止電圧をできるだけ大きくするように、低不純物
密度領域の電界強度をできるだけ均一にすることによっ
て、なだれ開始閾値電界ぎりぎりまでの動作を行なわせ
ることができ、アノード側のキャリア注入による阻止電
圧低下は、比較的不純物密度を高くしだ薄層領域で抑え
ている。薄層領域は薄くなされているから、アノードか
らのキャリア注入効率がよく、また注入キャリアが非常
に速くチャンネル側に注入されるから、速度も速く、電
圧降下も小さく、かっ導通時の電流も大きいという特長
を有している。

最大阻止電圧を大きくするには、ｆｒ４域１２を厚くす
ればよい。電流を大きくするには、チャンネル数を増せ
ばよい。

これまで、本発明のできるだけ短いカソード・アノード
間隔で順方向最大阻止電圧を大きくすることに重点を置
いて説明してきた。ところで、多くの場合サイリスタに
は、順方向耐圧と同時に逆方向耐圧も要求され°る。逆
方向耐圧は、たとえば第２図（ａ　）のアノードからカ
ソードに至るｐ”ｎｎ＝ｎ＋ダイオード構造の逆方向特
性で決定する。ｎ−一領域１２の不純物密度が非常に低
くて実質的に真性領域とみなせる場合の逆方向電圧■４
印加時のカソード・アノード間のポテンシャル分布及び
電界分布を第１３図＜ａ　＞及び（ｂ）に示す。第２図
（ｂ）のアノード接合部最大電界強度は、はぼ で与えられる。この電界強度Ｅ□。がなだれ閾値電界Ｅ
Ｂに達すると、なだれ電流が流れ始めてしまう。逆方向
耐圧Ｖ。ｌｌ−ｎ’ＭＬＸは、従って次式％式％ Ｖ　ａｒ　ｍ、Ｌｘはおよそ２０００Ｖとなる。最大順
方向耐圧が、７０００Ｖ以上あるわけであるから、この
程度の逆方向耐圧では不十分なことが多い。式（３）、
（４）では、ゲートアノード間のバンチスルーの考慮が
抜けている。従って実際には２００ＯＶ迄逆耐圧は向上
しない。このデバイスで、順方向と同程度の逆方向耐圧
を持たせる動作をさせるためには、このデバイスと直列
に、たとえば、３ｉのショットキダイオードを第１４図
のように接続すればよい。Ｄ、はショットキダイオード
、Ｑｌは本発明のＳ■サイリスタである。ショットキダ
イオードは、所定の厚さを有するｎ形高抵抗領域の一方
の主表面にｎＥ域を設け、他方の主表面にＡ１、Ｐｄ　
、Ｐｔ　、　Ａｕ等あるいはその他の金属によるショッ
トキ接合を設ければよい。ｎ形高抵抗領域の不純物密度
及び厚さは、逆方向耐圧の要求値及び順方向電圧降下値
などから決定すればよい。ショットキダイオードでは多
数キャリアが流れるから、そのスイッチング速度は速い
。ショットキダイオードは順方向降下電圧がやや大ぎく
なり易いから、その時にはｐ　＋　ｉｎ＋ダイオード等
を用いればよい。

本発明の８１サイリスタだけで所定の逆方向耐圧とを実
現するには、ｎ−一領域１２とｎ＠域１５の不純物密度
及び厚さを略々法のように選べばよい。逆方向耐圧は、
ｐ”（１１）ｎ（１５）接合部の最大電界が、なだれ閾
値電界ＥＢを起すことによるなだれ電流が流れ始めるが
あるいはアノードから延びる空乏層がｐ　領域１４に完
全に到達してパンチングスルー電流あるいはパンチスル
ー電流が流れ始めることによる。従って、この両者が略
々同時に起るように諸量を選定することが望ましいわけ
である。

Ｅ。１、・凡」１Ｌ＝−上ムーＥ。

ε　　　　　ε ・・・（５） ｙ、　、ｎｃ、、、　翔ｉｖ＋Ｗ＋ｍ ２ａ　　　　２ε　　　　ａ ・・・（６） 即ち、Ｄ　　　（１１）ｎ　　（１５）接合面の電界強
度が略々なだれ閾値電界ＥＢに等しくなった時に、アノ
ードからの空乏層がゲート領域１４に到達するようにす
ればよい。その時の、逆方向耐圧は、はぼ式く６）で与
えられる。Ｎ１）１＝、１ｘ１０　　Ｃｍ　　、、ｇ２
；７５００μ電、Ｎｐ２”＝２Ｘ１０　　Ｃａｎ　　、
　　２６’＝３μ種程度にすれば、２０００Ｖ程度の逆
耐圧が実現される。この時の最大順方向耐圧は６８００
Ｖ程度になる。

逆方向耐圧は、ｐ＋ゲート領域１４のパンチングスルー
で決まる場合が多い。従って、第１５図に示すような絶
縁ゲート型８１サイスタ（Ｍｏｓｓ　ｔサイリスタ）で
は、逆方向電圧印加時におけるゲート領域のパンチング
スルーの問題が存在しないから大きな逆耐圧が得られる
。たとえば、ｉ領域の不Ｉｌ！吻密度がｌＸ１０ｃｍ以
下で、名、→ｆ２”＝５００μ＋１　、−Ｌｓ　−１１
２１、Ｎ　　　’＝６Ｘ１０　　ａｍ　　とすると、最
大類方向阻止電圧、逆方向耐圧ともに５０００Ｖ近い値
が実現される。

第４図に示されるように、ゲート領域１４の底面に絶縁
層が設けられた構造では順方向阻止電圧、逆方向耐圧と
もに大きくできることになる。逆方向電圧印加時にゲー
トからのパンチングスルー電流の流れない構造では、ｌ
域１２を実質的に真性ｍ域となし、 Δ」１工・旦と　　　　　　　・・・（７）と　　　　
　　　　２ を満すように設計すれば、最大順方向阻止電圧、逆方向
耐圧ともに、ＥＢ！、／２に近い値になる。

ゲートが接合型で作られるときには、第１６図のように
、ゲート領域底面にも比較的不純物密度の高い薄層領域
１８を設けるとよい。第１６図（ａ　）では、領１ｆ２
１８をゲート底面部にだけ設け（ｂ）ではゲートをとり
囲んで設けである。ただし、底面部よりチャンネルに接
する面の方が薄くなされている。

遮断時のスイッチオフ速度を速くするには、領ＶＡ１２
等にキラー効果を持つ物質を適当量添加すればよい。Ｓ
ｉであればＡｕ等がその代表例である。しかしキラーの
密度があまりに多いと、カソード、アノードから注入さ
れるキャリアのチャンネル内での分布が急峻になって空
間電荷抵抗の増大をきたし、電圧降下を大きくする。電
圧降下が所定の値以下になる範囲で、キラー密度を増せ
ばよい。

たとえば、平面ゲート構造で、１２１４００〜５００μ
ｍ１ノａ　”＝　１　ｕｍ　１Ｎ　ｐｌ　〜１０”ｃｍ
−３、Ｎ　ｐｚ　’＝　１　Ｘ　１０”　ａｌｌ−’テ
たとえばカソードストライプ２Ｘ１００μｍを１０　チ
ャンネル程度備えた、デバイスで適ｆｆ１ＡＵ添加した
ものでは、最大阻止電圧５０００Ｖ以上、導通時の電流
２０００Ａ程度、遮断時のスイッチオフ時間数μｓｅｃ
　、電圧降下２Ｖ程度以下の動作が実現される。

１１１　、Ｚ　２１．ｅ３、Ｎ　ｐ　１　、Ｎ　Ｄ　２
　’ｊＪ　（７）　７　ハイス設計諸量は、要求仕様に
応じて決定すればよい。

これまでの例では、もっばらアノード側は一様なｐ　領
域で形成された例について説明した。しかし、アノード
前面のｎ領域１５に蓄積された電子が遮断時に、外部印
加電圧に追随して消滅しないときには、遮断特性を悪く
する。そうした事が起って不都合なときには、第１７図
に示すように、アノード側領域を、ｐ＋領域１１とｎ　
領域２１の交互配置にすればよい。電極１１′は、ｐ＋
領域１１、ｎ＋領域２１のいずれに対してもオーミック
電極となるように形成されている。従って、ｎ領域１５
に蓄積されている電子は、ｎ＋領域２１に吸収されて、
素早く遮断が実現される。こうした構造をアノード側に
導入するときには、次の配慮が重要である。ｐ＋領域１
１のアノード電極に沿った方向のピッチの長さがあまり
に短いと、導通開始がうまく行かない。何故なら、ｎ領
域１５にカソード側から流れ込んだ電子が、ｐ＋領域１
１に対するｂａｒｒｉｅｒを引き下げる効果を発揮する
前に、ｎ＋領域２１に拡散で流れ込んでしまうからであ
る。従ってｐ＋領域１１のアノード面に沿った長さは、
ｎ領域１５に蓄積された電子が、ｎ＋領域２１に拡散し
て流れ込む拡散距離の２倍前後の値もしくは、それより
やや長い程度にすればよい。あまり良くしすぎると今度
は遮断時にｎ領域１５に蓄積されている電子がｎ＋領域
２１に素早く引き抜けなくなるからである。

第１７図のような、アノード側の構造は当然のことなが
ら、第１６図までの本発明の実施例すべてに適用できる
わけであり、いずれもその遮断特性を向上させる。ｎ＋
領域２１は、ｎ領域１５に丁度到達するように第１７図
には示しであるが、到達していなくても、あるいは場合
によってはｎ領域１５を付き扱けていてもよいわけであ
る。

本発明の静電誘導サイリスタは、従来公知の結晶技術、
拡散・イオン注入技術、リソグラフィ技術、微細加工技
術、酸化技術、ＣｖＤ技術、ウェット及びドライエツチ
ング技術、配線技術等により製造できる。

本発明の静電誘導サイリスタは、阻止電圧が高く、導通
時の電流が大きく、電圧降下は小さく、かつスイッチン
グ速度が速い等、特に大電力制御、スイッチング用とし
てその工業的価値は極めて高い。

【図面の簡単な説明】

第１図（ａ　）乃至（り）はＳ■サイリスタの従来例を
示し、（ａ　）はＳＩサイリスタの断面構造例、（ｂ）
はゲート間ポテンシャル分布、（Ｃ）及び（ｄ）はカソ
ード・アノード間ポテンシャル分布、（ｅ）乃至（ｆ）
はゲート・アノード間ポテンシャル分布、（（＋　）は
ゲート・アノード間の電界分布を示す図、第２図（ａ　
）乃至（ｅ　）は本発明の静電誘導サイリスタの実施例
を示しくａ）は平面図、（ｂ）は（ａ　）図中Ａ−Ａ’
線に沿う断面図、（Ｃ）及び（ｄ）はゲート・アノード
問ポテンシャル分布、（ｅ）はゲート・アノード間の電
界分布を示す図、第３図乃至第１２図（ａ　）、（ｂ）
は本発明の静電誘導サイリスタの断面構造例、第１３図
（ａ）及び（ｂ）は本発明のＳＩサイリスタの逆方向電
圧印加時のポテンシャル分布及び電界分布、第１４図は
本発明のＳＩサイリスタの使用例、第１５図乃至第１７
図は本発明のＳＩサイリスタの断面構造例である。

Claims (1)

1. 【特許請求の範囲】 （１）高抵抗半導体基板領域の一方の主表面にカソード
   領域を備えかつカソード領域近傍に、第１及び第２の分
   割ゲート領域を備え、他方の主表面にアノード領域を備
   えかつ前記カソード領域及びアノード領域は互いに反対
   導電型高不純物密度領域により形成され、さらに、前記
   アノード領域と前記高抵抗半導体基板領域の間に前記ア
   ノード領域とは反対導電型で厚さｌ＿３、不純物密度Ｎ
   ＿ｐ＿２の薄い層を備え、かつ前記薄い層は前記アノー
   ド領域とほぼ前記高抵抗半導体基板領域全体にわたりｐ
   ｎ接合を形成し、かつ前記第１及び第２の分割ゲート領
   域と前記薄い層との間の高抵抗半導体基板領域の厚さを
   ｌ＿２、不純物密度をＮ＿ｐ＿３とする時、前記第１及
   び第２の分割ゲート領域近傍の高抵抗半導体基板領域の
   電界強度Ｅ＿ｑ＿ｓがなだれ閾電界Ｅ＿Ｂ以下とすべく
   、Ｅ＿ｑ＿ｓ≦Ｅ＿Ｂ・・・（１） Ｅ＿ｑ＿ｓ−［Ｎ＿ｐ＿１＿ｑｌ＿２］／ε≒［Ｎ＿ｐ
   ＿２＿ｑｌ＿３］／ε・・・（２）ε：高抵抗半導体基
   板の誘電率 ｑ：単位電荷量 を満足するように前記薄い時の厚さｌ＿３及び不純物密
   度Ｎ＿ｐ＿３を設定し、かつこの時の順方向最大阻止電
   圧Ｖ＿Ｂ＿ａ＿ｍ＿ａ＿ｘがほぼＶ＿Ｂ＿ａ＿ｍ＿ａ＿
   ｘ≒（Ｅ＿ｑ＿ｓ−［Ｎ＿ｐ＿１＿ｑｌ＿２］／２）ｌ
   ＿２＋［Ｎ＿ｐ＿２＿ｑｌ＿３＾２］／２ε・・・（３
   ）で与えられることを特徴とする静電誘導サイリスタ。 （２）前記第１及び第２の分割ゲート領域がともに前記
   カソード領域が形成された主表面と同一主表面からの拡
   散によって形成された平面接合ゲート型であつて、第１
   の分割ゲート電極はカソード電極と共通に接続されたこ
   とを特徴とする前記特許請求の範囲第１項記載の静電誘
   導サイリスタ。 （３）前記第１及び第２の分割ゲート領域が、前記カソ
   ード領域近傍の高抵抗半導体基板に埋め込まれた埋め込
   み接合ゲート型であることを特徴とする前記特許請求の
   範囲第１項記載の静電誘導サイリスタ。 （４）前記第１及び第２の分割ゲート領域と前記カソー
   ド領域が対向する部分に絶縁層が介在したことを特徴と
   する前記特許請求の範囲第１項又は第２項記載の静電誘
   導サイリスタ。 （５）前記第２の分割ゲート領域のアノード側に近い底
   部直下にさらに絶縁層が設けられたことを特徴とする前
   記特許請求の範囲第２項又は第４項記載の静電誘導サイ
   リスタ。（６）前記第１の分割ゲート領域の底部以外の
   側面部分に絶縁層を介在させたことを特徴とする前記特
   許請求の範囲第１項又は第２項又は第４項又は第５項記
   載の静電誘導サイリスタ。 （７）前記第１及び第２の分割ゲート領域のうち、第１
   の分割ゲート領域はカソード領域が形成される主表面か
   らの拡散により形成された接合ゲートで形成され、かつ
   第１の分割ゲート電極はカソード電極に共通に接続され
   、一方第２の分割ゲート領域はカソード領域が形成され
   る主表面から切り込まれた溝の側壁部分に形成された絶
   縁ゲート構造となされ、かつ第１及び第２の分割ゲート
   領域とカソード領域が対向する部分に絶縁層が介在し、
   かつ第１の分割ゲート領域の底部以外の側面部分に絶縁
   層が介在されたことを特徴とする前記特許請求の範囲第
   １項記載の静電誘導サイリスタ。 （８）前記アノード領域が形成される主表面より、前記
   アノード領域とは反対導電型で、前記薄い層（厚さｌ＿
   ３、不純物密度Ｎ＿ｐ＿２）へ到達する拡散層が形成さ
   れアノード領域と前記薄い層がアノード電極により短絡
   された構造を有することを特徴とする前記特許請求の範
   囲第１項乃至第７項のいずれか一項に記載の静電誘導サ
   イリスタ。 （９）前記高抵抗半導体基板もしくは前記薄い層にキラ
   ー効果をもつ物質を適当量添加したことを特徴とする前
   記特許請求の範囲第１項乃至第８項のいずれか一項に記
   載の静電誘導サイリスタ。 （１０）さらに前記高抵抗半導体基板領域を実質的に真
   性半導体領域で形成し、 ［Ｎ＿ｐ＿２＿ｑｌ＿３］／ε≒Ｅ＿Ｂ／２・・・（４
   ）を満足するように前記薄い層の厚さｌ＿３及び不純物
   密度Ｎ＿ｐ＿２を選ぶことによつて最大順方向阻止電圧
   、逆方向耐圧ともにＥ＿Ｂｌ＿２／２に近い値に設定さ
   れたことを特徴とする前記特許請求の範囲第１項乃至第
   ９項のいずれか一項に記載の静電誘導サイリスタ。 （１１）さらに逆方向耐圧を持たせるべく、所望の逆方
   向耐圧を有するショットキーダイオードもしくはｐ＾＋
   ｉｎ＾＋ダイオードを主電極に直列に接続されたことを
   特徴とする前記特許請求の範囲第１項乃至第７項のいず
   れか一項又は第９項に記載の静電誘導サイリスタ。 （１２）アノード・カソード間に最大逆方向電圧Ｖ＿ａ
   ＿ｒ＿ｍ＿ａ＿ｘを印加し、前記アノード領域と前記薄
   い層との間のｐｎ接合面の最大電界強度Ｅ＿ｍ＿ａ＿ｘ
   がほぼなだれ閾電界強度Ｅ＿Ｂに等しくなつた時に、ア
   ノード領域側から前記高抵抗半導体基板中に広がる空乏
   層が前記接合ゲート領域近傍に到達すべく Ｅ＿ｍ＿ａ＿ｘ＝［Ｎ＿ｐ＿１＿ｑｌ＿２］／ε＋［Ｎ
   ＿ｐ＿２＿ｑｌ＿３］／ε≦Ｅ＿Ｂ・・・（５） を満足するようにＮ＿ｐ＿１及びｌ＿２、Ｎ＿ｐ＿２及
   びｌ＿３の値を選定し、かつ最大逆方向耐圧Ｖ＿ａ＿ｒ
   ＿ｍ＿ａ＿ｘが Ｖ＿ａ＿ｒ＿ｍ＿ａ＿ｘ≒［Ｎ＿ｐ＿１＿ｑｌ＿２＾２
   ］／２ε＋［Ｎ＿ｐ＿２＿ｑｌ＿３＾２］／２ε＋［Ｎ
   ＿ｐ＿１＿ｑｌ＿２ｌ＿３］／ε・・・（６）で与えら
   れることを特徴とする前記特許請求の範囲第１項乃至第
   ７項のいずれか一項又は第９項に記載の静電誘導サイリ
   スタ。