JPH0374877A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0374877A JPH0374877A JP21098989A JP21098989A JPH0374877A JP H0374877 A JPH0374877 A JP H0374877A JP 21098989 A JP21098989 A JP 21098989A JP 21098989 A JP21098989 A JP 21098989A JP H0374877 A JPH0374877 A JP H0374877A
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- Pending
Links
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
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Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、トランジスタ等の半導体装置に関するもので
あり、高耐圧・大電流の制御に特に適するものである。
あり、高耐圧・大電流の制御に特に適するものである。
［従来の技術］
電力制御用の半導体装置としては、従来、バイポーラト
ランジスタ、ＭＯＳＦＥＴ、サイリスタ、ＧＴＯ（ゲー
トターンオフ型サイリスタ）、５ＩＴ（静電誘導トラン
ジスタ）、ＳＩサイリスタ（静電誘導サイリスタ〉が用
いられている。近年、電気機器へのインバータ回路の応
用が広がっており、インバータ回路をｉｔしている主要
部品であるスイッチング素子（電力用半導体装置）の高
性能化が必要とされている。
ランジスタ、ＭＯＳＦＥＴ、サイリスタ、ＧＴＯ（ゲー
トターンオフ型サイリスタ）、５ＩＴ（静電誘導トラン
ジスタ）、ＳＩサイリスタ（静電誘導サイリスタ〉が用
いられている。近年、電気機器へのインバータ回路の応
用が広がっており、インバータ回路をｉｔしている主要
部品であるスイッチング素子（電力用半導体装置）の高
性能化が必要とされている。
［発明が解決しようとする課Ｍ］
ＳＩサイリスタはゲートの電位を変えることによって駆
動することが可能であるが、実回路上では遮断時にゲー
ト部分の電荷を引き抜く必要があるため、かなりの駆動
電流が必要である。このため、ＳＩサイリスタの駆動回
路は単なる電圧印加のための回路ではなく、電流を制御
できる必要があり、その回路構成が複雑になるという問
題があった。ＧＴＯではさらにパワーを要するゲート転
流回路が必要であり、その制御回路は単純ではない。
動することが可能であるが、実回路上では遮断時にゲー
ト部分の電荷を引き抜く必要があるため、かなりの駆動
電流が必要である。このため、ＳＩサイリスタの駆動回
路は単なる電圧印加のための回路ではなく、電流を制御
できる必要があり、その回路構成が複雑になるという問
題があった。ＧＴＯではさらにパワーを要するゲート転
流回路が必要であり、その制御回路は単純ではない。
また、ＧＴＯではゲート転流回路の誤動作や容量の不整
合等で、電流を遮断できなくなる危険性を内在している
。ＩＧＢＴ（絶縁ゲート型パイボーラトランジスタ〉は
ＭＯＳＦＥＴと同様の絶縁ゲートを有しているため、基
本的に電圧駆動型であり、制御回路は簡便になり得るが
、ＩＧＢＴでも内部のＰＮＰＮスイッチ（サイリスク）
が点弧されると、ゲート信号では電流を遮断できなくな
る危険性がある。
合等で、電流を遮断できなくなる危険性を内在している
。ＩＧＢＴ（絶縁ゲート型パイボーラトランジスタ〉は
ＭＯＳＦＥＴと同様の絶縁ゲートを有しているため、基
本的に電圧駆動型であり、制御回路は簡便になり得るが
、ＩＧＢＴでも内部のＰＮＰＮスイッチ（サイリスク）
が点弧されると、ゲート信号では電流を遮断できなくな
る危険性がある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、駆動回路の単純化と動作の安全
性の向上が達成できる半導体装置を提供することにある
。
の目的とするところは、駆動回路の単純化と動作の安全
性の向上が達成できる半導体装置を提供することにある
。
［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、第１
図に示すように、第１導電型の半導体基板（Ｎ層３）の
表面に離間されて形成された第２導電型の第１層（１層
１）を有し、離間された第１層の間に形成された掘り込
み領域４を有し、掘り込み領域の壁面に絶縁膜５を介し
て形成された第１電極（ゲート電ｔｉＧ）を有し、半導
体基板表面と第１層に接続された第２電１（カソード電
極Ｋ）を有し、半導体基板の裏面に第２導電型の第２層
（９層２）を有し、第２Ｎに接続された第３電極（アノ
ード電極Ａ）を有することを特徴とするものである。
図に示すように、第１導電型の半導体基板（Ｎ層３）の
表面に離間されて形成された第２導電型の第１層（１層
１）を有し、離間された第１層の間に形成された掘り込
み領域４を有し、掘り込み領域の壁面に絶縁膜５を介し
て形成された第１電極（ゲート電ｔｉＧ）を有し、半導
体基板表面と第１層に接続された第２電１（カソード電
極Ｋ）を有し、半導体基板の裏面に第２導電型の第２層
（９層２）を有し、第２Ｎに接続された第３電極（アノ
ード電極Ａ）を有することを特徴とするものである。
［作用］
本発明にあっては、掘り込み領域４がＭＯ３構造となっ
ており、第１電極（ゲート電極Ｇ）への印加電圧を変化
させることによって、掘り込み領域４の半導体基板壁面
の表面部のキャリアの分布や密度を制御できる。第１層
（Ｐ層ｌ）からは掘り込み領域４の方向にも空乏層が形
成されており、この空乏層と第１電極（ゲート電ｉＧ）
の印加電圧のバランスによって、掘り込み領域４のＭＯ
３構造の表面部分のチャンネル形成を制御することが可
能であり、これによって第２電８ｉ！（カソード電極Ｋ
）から第３電ｒ７１（アノード電極Ａ）へのキャリアの
注入と遮断を制御できるものであり、電圧制御型の駆動
回路で導通及び遮断を制御できる０本発明にあっては、
さらに、ＰＮＰＮ接合が存在しないため、サイリスタ点
弧の危険性は無い。
ており、第１電極（ゲート電極Ｇ）への印加電圧を変化
させることによって、掘り込み領域４の半導体基板壁面
の表面部のキャリアの分布や密度を制御できる。第１層
（Ｐ層ｌ）からは掘り込み領域４の方向にも空乏層が形
成されており、この空乏層と第１電極（ゲート電ｉＧ）
の印加電圧のバランスによって、掘り込み領域４のＭＯ
３構造の表面部分のチャンネル形成を制御することが可
能であり、これによって第２電８ｉ！（カソード電極Ｋ
）から第３電ｒ７１（アノード電極Ａ）へのキャリアの
注入と遮断を制御できるものであり、電圧制御型の駆動
回路で導通及び遮断を制御できる０本発明にあっては、
さらに、ＰＮＰＮ接合が存在しないため、サイリスタ点
弧の危険性は無い。
［実施例］
第１図は、本発明の一実施例の断面図である。
単結晶シリコン等よりなる半導体基板には、表面側のＮ
層３と裏面側の９層２からなるＰＮ接合が形成されてい
る。Ｎ層３の表面には離間して１層１が形成されている
。１層１の間には掘り込み領域４が形成されている。掘
り込み領域４の壁面には二酸化シリコン等の絶縁膜５を
介してアルミニウムや多結晶シリコン等の材料を用いた
ゲート電極Ｇが配置されている。このように、掘り込み
領域４にはＭＯ３ｌ’ｌ造が形成される。カソード電極
には１層１とＮ層３とに接続されており、アノード電極
Ａは裏面側の９層２に接続されている。
層３と裏面側の９層２からなるＰＮ接合が形成されてい
る。Ｎ層３の表面には離間して１層１が形成されている
。１層１の間には掘り込み領域４が形成されている。掘
り込み領域４の壁面には二酸化シリコン等の絶縁膜５を
介してアルミニウムや多結晶シリコン等の材料を用いた
ゲート電極Ｇが配置されている。このように、掘り込み
領域４にはＭＯ３ｌ’ｌ造が形成される。カソード電極
には１層１とＮ層３とに接続されており、アノード電極
Ａは裏面側の９層２に接続されている。
１層１と掘り込み領域４の間隔、及び１層１の不純物濃
度とＮ層３の不純物濃度は、１層１から伸びた空乏層が
掘り込み領域４に到達し、ゲート電位がしきい値以下の
とき、アノード電極Ａからカソード電極にへの電流を遮
断できるように設計されている。ゲート電ｉＧにしきい
値以上の正の電圧を印加すると、掘り込み領域４におけ
るＭＯ８構造の半導体表面部分に電子の蓄積層を形成す
ることができる。このとき、この蓄積層をチャンネルと
する電子電流によってカソード電極にとアノード電極Ａ
の間を導通状態とすることができる。
度とＮ層３の不純物濃度は、１層１から伸びた空乏層が
掘り込み領域４に到達し、ゲート電位がしきい値以下の
とき、アノード電極Ａからカソード電極にへの電流を遮
断できるように設計されている。ゲート電ｉＧにしきい
値以上の正の電圧を印加すると、掘り込み領域４におけ
るＭＯ８構造の半導体表面部分に電子の蓄積層を形成す
ることができる。このとき、この蓄積層をチャンネルと
する電子電流によってカソード電極にとアノード電極Ａ
の間を導通状態とすることができる。
この導通状態のときは、電子電流の流れと共に正孔の注
入が開始され、バイポーラモードでの導通状態が可能と
なる。ゲート電位をしきい値以下のレベルに低下させる
と、１層１からの空乏層が伸びて、電子の蓄積層である
チャンネルを消滅させ、カソード電極にとアノード電ｉ
Ａの間は遮断状態となる。
入が開始され、バイポーラモードでの導通状態が可能と
なる。ゲート電位をしきい値以下のレベルに低下させる
と、１層１からの空乏層が伸びて、電子の蓄積層である
チャンネルを消滅させ、カソード電極にとアノード電ｉ
Ａの間は遮断状態となる。
［発明の効果］
本発明は上述のように、表面に配置されたＰＮ接合の空
乏層でＭＯＳＦＥＴ構造のチャンネル部分をノーマルオ
フ状態としておいて、ＭＯＳＦＥＴのゲートに電圧を印
加することで、チャンネル部の空乏層の表面部分に蓄積
層を発生させ、導通状態にすることができる。すなわち
、絶縁ゲートによってバイポーラ電流が制御できる半導
体装置が実現できる。さらに、構造的なＰＮＰＮ接合を
有しないため、ラッチアップ（サイリスタ点弧）の危険
性は極めて少ない。したがって、絶縁ゲートによって駆
動回路が単純化でき、しかもラッチアップの危険性が少
なく、信頼性の高い動作が実現できるという効果がある
。
乏層でＭＯＳＦＥＴ構造のチャンネル部分をノーマルオ
フ状態としておいて、ＭＯＳＦＥＴのゲートに電圧を印
加することで、チャンネル部の空乏層の表面部分に蓄積
層を発生させ、導通状態にすることができる。すなわち
、絶縁ゲートによってバイポーラ電流が制御できる半導
体装置が実現できる。さらに、構造的なＰＮＰＮ接合を
有しないため、ラッチアップ（サイリスタ点弧）の危険
性は極めて少ない。したがって、絶縁ゲートによって駆
動回路が単純化でき、しかもラッチアップの危険性が少
なく、信頼性の高い動作が実現できるという効果がある
。
第１図は本発明の一実施例に係る半導体装置の断面図で
ある。 １．２はＰ層、３はＮ層、４は掘り込み領域、５は絶縁
膜である。
ある。 １．２はＰ層、３はＮ層、４は掘り込み領域、５は絶縁
膜である。
Claims (1)
- （１）第１導電型の半導体基板の表面に離間されて形成
された第２導電型の第１層を有し、離間された第１層の
間に形成された掘り込み領域を有し、堀り込み領域の壁
面に絶縁膜を介して形成された第１電極を有し、半導体
基板表面と第１層に接続された第２電極を有し、半導体
基板の裏面に第２導電型の第２層を有し、第２層に接続
された第３電極を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098989A JPH0374877A (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21098989A JPH0374877A (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374877A true JPH0374877A (ja) | 1991-03-29 |
Family
ID=16598477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21098989A Pending JPH0374877A (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294189A (ja) * | 2007-05-24 | 2008-12-04 | Shindengen Electric Mfg Co Ltd | 静電誘導サイリスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650564A (en) * | 1979-10-01 | 1981-05-07 | Semiconductor Res Found | Insulated gate type static induction thyristor |
| JPS62247566A (ja) * | 1986-08-21 | 1987-10-28 | Semiconductor Res Found | 静電誘導サイリスタ |
-
1989
- 1989-08-15 JP JP21098989A patent/JPH0374877A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650564A (en) * | 1979-10-01 | 1981-05-07 | Semiconductor Res Found | Insulated gate type static induction thyristor |
| JPS62247566A (ja) * | 1986-08-21 | 1987-10-28 | Semiconductor Res Found | 静電誘導サイリスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294189A (ja) * | 2007-05-24 | 2008-12-04 | Shindengen Electric Mfg Co Ltd | 静電誘導サイリスタ |
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