JPH06236990A - Ｍｏｓ制御ダイオード - Google Patents
Ｍｏｓ制御ダイオードInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳ制御ダイオードであって、大電力で使
用可能な素子を簡単に製造すること。 【構成】 ｐ+ 層５とｎ- 層４とｎ+ 層９とから成るＭ
ＯＳ制御ダイオード１が開示されている。ｎ+ 層９を完
全に囲むｐ領域８がｎ- 層４とｎ+ 層９との間に設けら
れている。ｐ領域８は、その上に設けられているゲート
電極に電圧をかけることによって橋絡され得る。その結
果、該ダイオードは、通常阻止状態から伝導状態へと変
化する。該ダイオードは、カソード側のエッジ終端によ
って高い阻止能力を備えることが出来る。アノード側の
エッジ終端１５は逆阻止ダイオードをもたらし、アノー
ド側の短絡回路１４は逆伝導ダイオードをもたらす。
用可能な素子を簡単に製造すること。 【構成】 ｐ+ 層５とｎ- 層４とｎ+ 層９とから成るＭ
ＯＳ制御ダイオード１が開示されている。ｎ+ 層９を完
全に囲むｐ領域８がｎ- 層４とｎ+ 層９との間に設けら
れている。ｐ領域８は、その上に設けられているゲート
電極に電圧をかけることによって橋絡され得る。その結
果、該ダイオードは、通常阻止状態から伝導状態へと変
化する。該ダイオードは、カソード側のエッジ終端によ
って高い阻止能力を備えることが出来る。アノード側の
エッジ終端１５は逆阻止ダイオードをもたらし、アノー
ド側の短絡回路１４は逆伝導ダイオードをもたらす。
Description
【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、パワー・エレクトロニクスの
分野に基づく。本発明は、特許請求の範囲の欄の請求項
１の前提部に記載の半導体ダイオードから出発する。
分野に基づく。本発明は、特許請求の範囲の欄の請求項
１の前提部に記載の半導体ダイオードから出発する。
【０００２】
【従来技術の説明】この様な半導体ダイオードは、例え
ば、Ｒ．ミュラー著の『半導体エレクトロニクス素子』
（シュプリンガー出版）（“Bauelemente der Halbleit
er-Elektronik"(Springer Verlag 1979)に既に記載され
ている。ｐ+ ｎ- ｎ+ 構造を有するこの様なダイオード
は、普通はピン・ダイオードと呼ばれていて、パワー・
ダイオードとして広範に使われている。オフにスイッチ
ングされ得るパワー半導体素子の場合には、制御性が単
純で、保護回路が単純であるために、ＭＯＳ制御素子が
パワー・エレクトロニクスにますます広く使われるよう
になっており、新しい応用分野がますます広く開けつつ
ある。その様な素子はパワーＭＯＳＦＥＴ，ＩＧＢＴ及
びＭＣＴである。パワーＭＯＳＦＥＴは、非常に高いス
イッチング周波数（ＭＨｚ）まで使用可能であって、ま
た制御しやすく、大電流（数百Ａ）を並列接続によって
制御することが出来るが、最大阻止電圧は割合に限られ
ている（数百Ｖ）。しかし、この事情のゆえに、この様
な素子は大パワー分野に使用され得ない。ＩＧＢＴのス
イッチング周波数は、ＭＯＳＦＥＴのそれに比べると確
かに顕著に減少しているが、これらの素子のオン抵抗は
比較的に低くて絶縁耐力は著しく高い（約１２００Ｖの
高さである）。この種の素子も、特別の問題無しに並列
に接続され得る。しかし、絶縁耐力が依然として常に低
すぎるために、大パワー分野での使用は不可能である。
ば、Ｒ．ミュラー著の『半導体エレクトロニクス素子』
（シュプリンガー出版）（“Bauelemente der Halbleit
er-Elektronik"(Springer Verlag 1979)に既に記載され
ている。ｐ+ ｎ- ｎ+ 構造を有するこの様なダイオード
は、普通はピン・ダイオードと呼ばれていて、パワー・
ダイオードとして広範に使われている。オフにスイッチ
ングされ得るパワー半導体素子の場合には、制御性が単
純で、保護回路が単純であるために、ＭＯＳ制御素子が
パワー・エレクトロニクスにますます広く使われるよう
になっており、新しい応用分野がますます広く開けつつ
ある。その様な素子はパワーＭＯＳＦＥＴ，ＩＧＢＴ及
びＭＣＴである。パワーＭＯＳＦＥＴは、非常に高いス
イッチング周波数（ＭＨｚ）まで使用可能であって、ま
た制御しやすく、大電流（数百Ａ）を並列接続によって
制御することが出来るが、最大阻止電圧は割合に限られ
ている（数百Ｖ）。しかし、この事情のゆえに、この様
な素子は大パワー分野に使用され得ない。ＩＧＢＴのス
イッチング周波数は、ＭＯＳＦＥＴのそれに比べると確
かに顕著に減少しているが、これらの素子のオン抵抗は
比較的に低くて絶縁耐力は著しく高い（約１２００Ｖの
高さである）。この種の素子も、特別の問題無しに並列
に接続され得る。しかし、絶縁耐力が依然として常に低
すぎるために、大パワー分野での使用は不可能である。
【０００３】ＭＯＳ制御サイリスタ（ＭＣＴ）は、オン
抵抗の低いことを特徴としていて、非常に高い電圧のた
めにも設計され得る。しかし、大面積素子（＝大電流）
の製造とＭＣＴの並列接続とは、その内部構造の故に、
今までは不可能であったので、この場合にも大パワーの
応用は実現し得なかった。全てのＭＯＳ制御素子に共通
に言えることは、それらが割合に微細な構造（＜＝５μ
ｍ）を持っていて、従って程よいチップ歩留りのために
チップ面積が依然として約２cm2 に限られる。また、製
造コストは、オフにスイッチングされ得るバイポーラ素
子（トランジスタ、ＧＴＯ）に比べて割合に高い。よっ
て、ＭＯＳ制御素子は単純で低損失制御であるけれど
も、大パワーの分野での応用は、製造のための厳しい要
件とは、依然として問題である。
抵抗の低いことを特徴としていて、非常に高い電圧のた
めにも設計され得る。しかし、大面積素子（＝大電流）
の製造とＭＣＴの並列接続とは、その内部構造の故に、
今までは不可能であったので、この場合にも大パワーの
応用は実現し得なかった。全てのＭＯＳ制御素子に共通
に言えることは、それらが割合に微細な構造（＜＝５μ
ｍ）を持っていて、従って程よいチップ歩留りのために
チップ面積が依然として約２cm2 に限られる。また、製
造コストは、オフにスイッチングされ得るバイポーラ素
子（トランジスタ、ＧＴＯ）に比べて割合に高い。よっ
て、ＭＯＳ制御素子は単純で低損失制御であるけれど
も、大パワーの分野での応用は、製造のための厳しい要
件とは、依然として問題である。
【０００４】
【発明の概要】従って、本発明の一つの目的は、大パワ
ー目的に適当であって簡単に製造できる新規な素子を提
供することである。最初に述べた種類の半導体ダイオー
ドの場合には、この目的は請求項１の特徴の全体により
達成される。この場合、本発明はＭＯＳ制御ダイオード
（ＭＣＤ）に関する。このＭＣＤは、特に、ｐ領域がｎ
- 層とｎ+ 層との間に設けられ、このｐ領域が架橋され
ることを可能にする手段が設けられるたとを特徴とす
る。第一の代表的実施例では、この手段は、該ｐ領域の
上に設けられる絶縁されたゲート電極から成る。正電圧
がかけられるとき、該ｐ領域にｎにチャネルが形成され
るが、このｎチャネルは、該ｎ- 層と該ｎ+ 層とを結合
させる。別の代表的実施例では、カソードの側にエッジ
終端が設けられる。その結果として、該素子は大阻止能
力を有する。別の実施例は、従属請求項から生じる。本
発明による構成の利点は、発明が、発明に伴う利点の全
てを有するＭＯＳ制御素子に関しているが、その構成が
単純であるために製造が容易で且つ直列又は並列にも容
易に接続され得るということである。
ー目的に適当であって簡単に製造できる新規な素子を提
供することである。最初に述べた種類の半導体ダイオー
ドの場合には、この目的は請求項１の特徴の全体により
達成される。この場合、本発明はＭＯＳ制御ダイオード
（ＭＣＤ）に関する。このＭＣＤは、特に、ｐ領域がｎ
- 層とｎ+ 層との間に設けられ、このｐ領域が架橋され
ることを可能にする手段が設けられるたとを特徴とす
る。第一の代表的実施例では、この手段は、該ｐ領域の
上に設けられる絶縁されたゲート電極から成る。正電圧
がかけられるとき、該ｐ領域にｎにチャネルが形成され
るが、このｎチャネルは、該ｎ- 層と該ｎ+ 層とを結合
させる。別の代表的実施例では、カソードの側にエッジ
終端が設けられる。その結果として、該素子は大阻止能
力を有する。別の実施例は、従属請求項から生じる。本
発明による構成の利点は、発明が、発明に伴う利点の全
てを有するＭＯＳ制御素子に関しているが、その構成が
単純であるために製造が容易で且つ直列又は並列にも容
易に接続され得るということである。
【０００５】本発明と、その利点の多くとの一層充分な
理解は、添付図面と関連させて、以下の詳細な説明を参
照すれば容易に得られる。
理解は、添付図面と関連させて、以下の詳細な説明を参
照すれば容易に得られる。
【０００６】
【実施例】図面を参照する。図面において同じ参照数字
は全図を通じて同一の又は対応する部分を指している。
図１は本発明によるＭＯＳ制御ダイオード即ちＭＣＤＩ
を示す。このダイオード即ちＭＣＤＩは、二つの主面
２、３の間に第１のｎ- 電荷キャリヤー層４と第２のｐ
+ 電荷キャリヤー層５とを有するシリコン基板から構成
されている。トレンチの形の複数のｐ領域８が第１電荷
キャリヤー層４中に拡散されている。各ｐ領域８はｎ+
領域９を囲んでおり、これもトレンチの形であるけれど
も、大きさは比較的に小さくてｎ+ ドーピングされてい
る。ｎ+ 領域９とｐ- 領域８とは、第１主面２まで貫通
している。ｐ- 領域８間で、ｎ- 電荷キャリヤー層４
は、第１主面２まで貫通している。ｐ+ 電荷キャリヤー
層５と、ｎ- 電荷キャリヤー層４とｎ+ 領域９とは、大
パワー・ダイオードの既知のピン構造を形成している。
その結果として、ｐ+ 層５はＭＣＤＩのアノード７を表
し、ｎ+ 領域はカソード６を形成する。アノード７とカ
ソード６とは、共に、ｐ+ 層５又はｎ+ 領域９とそれぞ
れ接触する金属層（それぞれ１２又は１１）により形成
される。
は全図を通じて同一の又は対応する部分を指している。
図１は本発明によるＭＯＳ制御ダイオード即ちＭＣＤＩ
を示す。このダイオード即ちＭＣＤＩは、二つの主面
２、３の間に第１のｎ- 電荷キャリヤー層４と第２のｐ
+ 電荷キャリヤー層５とを有するシリコン基板から構成
されている。トレンチの形の複数のｐ領域８が第１電荷
キャリヤー層４中に拡散されている。各ｐ領域８はｎ+
領域９を囲んでおり、これもトレンチの形であるけれど
も、大きさは比較的に小さくてｎ+ ドーピングされてい
る。ｎ+ 領域９とｐ- 領域８とは、第１主面２まで貫通
している。ｐ- 領域８間で、ｎ- 電荷キャリヤー層４
は、第１主面２まで貫通している。ｐ+ 電荷キャリヤー
層５と、ｎ- 電荷キャリヤー層４とｎ+ 領域９とは、大
パワー・ダイオードの既知のピン構造を形成している。
その結果として、ｐ+ 層５はＭＣＤＩのアノード７を表
し、ｎ+ 領域はカソード６を形成する。アノード７とカ
ソード６とは、共に、ｐ+ 層５又はｎ+ 領域９とそれぞ
れ接触する金属層（それぞれ１２又は１１）により形成
される。
【０００７】相互に接続された複数のゲート電極１６
は、第１主面２の上に設けられていて、絶縁層１７によ
って電気的に絶縁されている。これらのゲート電極１６
は、各々の場合にポリシリコン層１０により形成されて
いる。このポリシリコン層１０は、ｎ+ 領域９のエッジ
から、関連するｐ領域８を越え、二つの隣接するｐ領域
８の間に位置するｎ- 層４を越え、隣接するｐ領域８を
越えて、隣接するｎ+ 領域９のエッジまで延在してい
る。ゲート絶縁１７は、カソードのメタライゼーション
１１で被覆されている。本発明により、付加的なｐ領域
８がｎ- 層４とｎ+ 領域９との間に設けられている。従
って、ＭＣＤＩは順方向に阻止する、即ち正電圧がアノ
ードにかけられたときに阻止するが、カソードは接地さ
れている。この阻止能力は、ｐ領域８とｎ- 層４との間
に順電圧方向に形成された空間電荷ゾーンにより確実に
される。よって、この素子は通常はオフにスイッチング
されている（『通常オフ』）。約５Ｖの正電圧がゲート
１６にかかると、ｎ伝導チャネルがｐ領域８に形成され
るが、このチャネルはカソード６又はｎ+ 領域９をｎ-
層４に結合させる。このｎチャネルの結果として、ＭＣ
Ｄは順方向に伝導する。
は、第１主面２の上に設けられていて、絶縁層１７によ
って電気的に絶縁されている。これらのゲート電極１６
は、各々の場合にポリシリコン層１０により形成されて
いる。このポリシリコン層１０は、ｎ+ 領域９のエッジ
から、関連するｐ領域８を越え、二つの隣接するｐ領域
８の間に位置するｎ- 層４を越え、隣接するｐ領域８を
越えて、隣接するｎ+ 領域９のエッジまで延在してい
る。ゲート絶縁１７は、カソードのメタライゼーション
１１で被覆されている。本発明により、付加的なｐ領域
８がｎ- 層４とｎ+ 領域９との間に設けられている。従
って、ＭＣＤＩは順方向に阻止する、即ち正電圧がアノ
ードにかけられたときに阻止するが、カソードは接地さ
れている。この阻止能力は、ｐ領域８とｎ- 層４との間
に順電圧方向に形成された空間電荷ゾーンにより確実に
される。よって、この素子は通常はオフにスイッチング
されている（『通常オフ』）。約５Ｖの正電圧がゲート
１６にかかると、ｎ伝導チャネルがｐ領域８に形成され
るが、このチャネルはカソード６又はｎ+ 領域９をｎ-
層４に結合させる。このｎチャネルの結果として、ＭＣ
Ｄは順方向に伝導する。
【０００８】その結果として、オン・オフとスイッチン
グすることが出来て主として非常に単純な構成を特徴と
する新しいＭＯＳ制御素子が得られる。このＭＣＤＩの
種々の好ましい実施例が存在し、それらが図１〜３に示
されている。上記した構造に加えて、エッジ終端１３が
図１においてカソード側に設けられている。エッジ終端
１３は、だんだん狭くなるｐ領域により形成される。こ
のｐ領域は、一番外側のゲート・ポリシリコン層１０か
ら、該素子のエッジまでは届かない点まで伸びている。
カソード側のこの様なエッジ終端１３の結果として、Ｍ
ＣＤＩは、オフにスイッチングされた状態にあるとき
に、非常に高い阻止電圧に耐えることが出来る。図１の
構造に加えて、図２のアノード側にエッジ終端１５があ
る。このエッジ終端１５は、カソード側のエッジ終端１
３と同様に構成されている。この様なアノード側のエッ
ジ終端１５は、逆方向に阻止する、即ちカソードがアノ
ードに対して正の電圧にあるときに阻止するＭＣＤを生
じさせる。図１の構造に加えて、図３においてはアノー
ド側に短絡回路１４がある。これらのアノード短絡回路
は、ｐ+ 層５を貫通するｎ+ 領域１４により形成され
る。アノード側のこの様な短絡回路１４は、逆方向に、
即ちカソードがアノードに対して正の電圧であるとき
に、伝導するＭＣＤを生じさせる。
グすることが出来て主として非常に単純な構成を特徴と
する新しいＭＯＳ制御素子が得られる。このＭＣＤＩの
種々の好ましい実施例が存在し、それらが図１〜３に示
されている。上記した構造に加えて、エッジ終端１３が
図１においてカソード側に設けられている。エッジ終端
１３は、だんだん狭くなるｐ領域により形成される。こ
のｐ領域は、一番外側のゲート・ポリシリコン層１０か
ら、該素子のエッジまでは届かない点まで伸びている。
カソード側のこの様なエッジ終端１３の結果として、Ｍ
ＣＤＩは、オフにスイッチングされた状態にあるとき
に、非常に高い阻止電圧に耐えることが出来る。図１の
構造に加えて、図２のアノード側にエッジ終端１５があ
る。このエッジ終端１５は、カソード側のエッジ終端１
３と同様に構成されている。この様なアノード側のエッ
ジ終端１５は、逆方向に阻止する、即ちカソードがアノ
ードに対して正の電圧にあるときに阻止するＭＣＤを生
じさせる。図１の構造に加えて、図３においてはアノー
ド側に短絡回路１４がある。これらのアノード短絡回路
は、ｐ+ 層５を貫通するｎ+ 領域１４により形成され
る。アノード側のこの様な短絡回路１４は、逆方向に、
即ちカソードがアノードに対して正の電圧であるとき
に、伝導するＭＣＤを生じさせる。
【０００９】他の全てのＭＯＳ制御素子（ＭＣＴ，ＩＧ
ＢＴ，ＭＯＳＦＥＴ）と同じく、本発明のＭＯＳ制御ダ
イオードは、この様な整列接続された多数の基本的セル
又はストリップから成り、各々の場合に、そのうちの３
個が図１〜３に示されており、その機能については既に
前述した通りである。しかし、これらの既知のＭＯＳ制
御素子に比べて、以下の主要な利点が得られる。 − 即ち、構造が完全に自己調整式である、即ち、調整
が不正確であるために役に立たない素子が無い。 − 該阻止を製造するために必要なマスク・レベルは原
則として次の３個だけ、即ち、 ａ） ポリシリコンの構造化（カソード６、エッジ終端
１３及び調整マークの製造）、 ｂ） ゲート１６とカソード６との間の酸化珪素から成
る絶縁層１７の構造化（接点穴エッチング）、 ｃ） カソード・メタライゼーション１１の構造化、だ
けである。
ＢＴ，ＭＯＳＦＥＴ）と同じく、本発明のＭＯＳ制御ダ
イオードは、この様な整列接続された多数の基本的セル
又はストリップから成り、各々の場合に、そのうちの３
個が図１〜３に示されており、その機能については既に
前述した通りである。しかし、これらの既知のＭＯＳ制
御素子に比べて、以下の主要な利点が得られる。 − 即ち、構造が完全に自己調整式である、即ち、調整
が不正確であるために役に立たない素子が無い。 − 該阻止を製造するために必要なマスク・レベルは原
則として次の３個だけ、即ち、 ａ） ポリシリコンの構造化（カソード６、エッジ終端
１３及び調整マークの製造）、 ｂ） ゲート１６とカソード６との間の酸化珪素から成
る絶縁層１７の構造化（接点穴エッチング）、 ｃ） カソード・メタライゼーション１１の構造化、だ
けである。
【００１０】実際には、カソード側のエッジ終端を実現
するために、専用のマスク・レベルを使うのも有益であ
る。このことは、アノード側のエッジ終端とアノード側
の短絡回路とにも言えることである。よって、本発明に
よるＭＯＳ制御ダイオードは、構成の単純さに関して最
適の構造を有する。これは、何らの問題無く並列にも直
列にも接続され得る。明らかに、上記の教示に鑑みて本
発明の種々の修正及び変形が可能である。従って、特許
請求の範囲の欄の記載内容の範囲内で、明細書に詳しく
記載した以外の態様で本発明を実施し得ることが理解さ
れるべきである。
するために、専用のマスク・レベルを使うのも有益であ
る。このことは、アノード側のエッジ終端とアノード側
の短絡回路とにも言えることである。よって、本発明に
よるＭＯＳ制御ダイオードは、構成の単純さに関して最
適の構造を有する。これは、何らの問題無く並列にも直
列にも接続され得る。明らかに、上記の教示に鑑みて本
発明の種々の修正及び変形が可能である。従って、特許
請求の範囲の欄の記載内容の範囲内で、明細書に詳しく
記載した以外の態様で本発明を実施し得ることが理解さ
れるべきである。
【図１】大阻止能力を有するＭＯＳ制御ダイオードの断
面図である。
面図である。
【図２】逆阻止ＭＯＳ制御ダイオードの断面図である。
【図３】逆伝導ＭＯＳ制御ダイオードの断面図である。
Claims (7)
- 【請求項１】 ａ） 二つの主面（２、３）の間に設け
られていて、第１のｎ- 電荷キャリヤー層（４）と第２
のｐ+ 電荷キャリヤー層（５）とから形成されるｐｎ接
合と、 ｂ） カソード・メタライゼーション（１１）と第１の
ｎ- 電荷キャリヤー層（４）との間に設けられていて、
該カソード・メタライゼーション（１１）と電気的に接
触するｎ+ 領域（９）と、 ｃ） 第２の主面（３）に設けられていて、第２の電荷
キャリヤー層（５）に電気的に結合されているアノード
・メタライゼーション（１２）とを有する半導体ダイオ
ードであって、 ｄ） ｎ+ 領域（９）とｎ- 電荷キャリヤー層（４）と
の間にｐ領域（８）が設けられており、 ｅ） ｐ領域（８）をｎ伝導チャネルを介して短絡する
手段が第１の主面（２）に設けられており、チャネルは
該ｎ+ 領域（９）をｎ- 電荷キャリヤー層（４）に結合
することを特徴とする半導体ダイオード。 - 【請求項２】 該手段は、第１主面（２）から絶縁され
ているポリシリコン層（１０）から成るゲート電極（１
６）から成っており、このポリシリコン層（１０）は、
各々の場合に、ｎ+ 領域（９）のエッジから、関連する
ｐ領域（８）と、間に位置する第１電荷キャリヤー層
（４）の領域とを越えて、隣接するｎ+領域（９）のエ
ッジまで伸びていることを特徴とする請求項１に記載の
半導体ダイオード。 - 【請求項３】 ｐ領域（８）は、第１電荷キャリヤー層
（４）の中に導入されてｎ+ 領域（９）を完全に囲むト
レンチとして構成されていることを特徴とする請求項２
に記載の半導体ダイオード。 - 【請求項４】 第１電荷キャリヤー層（４）は、ｐ型に
ドーピングされたエッジ終端（１３）を有しており、こ
れはカソードの側で第１主面（２）まで貫通しているこ
とを特徴とする、上記請求項の中の一つに記載の半導体
ダイオード。 - 【請求項５】 第１電荷キャリヤー層（５）はｐ型にド
ーピングされたエッジ終端（１５）を有しており、これ
はアノードの側で第２主面（３）まで貫通していること
を特徴とする上記請求項の中の一つに記載の半導体ダイ
オード。 - 【請求項６】 アノード短絡回路を形成する複数のｎ+
領域（１４）が第２電荷キャリヤー層（５）を通ること
を特徴とする請求項１〜４の中の一つに記載の半導体ダ
イオード。 - 【請求項７】 多数のｐ- 及びｎ+ 領域（それぞれ８及
び９）があり、それらの上に設けられたゲート電極（１
６）は相互に結合されていることを特徴とする上記請求
項の中の一つに記載の半導体ダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19924240027 DE4240027A1 (de) | 1992-11-28 | 1992-11-28 | MOS-gesteuerte Diode |
| DE4240027:9 | 1992-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236990A true JPH06236990A (ja) | 1994-08-23 |
Family
ID=6473874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29290693A Pending JPH06236990A (ja) | 1992-11-28 | 1993-11-24 | Ｍｏｓ制御ダイオード |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0600241A3 (ja) |
| JP (1) | JPH06236990A (ja) |
| DE (1) | DE4240027A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751023A (en) * | 1996-05-16 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2009094105A (ja) * | 2007-10-03 | 2009-04-30 | Denso Corp | 半導体装置及びその製造方法 |
| WO2017099122A1 (ja) * | 2015-12-11 | 2017-06-15 | ローム株式会社 | 半導体装置 |
| JP2020057746A (ja) * | 2018-10-04 | 2020-04-09 | 三菱電機株式会社 | 半導体装置 |
| US10892319B2 (en) | 2016-08-19 | 2021-01-12 | Rohm Co., Ltd. | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4265684B1 (ja) | 2007-11-07 | 2009-05-20 | トヨタ自動車株式会社 | 半導体装置 |
| CN106505092B (zh) * | 2016-08-18 | 2024-05-14 | 全球能源互联网研究院 | 一种垂直型半导体器件的双面终端结构 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3831187A (en) * | 1973-04-11 | 1974-08-20 | Rca Corp | Thyristor having capacitively coupled control electrode |
| NL185808C (nl) * | 1976-04-26 | 1990-07-16 | Gen Electric | Samengestelde hoogspanning-halfgeleiderinrichting. |
| US4816892A (en) * | 1982-02-03 | 1989-03-28 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
| GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JPS6336568A (ja) * | 1986-07-30 | 1988-02-17 | Toshiba Corp | 複合サイリスタ |
| EP0329992A3 (de) * | 1988-02-25 | 1990-03-21 | Siemens Aktiengesellschaft | Abschaltbarer Thyristor mit geringer Ansteuerleistung |
| DE3832731A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Leistungshalbleiterdiode |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| GB8921596D0 (en) * | 1989-09-25 | 1989-11-08 | Lucas Ind Plc | Mos gated bipolar devices |
| US5099300A (en) * | 1990-06-14 | 1992-03-24 | North Carolina State University | Gated base controlled thyristor |
| JP3321185B2 (ja) * | 1990-09-28 | 2002-09-03 | 株式会社東芝 | 高耐圧半導体装置 |
-
1992
- 1992-11-28 DE DE19924240027 patent/DE4240027A1/de not_active Withdrawn
-
1993
- 1993-11-02 EP EP93117673A patent/EP0600241A3/de not_active Withdrawn
- 1993-11-24 JP JP29290693A patent/JPH06236990A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751023A (en) * | 1996-05-16 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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| WO2017099122A1 (ja) * | 2015-12-11 | 2017-06-15 | ローム株式会社 | 半導体装置 |
| JPWO2017099122A1 (ja) * | 2015-12-11 | 2018-09-27 | ローム株式会社 | 半導体装置 |
| US10366905B2 (en) | 2015-12-11 | 2019-07-30 | Rohm Co., Ltd. | Semiconductor device |
| US10832922B2 (en) | 2015-12-11 | 2020-11-10 | Rohm Co., Ltd. | Semiconductor device |
| US10892319B2 (en) | 2016-08-19 | 2021-01-12 | Rohm Co., Ltd. | Semiconductor device |
| JP2020057746A (ja) * | 2018-10-04 | 2020-04-09 | 三菱電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4240027A1 (de) | 1994-06-01 |
| EP0600241A2 (de) | 1994-06-08 |
| EP0600241A3 (de) | 1995-02-01 |
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