JPS6336568A - 複合サイリスタ - Google Patents
複合サイリスタInfo
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- JPS6336568A JPS6336568A JP17983286A JP17983286A JPS6336568A JP S6336568 A JPS6336568 A JP S6336568A JP 17983286 A JP17983286 A JP 17983286A JP 17983286 A JP17983286 A JP 17983286A JP S6336568 A JPS6336568 A JP S6336568A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１つの半導体基板に主サイリスタとトリが用
の補助半導体素子とを形成した複合サイリスタに関する
もので、特に大電流を小電力で制御し、高ｄｖ／ｄｔ耐
岱を１ｑるサイリスタに適用されるものである。
の補助半導体素子とを形成した複合サイリスタに関する
もので、特に大電流を小電力で制御し、高ｄｖ／ｄｔ耐
岱を１ｑるサイリスタに適用されるものである。
（従来の技術）
大電流のサイリスタにおいては、使用上十分なｄＶ／ｄ
ｔ耐伍を持たせるため短絡エミッタ構造とすることが多
い。 この場合ゲート電流はＦｚｌＯｍΔ以上となり、
サイリスタの制御１１１源の小型化を容易に行うことが
できない。
ｔ耐伍を持たせるため短絡エミッタ構造とすることが多
い。 この場合ゲート電流はＦｚｌＯｍΔ以上となり、
サイリスタの制御１１１源の小型化を容易に行うことが
できない。
この点に対し、補助サイリスタを設けることが従来行わ
れている。 第３図は、このような主サイリスタと補助
サイリスタとを１つの半導体基板に並設した複合サイリ
スタの従来例の断面図である。 同図に示すように主サ
イリスタ８は、１つの半導体基板β−にＮ＋エミッタ領
域１．Ｐベース領域２、Ｎ−ベース領域３及びＰエミッ
タ領域４を積層したものである。 Ｎ“エミッタ領域１
は複数のエミッタに分ｖ１され、Ｐベース領域２の一部
は基板主面に露出し、これ等はカソード電極５によって
互いに短絡されている。 周知のようにこの短絡エミッ
タ構造は主サイリスタ８のｄｖ／ｄｔ耐ごを増加する。
れている。 第３図は、このような主サイリスタと補助
サイリスタとを１つの半導体基板に並設した複合サイリ
スタの従来例の断面図である。 同図に示すように主サ
イリスタ８は、１つの半導体基板β−にＮ＋エミッタ領
域１．Ｐベース領域２、Ｎ−ベース領域３及びＰエミッ
タ領域４を積層したものである。 Ｎ“エミッタ領域１
は複数のエミッタに分ｖ１され、Ｐベース領域２の一部
は基板主面に露出し、これ等はカソード電極５によって
互いに短絡されている。 周知のようにこの短絡エミッ
タ構造は主サイリスタ８のｄｖ／ｄｔ耐ごを増加する。
主サイリスタ８をターンオンするためのゲート電流は
一般に数１０ｉｌΔ以上となり、ゲート電極６に接続さ
れる外部制御電源の容量も大きなものが必要で、その小
型化は容易でない。 この問題を改善するために補助サ
イリスタ９が並設される。 補助サイリスタ９は第３図
に示すようにＮ＋エミッタ領域１ａ、Ｐベース領域２ａ
、Ｎ−ベース領域３ａ及びＰエミッタ領域４ａを積層し
たものである。 そのカソードｆｉ ［５ａと主サイリ
スタのゲート電畠極６とは外部配線で互いに接続されて
いる。
一般に数１０ｉｌΔ以上となり、ゲート電極６に接続さ
れる外部制御電源の容量も大きなものが必要で、その小
型化は容易でない。 この問題を改善するために補助サ
イリスタ９が並設される。 補助サイリスタ９は第３図
に示すようにＮ＋エミッタ領域１ａ、Ｐベース領域２ａ
、Ｎ−ベース領域３ａ及びＰエミッタ領域４ａを積層し
たものである。 そのカソードｆｉ ［５ａと主サイリ
スタのゲート電畠極６とは外部配線で互いに接続されて
いる。
補助サイリスタのゲート電極６ａにゲートトリガ信号を
加え補助サイリスタをターンオンすると、このオン電流
が主サイリスタのグー１〜電流となり、主サイリスタが
ターンオンする。 一般に補助サイリスタのゲートトリ
ガ電流は小さく、この小さな電流によって複合サイリス
タをターンオンザることができる。 従って複合サイリ
スタの制御゛１源は小電力のものでよく小型化が容易と
なる。
加え補助サイリスタをターンオンすると、このオン電流
が主サイリスタのグー１〜電流となり、主サイリスタが
ターンオンする。 一般に補助サイリスタのゲートトリ
ガ電流は小さく、この小さな電流によって複合サイリス
タをターンオンザることができる。 従って複合サイリ
スタの制御゛１源は小電力のものでよく小型化が容易と
なる。
しかしながら補助サイリスタは、構造上主音サイリスタ
と並列接続をした形となっている。 従ってこの複合サ
イリスタのｄｖ／ｄｔ耐母は、２つのサイリスタのｄｖ
／ｄｔ耐岳の弱い方の素子即ち補助１ノイリスタの耐重
で決定されるので、低い値となる。
と並列接続をした形となっている。 従ってこの複合サ
イリスタのｄｖ／ｄｔ耐母は、２つのサイリスタのｄｖ
／ｄｔ耐岳の弱い方の素子即ち補助１ノイリスタの耐重
で決定されるので、低い値となる。
（発明が解決しようとする問題点）
前述のように、短絡エミッタ構造でない補助サイリスタ
は、ゲート感度が数μへないし数百μΔと高感度であり
、主サイリスタのグー１ヘトリガ電流として数百ｍＡＰ
ｉ！度流すことができるカソード面積を有すれば良いの
で、小さな面積を主サイリスタに付加すれば良い。 こ
れによりサイリスタのスイッチングが容易となり、制御
電源の小型化についての問題点は改善される。
は、ゲート感度が数μへないし数百μΔと高感度であり
、主サイリスタのグー１ヘトリガ電流として数百ｍＡＰ
ｉ！度流すことができるカソード面積を有すれば良いの
で、小さな面積を主サイリスタに付加すれば良い。 こ
れによりサイリスタのスイッチングが容易となり、制御
電源の小型化についての問題点は改善される。
しかし補助サイリスタは短絡エミッタ構造となっていな
いため、主サイリスタに比しｄｖ／ｄＬ耐ヱは低い。
即ちこの複合１ナイリスタがＡフ状信にあるどき高′電
圧が印加さｉｂると、２つのサイリスタにはそれぞれ変
位電流が流れるが、補助サイリスタを流れる変位゛川流
は、Ｎ” ＰＮ−図のトランジスタ作用により増幅され
るので低いｃｌｖ／ｄｔｌｌｌｌＩでオンし易くなり、
複合サイリスタのｄＶ／ｄｔ耐聞を低下させる。 つま
り主回路は、補助サイリスタのｄｖ／ｄｔ耐けに制約さ
れたものどなり、汎用性を持たせられなくなる。
いため、主サイリスタに比しｄｖ／ｄＬ耐ヱは低い。
即ちこの複合１ナイリスタがＡフ状信にあるどき高′電
圧が印加さｉｂると、２つのサイリスタにはそれぞれ変
位電流が流れるが、補助サイリスタを流れる変位゛川流
は、Ｎ” ＰＮ−図のトランジスタ作用により増幅され
るので低いｃｌｖ／ｄｔｌｌｌｌＩでオンし易くなり、
複合サイリスタのｄＶ／ｄｔ耐聞を低下させる。 つま
り主回路は、補助サイリスタのｄｖ／ｄｔ耐けに制約さ
れたものどなり、汎用性を持たせられなくなる。
本発明の目的は、小電力でスイッチングが可能であるが
ｄｖ／ｄｔｉＪ屯が低いという従来の複合サイリスタの
問題点を改善し、高ゲート感度であると共に高いｄｖ／
ｄｔ耐吊を有する複合サイリスタを提供することである
。
ｄｖ／ｄｔｉＪ屯が低いという従来の複合サイリスタの
問題点を改善し、高ゲート感度であると共に高いｄｖ／
ｄｔ耐吊を有する複合サイリスタを提供することである
。
［発明の構成］
（問題点を解決するための手段と作用）本発明の複合サ
イリスタは、主サイリスタと従来の補助サイリスタにか
えてバイポーラ型絶縁ゲート電界効果トランジスタ（１
ｎ５ＵＩａｔｅｄ Ｇ ａｔｅ３ｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｅｒ 、 ＩＧ［３Ｔ）を１つの半導体
基板に並設したものである。 ｒＧＢＴの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ（ＶＤ ＭＯ
Ｓ ＦＥＴ又はＶ ＭＯＳ ｒ”［Ｅ丁）の一導
電型ドレイン領域に接して反対導電型領域を付加積層し
たちのであり、Ｍ ＯＳ Ｆ Ｅ Ｔの高速性及び高
入力インビーグンス特性と、バイポーラトランジスタの
高伝導度特性を兼ね備えた新しい素子である。 主サイ
リスタのゲート電極とＩ ＧＢＴのソース電極とは電極
配線で接続され、ＩＧＢＴのオン電流は主サイリスタの
ゲート電流となる。 又ＩＧＢＴのｄｖ／ｄｔ耐吊は大
きく、オン電流も十分大きい。
イリスタは、主サイリスタと従来の補助サイリスタにか
えてバイポーラ型絶縁ゲート電界効果トランジスタ（１
ｎ５ＵＩａｔｅｄ Ｇ ａｔｅ３ｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｅｒ 、 ＩＧ［３Ｔ）を１つの半導体
基板に並設したものである。 ｒＧＢＴの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ（ＶＤ ＭＯ
Ｓ ＦＥＴ又はＶ ＭＯＳ ｒ”［Ｅ丁）の一導
電型ドレイン領域に接して反対導電型領域を付加積層し
たちのであり、Ｍ ＯＳ Ｆ Ｅ Ｔの高速性及び高
入力インビーグンス特性と、バイポーラトランジスタの
高伝導度特性を兼ね備えた新しい素子である。 主サイ
リスタのゲート電極とＩ ＧＢＴのソース電極とは電極
配線で接続され、ＩＧＢＴのオン電流は主サイリスタの
ゲート電流となる。 又ＩＧＢＴのｄｖ／ｄｔ耐吊は大
きく、オン電流も十分大きい。
従って主サイリスタとＩＧＢＴを並設した木発明の複合
サイリスタは、極めて僅かな制ｉｌｌ ｉ力で主サイリ
スタをターンオンし且つ高いｄＶ／ｄｔ耐蚤が得られ前
記問題点を解決できる。
サイリスタは、極めて僅かな制ｉｌｌ ｉ力で主サイリ
スタをターンオンし且つ高いｄＶ／ｄｔ耐蚤が得られ前
記問題点を解決できる。
（実施例）
本発明の実施例について図面を参照して以下説明する。
第１図は本発明の′ｆＵ合ｌナイリスタの所面図で、
１つの半導体基板１０に主サイリスタ２０とバイポーラ
型ＭＯ８ＦＥＴ （ＩＧＢＴ）３０とを並設したしので
ある。
１つの半導体基板１０に主サイリスタ２０とバイポーラ
型ＭＯ８ＦＥＴ （ＩＧＢＴ）３０とを並設したしので
ある。
主（１イリスタ２０は、基板１０の第１主面からこれと
反対側の第２主面にわたり、主面に平行にＮ＋エミック
領域２１、Ｐベース領域２２、Ｎ−ベース領域２３及び
Ｐエミッタ領域２４を積層したちのである。 Ｎ＋エミ
ッタ領域２１は複数個に分υ１され、基板表面に露出し
たＰベース領域２２の一部分とカソード電Ｉｆ！２５に
より短絡され、いわゆる短絡エミッタ構造となっている
。
反対側の第２主面にわたり、主面に平行にＮ＋エミック
領域２１、Ｐベース領域２２、Ｎ−ベース領域２３及び
Ｐエミッタ領域２４を積層したちのである。 Ｎ＋エミ
ッタ領域２１は複数個に分υ１され、基板表面に露出し
たＰベース領域２２の一部分とカソード電Ｉｆ！２５に
より短絡され、いわゆる短絡エミッタ構造となっている
。
ＩＧＢＴ３０は、二重拡散絶縁ゲート縦型電界９ＪＪＩ
ＡＩ”ランシスタ＜ＶＯＶＯ８ＦＥＴ）（７）Ｎ−ドレ
イン領域３３に接してＰ型頭域（以下便宜上Ｐドレイン
領域という）３４を付加積重したものである。 このＶ
Ｄ ＶＯ３ＦＥＴは、基板の第１主面の表面層に形成
されるＮ４ソース領域３１及びＰボディ領域（ベース領
域とも呼ばれる）３２のチャネル形成部３２ａ、Ｉびに
Ｐボディ領ｖＡ３２に接するＮ−ドレイン領域３３、ゲ
ート酸化膜３５、ゲート多結晶シリコン膜３６等から構
成される。
ＡＩ”ランシスタ＜ＶＯＶＯ８ＦＥＴ）（７）Ｎ−ドレ
イン領域３３に接してＰ型頭域（以下便宜上Ｐドレイン
領域という）３４を付加積重したものである。 このＶ
Ｄ ＶＯ３ＦＥＴは、基板の第１主面の表面層に形成
されるＮ４ソース領域３１及びＰボディ領域（ベース領
域とも呼ばれる）３２のチャネル形成部３２ａ、Ｉびに
Ｐボディ領ｖＡ３２に接するＮ−ドレイン領域３３、ゲ
ート酸化膜３５、ゲート多結晶シリコン膜３６等から構
成される。
本実施例においては、ＩＧＢＴのＮ−ドレイン領域３３
は主サイリスタのＮ−ベース領域２３の延在した領域で
あり、ＩＧＢＴのＰドレイン頭載３４は主サイリスタの
Ｐエミッタ領域２４の延在した領域である。 又主サイ
リスタ２０のＰベース領ｈｉｌｔ（ゲー１へ層部分）２
２とＩＧＢＴ３０のＮ＋ソース領域３１とは低抵抗の配
線電極膜２６により互いに電気接続され複合サイリスタ
を形成する。 なお２７は主サイリスタとＩＧＢＴとの
共通の主電極膜（アノード電極）、２５はカソードＭＶ
ｉ、３７はＩＧＢＴのゲート電極、２８は熱酸化膜、２
９はＣＶＤ絶縁膜である。
は主サイリスタのＮ−ベース領域２３の延在した領域で
あり、ＩＧＢＴのＰドレイン頭載３４は主サイリスタの
Ｐエミッタ領域２４の延在した領域である。 又主サイ
リスタ２０のＰベース領ｈｉｌｔ（ゲー１へ層部分）２
２とＩＧＢＴ３０のＮ＋ソース領域３１とは低抵抗の配
線電極膜２６により互いに電気接続され複合サイリスタ
を形成する。 なお２７は主サイリスタとＩＧＢＴとの
共通の主電極膜（アノード電極）、２５はカソードＭＶ
ｉ、３７はＩＧＢＴのゲート電極、２８は熱酸化膜、２
９はＣＶＤ絶縁膜である。
次にこの複合サイリスタの動作について説明する。 主
サイリスタは公知のもので、ｄｖ／ｄｔ耐患を大きくす
るため短絡エミッタ構造となっている。
サイリスタは公知のもので、ｄｖ／ｄｔ耐患を大きくす
るため短絡エミッタ構造となっている。
ＩＧＢＴ３０の動作の概要は次の通りである。
ゲート電＋４３７に正の電圧を印加すると、ゲート電極
下のチャネル形成部３２ａは反転層となり、Ｎチャネル
を形成する。 Ｎ＋ソース領域３１から反転Ｈ３２ａを
軽てＮ−ドレイン領域３３に多数主１１リア（電子）が
流入し、ｒＧＦ３Ｔはターンオンする。 この点はＶＤ
ＶＯ８ＦＥＴと同様であるが、ＩＧＢＴにおいては
Ｎ−ドレイン領域３３に多数キャリアが流入すると、Ｎ
−ドレイン領域３３とＰドレイン頭載３４との間のＰＮ
接合がより順バイアス状態となり、Ｐドレイン領域から
Ｎ−ドレイン領域へ少数キャリア（正孔）が注入される
。 即ちＮ−ドレイン領域３３には、ソース領域より電
子が、Ｐドレイン領域より正孔がそれぞれ注入され、こ
れら過剰に注入されたキャリアによりＮ−ドレイン領域
３３の抵抗は著しく低減される。 このため従来のＶＤ
ＭＯ８ＦＥＴを高耐圧化しようとしたとき、大きな障害
であったドレイン領域中での大きな抵抗成分の存在が解
消される。 即ちＩＧＢＴは、高耐圧で、大電流を僅か
なゲート電力でスイッチできて、しかもオン電圧は小さ
く、ｄｖ／＋Ｉｔ耐串も大きい新しい素子である。 な
おＩＧＢＴのターンオフ動作は、ＶＤ ＶＯ５ＦＥＴ
と同様、ゲート電極に印加していた電圧をしきい（ＯＩ
電圧以下に低下させておこなう。
下のチャネル形成部３２ａは反転層となり、Ｎチャネル
を形成する。 Ｎ＋ソース領域３１から反転Ｈ３２ａを
軽てＮ−ドレイン領域３３に多数主１１リア（電子）が
流入し、ｒＧＦ３Ｔはターンオンする。 この点はＶＤ
ＶＯ８ＦＥＴと同様であるが、ＩＧＢＴにおいては
Ｎ−ドレイン領域３３に多数キャリアが流入すると、Ｎ
−ドレイン領域３３とＰドレイン頭載３４との間のＰＮ
接合がより順バイアス状態となり、Ｐドレイン領域から
Ｎ−ドレイン領域へ少数キャリア（正孔）が注入される
。 即ちＮ−ドレイン領域３３には、ソース領域より電
子が、Ｐドレイン領域より正孔がそれぞれ注入され、こ
れら過剰に注入されたキャリアによりＮ−ドレイン領域
３３の抵抗は著しく低減される。 このため従来のＶＤ
ＭＯ８ＦＥＴを高耐圧化しようとしたとき、大きな障害
であったドレイン領域中での大きな抵抗成分の存在が解
消される。 即ちＩＧＢＴは、高耐圧で、大電流を僅か
なゲート電力でスイッチできて、しかもオン電圧は小さ
く、ｄｖ／＋Ｉｔ耐串も大きい新しい素子である。 な
おＩＧＢＴのターンオフ動作は、ＶＤ ＶＯ５ＦＥＴ
と同様、ゲート電極に印加していた電圧をしきい（ＯＩ
電圧以下に低下させておこなう。
この複合サイリスタにおいては、主サイリスタ２０のゲ
ート電流はＩＧＢＴ３０のオンＴｉ流にほぼ等しくなる
ので、主サイリスタの電流は、ｒＧＢＴの僅かなゲート
電力で制御できると共にｄＶ／ｄｔ耐聞も大きくなり従
来の問題点を解決できる。 またこの複合サイリスタで
は、主サイリスタを通常のバイポーラ型としておけば、
大電流用途の場合でもサイリスタ甲体構造とＩＧＢＴ部
のチップ面積で十分であり、ＩＧＢＴｆ３１！ら数百ｍ
Δ程度の電流が１ｑられる程度の小面積で済む。 また
耐圧は主サイリスタのＮ−ベース領域を３０μｍ以上深
くでき、外側に配置した場合には６００Ｖ程度の耐圧を
得ることは容易である。
ート電流はＩＧＢＴ３０のオンＴｉ流にほぼ等しくなる
ので、主サイリスタの電流は、ｒＧＢＴの僅かなゲート
電力で制御できると共にｄＶ／ｄｔ耐聞も大きくなり従
来の問題点を解決できる。 またこの複合サイリスタで
は、主サイリスタを通常のバイポーラ型としておけば、
大電流用途の場合でもサイリスタ甲体構造とＩＧＢＴ部
のチップ面積で十分であり、ＩＧＢＴｆ３１！ら数百ｍ
Δ程度の電流が１ｑられる程度の小面積で済む。 また
耐圧は主サイリスタのＮ−ベース領域を３０μｍ以上深
くでき、外側に配置した場合には６００Ｖ程度の耐圧を
得ることは容易である。
次に、本発明の複合サイリスタの製造方法の概要を説明
する。 第２図（ａ ）〜（ｈ）はこの製造工程を示す
断面図である。 同図（ａ ）に示すように、まずＮ−
Ｗ板１０を準備し、基板の両主面に酸化膜２８ａを形成
、所定のサイズにパターン付けする。 次に同図（ｂ
）に示すように素子分離用Ｐ＋拡散層４０を作り、主サ
イリスタのＰエミッ゛り領域２４及びＩＧＢＴのＰドレ
イン電極 １ｉ１３４を形成する。 次に同図（Ｃ）に
示ずように主サイリスタのＰベース領域２２（ゲーＩ−
居部分を含む）及びＩ ＧＢＴのＰボディ領域３２を互
いに分離してそれぞれＮ−ベース領域２３及びＮ−ドレ
イン順１！ ３３内に拡散形成する。 次に同図（ｄ
）に示ずようにＰベース層２２内に不純物を選択拡散し
、複数に分割されるＮ１エミッタ領域２１を形成する。
する。 第２図（ａ ）〜（ｈ）はこの製造工程を示す
断面図である。 同図（ａ ）に示すように、まずＮ−
Ｗ板１０を準備し、基板の両主面に酸化膜２８ａを形成
、所定のサイズにパターン付けする。 次に同図（ｂ
）に示すように素子分離用Ｐ＋拡散層４０を作り、主サ
イリスタのＰエミッ゛り領域２４及びＩＧＢＴのＰドレ
イン電極 １ｉ１３４を形成する。 次に同図（Ｃ）に
示ずように主サイリスタのＰベース領域２２（ゲーＩ−
居部分を含む）及びＩ ＧＢＴのＰボディ領域３２を互
いに分離してそれぞれＮ−ベース領域２３及びＮ−ドレ
イン順１！ ３３内に拡散形成する。 次に同図（ｄ
）に示ずようにＰベース層２２内に不純物を選択拡散し
、複数に分割されるＮ１エミッタ領域２１を形成する。
次に同図（ｅ）に示すように酸化膜２８ａを除去し、
新しく熱酸化膜２８、ゲート絶縁膜３５及びゲート多結
晶シリコン膜３６を形成し、ＩＧＢＴのＭＯＳゲート部
を作る。
新しく熱酸化膜２８、ゲート絶縁膜３５及びゲート多結
晶シリコン膜３６を形成し、ＩＧＢＴのＭＯＳゲート部
を作る。
これをマスクとしてＰ＋ボディｍｈｉ３２ｂを拡散形成
する。 次に同図（［）に示すように同じマスクを用い
てＮ”ソース領域３１を拡散形成し、チャネル形成部３
２ａのチャネル長を決める。
する。 次に同図（［）に示すように同じマスクを用い
てＮ”ソース領域３１を拡散形成し、チャネル形成部３
２ａのチャネル長を決める。
次に同図（ｇ）に示すようにパッシベーション膜２９（
ＣＶＤＩＩ！Ｊ）形成後、主サイリスタのカソード電極
２５、配線電極膜２６及びＩＧＢＴのゲート電極３７を
形成する。 次に同図（１１）に示寸ように主サイリス
タのアノード電（セとｒＧＢＴのドレイン電極を兼ねる
主電極２７を形成し第１図に示す複合サイリスタが得ら
れる。
ＣＶＤＩＩ！Ｊ）形成後、主サイリスタのカソード電極
２５、配線電極膜２６及びＩＧＢＴのゲート電極３７を
形成する。 次に同図（１１）に示寸ように主サイリス
タのアノード電（セとｒＧＢＴのドレイン電極を兼ねる
主電極２７を形成し第１図に示す複合サイリスタが得ら
れる。
以上本実施例においては、望ましい実施態様の複合サイ
リスタについて述べたが、本発明は１つの半導体基板に
主サイリスタとＩＧＩ３ＴとをａＱ ５Ｑした複合サイ
リスタであって、例えば１つの半導体基板として、２つ
の半導体基板を張り合わけた１つの複合半導体基板を使
用することもできるし、並設の態様も本実施例に限定さ
れない。 又半導体の導電型もＮ型とＰ型を入れ替えて
も本発明は適用できる。
リスタについて述べたが、本発明は１つの半導体基板に
主サイリスタとＩＧＩ３ＴとをａＱ ５Ｑした複合サイ
リスタであって、例えば１つの半導体基板として、２つ
の半導体基板を張り合わけた１つの複合半導体基板を使
用することもできるし、並設の態様も本実施例に限定さ
れない。 又半導体の導電型もＮ型とＰ型を入れ替えて
も本発明は適用できる。
［発明の効果１
サイリスタの高ｄｖ／ｄｊ耐通、高感度化は、制御電源
の小型化、主回路の簡略化に必要な要求事項である。
１つの方法として高感度な補助り°イリスタを主サイ
リスタと並列に接続した複合サイリスタが考えられてい
るが、この場合にはｄｖ／（Ｉｔ耐。
の小型化、主回路の簡略化に必要な要求事項である。
１つの方法として高感度な補助り°イリスタを主サイ
リスタと並列に接続した複合サイリスタが考えられてい
るが、この場合にはｄｖ／（Ｉｔ耐。
最は補助サイリスタの耐量に支配されてしまうため、補
助サイリスタの高ｄＶ、’ ｄｔｉｉｉＪ ｍ化を計る
必要がある。
助サイリスタの高ｄＶ、’ ｄｔｉｉｉＪ ｍ化を計る
必要がある。
本発明の複合サイリスタは、この点に注目して、ゲート
オフ時にｄｖ／（ｌｔｉＪＲが高く保て、僅かなゲート
電力で主サイリスタの１〜リガ用電流程度を容易に流す
ことのできる新しいバイポーラ型ＭＯ８ＦＥＴを補助１
ナイリスタの代わりとして形成したものである。 従っ
て、本発明の複合サイリスタは、高ゲート感度であると
共に高いｄｖ／ ｄｔ耐吊を有する。 これにより、例
えば数Ｖ程度の出力電圧が得られるＩＣにより簡ＩＪｉ
に制御が可能で、またチップサイズも前記のように小面
積ですみ、回路の小型化、簡略化゛が可能となる。
オフ時にｄｖ／（ｌｔｉＪＲが高く保て、僅かなゲート
電力で主サイリスタの１〜リガ用電流程度を容易に流す
ことのできる新しいバイポーラ型ＭＯ８ＦＥＴを補助１
ナイリスタの代わりとして形成したものである。 従っ
て、本発明の複合サイリスタは、高ゲート感度であると
共に高いｄｖ／ ｄｔ耐吊を有する。 これにより、例
えば数Ｖ程度の出力電圧が得られるＩＣにより簡ＩＪｉ
に制御が可能で、またチップサイズも前記のように小面
積ですみ、回路の小型化、簡略化゛が可能となる。
第１図は本発明の複合サイリスタの断面図、第２図は本
発明の複合サイリスタ゛の製造工程を示す断面図、第３
図は従来の複合サイリスタの断面図である。 １０・・・半導体基板、 ２０・・・主サイリスタ、２
１・・・一導電型エミッタ領域（Ｎ＋エミッタ領域）、
２２・・・反対導電型ベース領域（Ｐベース領域）、
２３・・・一導電型ベース領域（Ｎ−ベース領域）、
２４・・・反対導電型エミッタ領域（Ｐエミッタ領域
）、 ３０・・・バイポーラ型絶縁ゲー１〜電界効果ト
ランジスタ（バイポーラ型ＭＯ８ＦＥＴ又はＩＧＢＴ）
、 ３１・・・一導電型ソース領域（Ｎ“ソース領域）
、 ３２・・・反対ン９電型ボディ領域（Ｐボディ領域
）、 ３２ａ・・・チャネル形成部、３３・・・一導電
型ドレイン領域（Ｎ−ドレイン領域）、 ３４・・・付
加積層する反対導電型領域（ＰドレインｆＩｉＶＩＩ＋
り。 第１図 第２図 （１） （Ｃ） ｌＯ 第２図（２）
発明の複合サイリスタ゛の製造工程を示す断面図、第３
図は従来の複合サイリスタの断面図である。 １０・・・半導体基板、 ２０・・・主サイリスタ、２
１・・・一導電型エミッタ領域（Ｎ＋エミッタ領域）、
２２・・・反対導電型ベース領域（Ｐベース領域）、
２３・・・一導電型ベース領域（Ｎ−ベース領域）、
２４・・・反対導電型エミッタ領域（Ｐエミッタ領域
）、 ３０・・・バイポーラ型絶縁ゲー１〜電界効果ト
ランジスタ（バイポーラ型ＭＯ８ＦＥＴ又はＩＧＢＴ）
、 ３１・・・一導電型ソース領域（Ｎ“ソース領域）
、 ３２・・・反対ン９電型ボディ領域（Ｐボディ領域
）、 ３２ａ・・・チャネル形成部、３３・・・一導電
型ドレイン領域（Ｎ−ドレイン領域）、 ３４・・・付
加積層する反対導電型領域（ＰドレインｆＩｉＶＩＩ＋
り。 第１図 第２図 （１） （Ｃ） ｌＯ 第２図（２）
Claims (1)
- 【特許請求の範囲】 １ １つの半導体基板に （ａ）該基板の第１主面からこれと反対側 の第２主面にわたり、主面に平行に一導電 型エミッタ領域、反対導電型ベース領域、 一導電型ベース領域及び反対導電型エミッ タ領域をこの順序に積層して成る主サイリ スタと、 （ｂ）該基板の第１主面の表面層に一導電 型ソース領域及び反対導電型ボディ領域の チャネル形成部を設け、このボディ領域に 接して一導電型のドレイン領域を形成して 成る絶縁ゲート縦型電界効果トランジスタ の前記ドレイン領域に接して反対導電型領 域を付加積層して成るバイポーラ型絶縁ゲ ート電界効果トランジスタと を並設したことを特徴とする複合サイリスタ。 ２ 前記ドレイン領域は主サイリスタの一導電型ベース
領域から延在する領域であり、付 加積層する反対導電型領域は主サイリスタ の反対導電型エミッタ領域から延在する領 域である特許請求の範囲第１項記載の複合 サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17983286A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17983286A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336568A true JPS6336568A (ja) | 1988-02-17 |
| JPH047592B2 JPH047592B2 (ja) | 1992-02-12 |
Family
ID=16072675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17983286A Granted JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| EP0600241A2 (de) * | 1992-11-28 | 1994-06-08 | Asea Brown Boveri Ag | MOS-gesteuerte Diode |
| EP1017103A1 (fr) * | 1998-12-31 | 2000-07-05 | STMicroelectronics S.A. | Interrupteur de puissance à DI/DT contrôle |
| US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
-
1986
- 1986-07-30 JP JP17983286A patent/JPS6336568A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| EP0600241A2 (de) * | 1992-11-28 | 1994-06-08 | Asea Brown Boveri Ag | MOS-gesteuerte Diode |
| EP0600241A3 (de) * | 1992-11-28 | 1995-02-01 | Asea Brown Boveri | MOS-gesteuerte Diode. |
| EP1017103A1 (fr) * | 1998-12-31 | 2000-07-05 | STMicroelectronics S.A. | Interrupteur de puissance à DI/DT contrôle |
| FR2788166A1 (fr) * | 1998-12-31 | 2000-07-07 | St Microelectronics Sa | Interrupteur de puissance a di/dt controle |
| US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047592B2 (ja) | 1992-02-12 |
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