JPS6336568A - 複合サイリスタ - Google Patents
複合サイリスタInfo
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- JPS6336568A JPS6336568A JP17983286A JP17983286A JPS6336568A JP S6336568 A JPS6336568 A JP S6336568A JP 17983286 A JP17983286 A JP 17983286A JP 17983286 A JP17983286 A JP 17983286A JP S6336568 A JPS6336568 A JP S6336568A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、1つの半導体基板に主サイリスタとトリが用
の補助半導体素子とを形成した複合サイリスタに関する
もので、特に大電流を小電力で制御し、高dv/dt耐
岱を1qるサイリスタに適用されるものである。
の補助半導体素子とを形成した複合サイリスタに関する
もので、特に大電流を小電力で制御し、高dv/dt耐
岱を1qるサイリスタに適用されるものである。
(従来の技術)
大電流のサイリスタにおいては、使用上十分なdV/d
t耐伍を持たせるため短絡エミッタ構造とすることが多
い。 この場合ゲート電流はFzlOmΔ以上となり、
サイリスタの制御111源の小型化を容易に行うことが
できない。
t耐伍を持たせるため短絡エミッタ構造とすることが多
い。 この場合ゲート電流はFzlOmΔ以上となり、
サイリスタの制御111源の小型化を容易に行うことが
できない。
この点に対し、補助サイリスタを設けることが従来行わ
れている。 第3図は、このような主サイリスタと補助
サイリスタとを1つの半導体基板に並設した複合サイリ
スタの従来例の断面図である。 同図に示すように主サ
イリスタ8は、1つの半導体基板β−にN+エミッタ領
域1.Pベース領域2、N−ベース領域3及びPエミッ
タ領域4を積層したものである。 N“エミッタ領域1
は複数のエミッタに分v1され、Pベース領域2の一部
は基板主面に露出し、これ等はカソード電極5によって
互いに短絡されている。 周知のようにこの短絡エミッ
タ構造は主サイリスタ8のdv/dt耐ごを増加する。
れている。 第3図は、このような主サイリスタと補助
サイリスタとを1つの半導体基板に並設した複合サイリ
スタの従来例の断面図である。 同図に示すように主サ
イリスタ8は、1つの半導体基板β−にN+エミッタ領
域1.Pベース領域2、N−ベース領域3及びPエミッ
タ領域4を積層したものである。 N“エミッタ領域1
は複数のエミッタに分v1され、Pベース領域2の一部
は基板主面に露出し、これ等はカソード電極5によって
互いに短絡されている。 周知のようにこの短絡エミッ
タ構造は主サイリスタ8のdv/dt耐ごを増加する。
主サイリスタ8をターンオンするためのゲート電流は
一般に数10ilΔ以上となり、ゲート電極6に接続さ
れる外部制御電源の容量も大きなものが必要で、その小
型化は容易でない。 この問題を改善するために補助サ
イリスタ9が並設される。 補助サイリスタ9は第3図
に示すようにN+エミッタ領域1a、Pベース領域2a
、N−ベース領域3a及びPエミッタ領域4aを積層し
たものである。 そのカソードfi [5aと主サイリ
スタのゲート電畠極6とは外部配線で互いに接続されて
いる。
一般に数10ilΔ以上となり、ゲート電極6に接続さ
れる外部制御電源の容量も大きなものが必要で、その小
型化は容易でない。 この問題を改善するために補助サ
イリスタ9が並設される。 補助サイリスタ9は第3図
に示すようにN+エミッタ領域1a、Pベース領域2a
、N−ベース領域3a及びPエミッタ領域4aを積層し
たものである。 そのカソードfi [5aと主サイリ
スタのゲート電畠極6とは外部配線で互いに接続されて
いる。
補助サイリスタのゲート電極6aにゲートトリガ信号を
加え補助サイリスタをターンオンすると、このオン電流
が主サイリスタのグー1〜電流となり、主サイリスタが
ターンオンする。 一般に補助サイリスタのゲートトリ
ガ電流は小さく、この小さな電流によって複合サイリス
タをターンオンザることができる。 従って複合サイリ
スタの制御゛1源は小電力のものでよく小型化が容易と
なる。
加え補助サイリスタをターンオンすると、このオン電流
が主サイリスタのグー1〜電流となり、主サイリスタが
ターンオンする。 一般に補助サイリスタのゲートトリ
ガ電流は小さく、この小さな電流によって複合サイリス
タをターンオンザることができる。 従って複合サイリ
スタの制御゛1源は小電力のものでよく小型化が容易と
なる。
しかしながら補助サイリスタは、構造上主音サイリスタ
と並列接続をした形となっている。 従ってこの複合サ
イリスタのdv/dt耐母は、2つのサイリスタのdv
/dt耐岳の弱い方の素子即ち補助1ノイリスタの耐重
で決定されるので、低い値となる。
と並列接続をした形となっている。 従ってこの複合サ
イリスタのdv/dt耐母は、2つのサイリスタのdv
/dt耐岳の弱い方の素子即ち補助1ノイリスタの耐重
で決定されるので、低い値となる。
(発明が解決しようとする問題点)
前述のように、短絡エミッタ構造でない補助サイリスタ
は、ゲート感度が数μへないし数百μΔと高感度であり
、主サイリスタのグー1ヘトリガ電流として数百mAP
i!度流すことができるカソード面積を有すれば良いの
で、小さな面積を主サイリスタに付加すれば良い。 こ
れによりサイリスタのスイッチングが容易となり、制御
電源の小型化についての問題点は改善される。
は、ゲート感度が数μへないし数百μΔと高感度であり
、主サイリスタのグー1ヘトリガ電流として数百mAP
i!度流すことができるカソード面積を有すれば良いの
で、小さな面積を主サイリスタに付加すれば良い。 こ
れによりサイリスタのスイッチングが容易となり、制御
電源の小型化についての問題点は改善される。
しかし補助サイリスタは短絡エミッタ構造となっていな
いため、主サイリスタに比しdv/dL耐ヱは低い。
即ちこの複合1ナイリスタがAフ状信にあるどき高′電
圧が印加さibると、2つのサイリスタにはそれぞれ変
位電流が流れるが、補助サイリスタを流れる変位゛川流
は、N” PN−図のトランジスタ作用により増幅され
るので低いclv/dtllllIでオンし易くなり、
複合サイリスタのdV/dt耐聞を低下させる。 つま
り主回路は、補助サイリスタのdv/dt耐けに制約さ
れたものどなり、汎用性を持たせられなくなる。
いため、主サイリスタに比しdv/dL耐ヱは低い。
即ちこの複合1ナイリスタがAフ状信にあるどき高′電
圧が印加さibると、2つのサイリスタにはそれぞれ変
位電流が流れるが、補助サイリスタを流れる変位゛川流
は、N” PN−図のトランジスタ作用により増幅され
るので低いclv/dtllllIでオンし易くなり、
複合サイリスタのdV/dt耐聞を低下させる。 つま
り主回路は、補助サイリスタのdv/dt耐けに制約さ
れたものどなり、汎用性を持たせられなくなる。
本発明の目的は、小電力でスイッチングが可能であるが
dv/dtiJ屯が低いという従来の複合サイリスタの
問題点を改善し、高ゲート感度であると共に高いdv/
dt耐吊を有する複合サイリスタを提供することである
。
dv/dtiJ屯が低いという従来の複合サイリスタの
問題点を改善し、高ゲート感度であると共に高いdv/
dt耐吊を有する複合サイリスタを提供することである
。
[発明の構成]
(問題点を解決するための手段と作用)本発明の複合サ
イリスタは、主サイリスタと従来の補助サイリスタにか
えてバイポーラ型絶縁ゲート電界効果トランジスタ(1
n5UIated G ate3ipolar T
ransister 、 IG[3T)を1つの半導体
基板に並設したものである。 rGBTの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ(VD MO
S FET又はV MOS r”[E丁)の一導
電型ドレイン領域に接して反対導電型領域を付加積層し
たちのであり、M OS F E Tの高速性及び高
入力インビーグンス特性と、バイポーラトランジスタの
高伝導度特性を兼ね備えた新しい素子である。 主サイ
リスタのゲート電極とI GBTのソース電極とは電極
配線で接続され、IGBTのオン電流は主サイリスタの
ゲート電流となる。 又IGBTのdv/dt耐吊は大
きく、オン電流も十分大きい。
イリスタは、主サイリスタと従来の補助サイリスタにか
えてバイポーラ型絶縁ゲート電界効果トランジスタ(1
n5UIated G ate3ipolar T
ransister 、 IG[3T)を1つの半導体
基板に並設したものである。 rGBTの構造は、従来
の絶縁ゲート縦型電界効果トランジスタ(VD MO
S FET又はV MOS r”[E丁)の一導
電型ドレイン領域に接して反対導電型領域を付加積層し
たちのであり、M OS F E Tの高速性及び高
入力インビーグンス特性と、バイポーラトランジスタの
高伝導度特性を兼ね備えた新しい素子である。 主サイ
リスタのゲート電極とI GBTのソース電極とは電極
配線で接続され、IGBTのオン電流は主サイリスタの
ゲート電流となる。 又IGBTのdv/dt耐吊は大
きく、オン電流も十分大きい。
従って主サイリスタとIGBTを並設した木発明の複合
サイリスタは、極めて僅かな制ill i力で主サイリ
スタをターンオンし且つ高いdV/dt耐蚤が得られ前
記問題点を解決できる。
サイリスタは、極めて僅かな制ill i力で主サイリ
スタをターンオンし且つ高いdV/dt耐蚤が得られ前
記問題点を解決できる。
(実施例)
本発明の実施例について図面を参照して以下説明する。
第1図は本発明の′fU合lナイリスタの所面図で、
1つの半導体基板10に主サイリスタ20とバイポーラ
型MO8FET (IGBT)30とを並設したしので
ある。
1つの半導体基板10に主サイリスタ20とバイポーラ
型MO8FET (IGBT)30とを並設したしので
ある。
主(1イリスタ20は、基板10の第1主面からこれと
反対側の第2主面にわたり、主面に平行にN+エミック
領域21、Pベース領域22、N−ベース領域23及び
Pエミッタ領域24を積層したちのである。 N+エミ
ッタ領域21は複数個に分υ1され、基板表面に露出し
たPベース領域22の一部分とカソード電If!25に
より短絡され、いわゆる短絡エミッタ構造となっている
。
反対側の第2主面にわたり、主面に平行にN+エミック
領域21、Pベース領域22、N−ベース領域23及び
Pエミッタ領域24を積層したちのである。 N+エミ
ッタ領域21は複数個に分υ1され、基板表面に露出し
たPベース領域22の一部分とカソード電If!25に
より短絡され、いわゆる短絡エミッタ構造となっている
。
IGBT30は、二重拡散絶縁ゲート縦型電界9JJI
AI”ランシスタ<VOVO8FET)(7)N−ドレ
イン領域33に接してP型頭域(以下便宜上Pドレイン
領域という)34を付加積重したものである。 このV
D VO3FETは、基板の第1主面の表面層に形成
されるN4ソース領域31及びPボディ領域(ベース領
域とも呼ばれる)32のチャネル形成部32a、Iびに
Pボディ領vA32に接するN−ドレイン領域33、ゲ
ート酸化膜35、ゲート多結晶シリコン膜36等から構
成される。
AI”ランシスタ<VOVO8FET)(7)N−ドレ
イン領域33に接してP型頭域(以下便宜上Pドレイン
領域という)34を付加積重したものである。 このV
D VO3FETは、基板の第1主面の表面層に形成
されるN4ソース領域31及びPボディ領域(ベース領
域とも呼ばれる)32のチャネル形成部32a、Iびに
Pボディ領vA32に接するN−ドレイン領域33、ゲ
ート酸化膜35、ゲート多結晶シリコン膜36等から構
成される。
本実施例においては、IGBTのN−ドレイン領域33
は主サイリスタのN−ベース領域23の延在した領域で
あり、IGBTのPドレイン頭載34は主サイリスタの
Pエミッタ領域24の延在した領域である。 又主サイ
リスタ20のPベース領hilt(ゲー1へ層部分)2
2とIGBT30のN+ソース領域31とは低抵抗の配
線電極膜26により互いに電気接続され複合サイリスタ
を形成する。 なお27は主サイリスタとIGBTとの
共通の主電極膜(アノード電極)、25はカソードMV
i、37はIGBTのゲート電極、28は熱酸化膜、2
9はCVD絶縁膜である。
は主サイリスタのN−ベース領域23の延在した領域で
あり、IGBTのPドレイン頭載34は主サイリスタの
Pエミッタ領域24の延在した領域である。 又主サイ
リスタ20のPベース領hilt(ゲー1へ層部分)2
2とIGBT30のN+ソース領域31とは低抵抗の配
線電極膜26により互いに電気接続され複合サイリスタ
を形成する。 なお27は主サイリスタとIGBTとの
共通の主電極膜(アノード電極)、25はカソードMV
i、37はIGBTのゲート電極、28は熱酸化膜、2
9はCVD絶縁膜である。
次にこの複合サイリスタの動作について説明する。 主
サイリスタは公知のもので、dv/dt耐患を大きくす
るため短絡エミッタ構造となっている。
サイリスタは公知のもので、dv/dt耐患を大きくす
るため短絡エミッタ構造となっている。
IGBT30の動作の概要は次の通りである。
ゲート電+437に正の電圧を印加すると、ゲート電極
下のチャネル形成部32aは反転層となり、Nチャネル
を形成する。 N+ソース領域31から反転H32aを
軽てN−ドレイン領域33に多数主11リア(電子)が
流入し、rGF3Tはターンオンする。 この点はVD
VO8FETと同様であるが、IGBTにおいては
N−ドレイン領域33に多数キャリアが流入すると、N
−ドレイン領域33とPドレイン頭載34との間のPN
接合がより順バイアス状態となり、Pドレイン領域から
N−ドレイン領域へ少数キャリア(正孔)が注入される
。 即ちN−ドレイン領域33には、ソース領域より電
子が、Pドレイン領域より正孔がそれぞれ注入され、こ
れら過剰に注入されたキャリアによりN−ドレイン領域
33の抵抗は著しく低減される。 このため従来のVD
MO8FETを高耐圧化しようとしたとき、大きな障害
であったドレイン領域中での大きな抵抗成分の存在が解
消される。 即ちIGBTは、高耐圧で、大電流を僅か
なゲート電力でスイッチできて、しかもオン電圧は小さ
く、dv/+It耐串も大きい新しい素子である。 な
おIGBTのターンオフ動作は、VD VO5FET
と同様、ゲート電極に印加していた電圧をしきい(OI
電圧以下に低下させておこなう。
下のチャネル形成部32aは反転層となり、Nチャネル
を形成する。 N+ソース領域31から反転H32aを
軽てN−ドレイン領域33に多数主11リア(電子)が
流入し、rGF3Tはターンオンする。 この点はVD
VO8FETと同様であるが、IGBTにおいては
N−ドレイン領域33に多数キャリアが流入すると、N
−ドレイン領域33とPドレイン頭載34との間のPN
接合がより順バイアス状態となり、Pドレイン領域から
N−ドレイン領域へ少数キャリア(正孔)が注入される
。 即ちN−ドレイン領域33には、ソース領域より電
子が、Pドレイン領域より正孔がそれぞれ注入され、こ
れら過剰に注入されたキャリアによりN−ドレイン領域
33の抵抗は著しく低減される。 このため従来のVD
MO8FETを高耐圧化しようとしたとき、大きな障害
であったドレイン領域中での大きな抵抗成分の存在が解
消される。 即ちIGBTは、高耐圧で、大電流を僅か
なゲート電力でスイッチできて、しかもオン電圧は小さ
く、dv/+It耐串も大きい新しい素子である。 な
おIGBTのターンオフ動作は、VD VO5FET
と同様、ゲート電極に印加していた電圧をしきい(OI
電圧以下に低下させておこなう。
この複合サイリスタにおいては、主サイリスタ20のゲ
ート電流はIGBT30のオンTi流にほぼ等しくなる
ので、主サイリスタの電流は、rGBTの僅かなゲート
電力で制御できると共にdV/dt耐聞も大きくなり従
来の問題点を解決できる。 またこの複合サイリスタで
は、主サイリスタを通常のバイポーラ型としておけば、
大電流用途の場合でもサイリスタ甲体構造とIGBT部
のチップ面積で十分であり、IGBTf31!ら数百m
Δ程度の電流が1qられる程度の小面積で済む。 また
耐圧は主サイリスタのN−ベース領域を30μm以上深
くでき、外側に配置した場合には600V程度の耐圧を
得ることは容易である。
ート電流はIGBT30のオンTi流にほぼ等しくなる
ので、主サイリスタの電流は、rGBTの僅かなゲート
電力で制御できると共にdV/dt耐聞も大きくなり従
来の問題点を解決できる。 またこの複合サイリスタで
は、主サイリスタを通常のバイポーラ型としておけば、
大電流用途の場合でもサイリスタ甲体構造とIGBT部
のチップ面積で十分であり、IGBTf31!ら数百m
Δ程度の電流が1qられる程度の小面積で済む。 また
耐圧は主サイリスタのN−ベース領域を30μm以上深
くでき、外側に配置した場合には600V程度の耐圧を
得ることは容易である。
次に、本発明の複合サイリスタの製造方法の概要を説明
する。 第2図(a )〜(h)はこの製造工程を示す
断面図である。 同図(a )に示すように、まずN−
W板10を準備し、基板の両主面に酸化膜28aを形成
、所定のサイズにパターン付けする。 次に同図(b
)に示すように素子分離用P+拡散層40を作り、主サ
イリスタのPエミッ゛り領域24及びIGBTのPドレ
イン電極 1i134を形成する。 次に同図(C)に
示ずように主サイリスタのPベース領域22(ゲーI−
居部分を含む)及びI GBTのPボディ領域32を互
いに分離してそれぞれN−ベース領域23及びN−ドレ
イン順1! 33内に拡散形成する。 次に同図(d
)に示ずようにPベース層22内に不純物を選択拡散し
、複数に分割されるN1エミッタ領域21を形成する。
する。 第2図(a )〜(h)はこの製造工程を示す
断面図である。 同図(a )に示すように、まずN−
W板10を準備し、基板の両主面に酸化膜28aを形成
、所定のサイズにパターン付けする。 次に同図(b
)に示すように素子分離用P+拡散層40を作り、主サ
イリスタのPエミッ゛り領域24及びIGBTのPドレ
イン電極 1i134を形成する。 次に同図(C)に
示ずように主サイリスタのPベース領域22(ゲーI−
居部分を含む)及びI GBTのPボディ領域32を互
いに分離してそれぞれN−ベース領域23及びN−ドレ
イン順1! 33内に拡散形成する。 次に同図(d
)に示ずようにPベース層22内に不純物を選択拡散し
、複数に分割されるN1エミッタ領域21を形成する。
次に同図(e)に示すように酸化膜28aを除去し、
新しく熱酸化膜28、ゲート絶縁膜35及びゲート多結
晶シリコン膜36を形成し、IGBTのMOSゲート部
を作る。
新しく熱酸化膜28、ゲート絶縁膜35及びゲート多結
晶シリコン膜36を形成し、IGBTのMOSゲート部
を作る。
これをマスクとしてP+ボディmhi32bを拡散形成
する。 次に同図([)に示すように同じマスクを用い
てN”ソース領域31を拡散形成し、チャネル形成部3
2aのチャネル長を決める。
する。 次に同図([)に示すように同じマスクを用い
てN”ソース領域31を拡散形成し、チャネル形成部3
2aのチャネル長を決める。
次に同図(g)に示すようにパッシベーション膜29(
CVDII!J)形成後、主サイリスタのカソード電極
25、配線電極膜26及びIGBTのゲート電極37を
形成する。 次に同図(11)に示寸ように主サイリス
タのアノード電(セとrGBTのドレイン電極を兼ねる
主電極27を形成し第1図に示す複合サイリスタが得ら
れる。
CVDII!J)形成後、主サイリスタのカソード電極
25、配線電極膜26及びIGBTのゲート電極37を
形成する。 次に同図(11)に示寸ように主サイリス
タのアノード電(セとrGBTのドレイン電極を兼ねる
主電極27を形成し第1図に示す複合サイリスタが得ら
れる。
以上本実施例においては、望ましい実施態様の複合サイ
リスタについて述べたが、本発明は1つの半導体基板に
主サイリスタとIGI3TとをaQ 5Qした複合サイ
リスタであって、例えば1つの半導体基板として、2つ
の半導体基板を張り合わけた1つの複合半導体基板を使
用することもできるし、並設の態様も本実施例に限定さ
れない。 又半導体の導電型もN型とP型を入れ替えて
も本発明は適用できる。
リスタについて述べたが、本発明は1つの半導体基板に
主サイリスタとIGI3TとをaQ 5Qした複合サイ
リスタであって、例えば1つの半導体基板として、2つ
の半導体基板を張り合わけた1つの複合半導体基板を使
用することもできるし、並設の態様も本実施例に限定さ
れない。 又半導体の導電型もN型とP型を入れ替えて
も本発明は適用できる。
[発明の効果1
サイリスタの高dv/dj耐通、高感度化は、制御電源
の小型化、主回路の簡略化に必要な要求事項である。
1つの方法として高感度な補助り°イリスタを主サイ
リスタと並列に接続した複合サイリスタが考えられてい
るが、この場合にはdv/(It耐。
の小型化、主回路の簡略化に必要な要求事項である。
1つの方法として高感度な補助り°イリスタを主サイ
リスタと並列に接続した複合サイリスタが考えられてい
るが、この場合にはdv/(It耐。
最は補助サイリスタの耐量に支配されてしまうため、補
助サイリスタの高dV、’ dtiiiJ m化を計る
必要がある。
助サイリスタの高dV、’ dtiiiJ m化を計る
必要がある。
本発明の複合サイリスタは、この点に注目して、ゲート
オフ時にdv/(ltiJRが高く保て、僅かなゲート
電力で主サイリスタの1〜リガ用電流程度を容易に流す
ことのできる新しいバイポーラ型MO8FETを補助1
ナイリスタの代わりとして形成したものである。 従っ
て、本発明の複合サイリスタは、高ゲート感度であると
共に高いdv/ dt耐吊を有する。 これにより、例
えば数V程度の出力電圧が得られるICにより簡IJi
に制御が可能で、またチップサイズも前記のように小面
積ですみ、回路の小型化、簡略化゛が可能となる。
オフ時にdv/(ltiJRが高く保て、僅かなゲート
電力で主サイリスタの1〜リガ用電流程度を容易に流す
ことのできる新しいバイポーラ型MO8FETを補助1
ナイリスタの代わりとして形成したものである。 従っ
て、本発明の複合サイリスタは、高ゲート感度であると
共に高いdv/ dt耐吊を有する。 これにより、例
えば数V程度の出力電圧が得られるICにより簡IJi
に制御が可能で、またチップサイズも前記のように小面
積ですみ、回路の小型化、簡略化゛が可能となる。
第1図は本発明の複合サイリスタの断面図、第2図は本
発明の複合サイリスタ゛の製造工程を示す断面図、第3
図は従来の複合サイリスタの断面図である。 10・・・半導体基板、 20・・・主サイリスタ、2
1・・・一導電型エミッタ領域(N+エミッタ領域)、
22・・・反対導電型ベース領域(Pベース領域)、
23・・・一導電型ベース領域(N−ベース領域)、
24・・・反対導電型エミッタ領域(Pエミッタ領域
)、 30・・・バイポーラ型絶縁ゲー1〜電界効果ト
ランジスタ(バイポーラ型MO8FET又はIGBT)
、 31・・・一導電型ソース領域(N“ソース領域)
、 32・・・反対ン9電型ボディ領域(Pボディ領域
)、 32a・・・チャネル形成部、33・・・一導電
型ドレイン領域(N−ドレイン領域)、 34・・・付
加積層する反対導電型領域(PドレインfIiVII+
り。 第1図 第2図 (1) (C) lO 第2図(2)
発明の複合サイリスタ゛の製造工程を示す断面図、第3
図は従来の複合サイリスタの断面図である。 10・・・半導体基板、 20・・・主サイリスタ、2
1・・・一導電型エミッタ領域(N+エミッタ領域)、
22・・・反対導電型ベース領域(Pベース領域)、
23・・・一導電型ベース領域(N−ベース領域)、
24・・・反対導電型エミッタ領域(Pエミッタ領域
)、 30・・・バイポーラ型絶縁ゲー1〜電界効果ト
ランジスタ(バイポーラ型MO8FET又はIGBT)
、 31・・・一導電型ソース領域(N“ソース領域)
、 32・・・反対ン9電型ボディ領域(Pボディ領域
)、 32a・・・チャネル形成部、33・・・一導電
型ドレイン領域(N−ドレイン領域)、 34・・・付
加積層する反対導電型領域(PドレインfIiVII+
り。 第1図 第2図 (1) (C) lO 第2図(2)
Claims (1)
- 【特許請求の範囲】 1 1つの半導体基板に (a)該基板の第1主面からこれと反対側 の第2主面にわたり、主面に平行に一導電 型エミッタ領域、反対導電型ベース領域、 一導電型ベース領域及び反対導電型エミッ タ領域をこの順序に積層して成る主サイリ スタと、 (b)該基板の第1主面の表面層に一導電 型ソース領域及び反対導電型ボディ領域の チャネル形成部を設け、このボディ領域に 接して一導電型のドレイン領域を形成して 成る絶縁ゲート縦型電界効果トランジスタ の前記ドレイン領域に接して反対導電型領 域を付加積層して成るバイポーラ型絶縁ゲ ート電界効果トランジスタと を並設したことを特徴とする複合サイリスタ。 2 前記ドレイン領域は主サイリスタの一導電型ベース
領域から延在する領域であり、付 加積層する反対導電型領域は主サイリスタ の反対導電型エミッタ領域から延在する領 域である特許請求の範囲第1項記載の複合 サイリスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17983286A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17983286A JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6336568A true JPS6336568A (ja) | 1988-02-17 |
JPH047592B2 JPH047592B2 (ja) | 1992-02-12 |
Family
ID=16072675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17983286A Granted JPS6336568A (ja) | 1986-07-30 | 1986-07-30 | 複合サイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6336568A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
EP0600241A2 (de) * | 1992-11-28 | 1994-06-08 | Asea Brown Boveri Ag | MOS-gesteuerte Diode |
EP1017103A1 (fr) * | 1998-12-31 | 2000-07-05 | STMicroelectronics S.A. | Interrupteur de puissance à DI/DT contrôle |
US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
-
1986
- 1986-07-30 JP JP17983286A patent/JPS6336568A/ja active Granted
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
EP0600241A2 (de) * | 1992-11-28 | 1994-06-08 | Asea Brown Boveri Ag | MOS-gesteuerte Diode |
EP0600241A3 (de) * | 1992-11-28 | 1995-02-01 | Asea Brown Boveri | MOS-gesteuerte Diode. |
EP1017103A1 (fr) * | 1998-12-31 | 2000-07-05 | STMicroelectronics S.A. | Interrupteur de puissance à DI/DT contrôle |
FR2788166A1 (fr) * | 1998-12-31 | 2000-07-07 | St Microelectronics Sa | Interrupteur de puissance a di/dt controle |
US6326648B1 (en) | 1999-12-20 | 2001-12-04 | Stmicroelectronics S.A. | Power switch with a controlled DI/DT |
Also Published As
Publication number | Publication date |
---|---|
JPH047592B2 (ja) | 1992-02-12 |
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