JPH0645592A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH0645592A JPH0645592A JP19952192A JP19952192A JPH0645592A JP H0645592 A JPH0645592 A JP H0645592A JP 19952192 A JP19952192 A JP 19952192A JP 19952192 A JP19952192 A JP 19952192A JP H0645592 A JPH0645592 A JP H0645592A
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- 239000002131 composite material Substances 0.000 title claims abstract description 25
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
Abstract
(57)【要約】
【目的】 静電誘導サイリスタと電界効果トランジスタ
をカスコード接続の形で同一の半導体基板に一体に集積
することにより、高性能な複合型半導体装置を得る。 【構成】 同一の半導体基板である第１のベース層１２
を共通ベース領域として静電誘導サイリスタ部１０Ａと
電界効果トランジスタ部（２０Ａ）およびダイオード部
（３０Ａ）を同一の半導体基板に集積化する。
をカスコード接続の形で同一の半導体基板に一体に集積
することにより、高性能な複合型半導体装置を得る。 【構成】 同一の半導体基板である第１のベース層１２
を共通ベース領域として静電誘導サイリスタ部１０Ａと
電界効果トランジスタ部（２０Ａ）およびダイオード部
（３０Ａ）を同一の半導体基板に集積化する。
Description
【０００１】
【産業上の利用分野】本発明は複合型半導体装置に係
り、特に静電誘導型サイリスタと電圧制御型トランジス
タをカスコード（縦続）接続した構成の半導体装置を一
体化した複合型半導体装置に関する。
り、特に静電誘導型サイリスタと電圧制御型トランジス
タをカスコード（縦続）接続した構成の半導体装置を一
体化した複合型半導体装置に関する。
【０００２】
【従来の技術】近年、電力用半導体の分野では、応用装
置の効率化，低騒音化の観点から高周波化に対応できる
デバイスの要求が高まっている。
置の効率化，低騒音化の観点から高周波化に対応できる
デバイスの要求が高まっている。
【０００３】静電誘導型サイリスタ（以下ＳＩサイリス
タと称する）は他の電力用半導体に比べて優れた高周波
特性が認められている。しかしながら、ＳＩサイリスタ
は、ターンオフ時にゲートから大電流を引き抜く必要が
あり、ゲート回路が他の半導体よりも複雑になるという
欠点があった。そこで、図６に示すように、ＳＩサイリ
スタ１０のカソードＫをＭＯＳＦＥＴ２０のドレインＤ
に、ＳＩサイリスタ１０のゲートＧ1をＭＯＳＦＥＴ２
０のソースＳに接続（カスコード接続）することによ
り、高速のＳＩサイリスタを電圧制御型デバイスとして
簡単に駆動できるものが報告されている。
タと称する）は他の電力用半導体に比べて優れた高周波
特性が認められている。しかしながら、ＳＩサイリスタ
は、ターンオフ時にゲートから大電流を引き抜く必要が
あり、ゲート回路が他の半導体よりも複雑になるという
欠点があった。そこで、図６に示すように、ＳＩサイリ
スタ１０のカソードＫをＭＯＳＦＥＴ２０のドレインＤ
に、ＳＩサイリスタ１０のゲートＧ1をＭＯＳＦＥＴ２
０のソースＳに接続（カスコード接続）することによ
り、高速のＳＩサイリスタを電圧制御型デバイスとして
簡単に駆動できるものが報告されている。
【０００４】図６に示すようなカスコード接続方法にお
いて、ＳＩサイリスタ１０はゲート逆バイアスをかけな
い状態ではダイオードの順方向特性と同様の特性を示
す、云い換えれば完全にノーマリオン型のＳＩサイリス
タである必要がある。ゲートバイアスをかけない状態で
ある程度のアノード電圧をブロックするようなノーマリ
オフあるいはノーマリオンとオフとの中間的な特性を示
すデバイスでは図６に示すようなカスコード接続では、
オン特性が著しく悪くなるか全くオンしないようにな
る。
いて、ＳＩサイリスタ１０はゲート逆バイアスをかけな
い状態ではダイオードの順方向特性と同様の特性を示
す、云い換えれば完全にノーマリオン型のＳＩサイリス
タである必要がある。ゲートバイアスをかけない状態で
ある程度のアノード電圧をブロックするようなノーマリ
オフあるいはノーマリオンとオフとの中間的な特性を示
すデバイスでは図６に示すようなカスコード接続では、
オン特性が著しく悪くなるか全くオンしないようにな
る。
【０００５】ノーマリオン型ＳＩサイリスタはノーマリ
オフ型ＳＩサイリスタに比べ、同じゲート逆電圧でブロ
ックできるアノード電圧の大きさは小さくなる。普通ノ
ーマリオン型ＳＩサイリスタでは１０００Ｖのアノード
電圧をブロックするのに６０Ｖ以上のゲート電圧を必要
とする。カスコード接続の際にＭＯＳＦＥＴのソース・
ドレイン間にかかる電圧は、主に上記アノード電圧をブ
ロックするのに必要なゲート電圧やアノード電圧をブロ
ックする際の漏れ電流により決まり、このゲート電圧や
漏れ電流が増すなどソース・ドレイン間にかかる電圧は
上昇する。
オフ型ＳＩサイリスタに比べ、同じゲート逆電圧でブロ
ックできるアノード電圧の大きさは小さくなる。普通ノ
ーマリオン型ＳＩサイリスタでは１０００Ｖのアノード
電圧をブロックするのに６０Ｖ以上のゲート電圧を必要
とする。カスコード接続の際にＭＯＳＦＥＴのソース・
ドレイン間にかかる電圧は、主に上記アノード電圧をブ
ロックするのに必要なゲート電圧やアノード電圧をブロ
ックする際の漏れ電流により決まり、このゲート電圧や
漏れ電流が増すなどソース・ドレイン間にかかる電圧は
上昇する。
【０００６】従ってＭＯＳＦＥＴ２０のソース・ドレイ
ン間の耐電圧は上記ゲートに印加すべき電圧以上にする
必要がある。
ン間の耐電圧は上記ゲートに印加すべき電圧以上にする
必要がある。
【０００７】ＭＯＳＦＥＴ２０のオン抵抗はソース・ド
レイン間の耐電圧の約２．５乗に比例するため、ＭＯＳ
ＦＥＴの耐電圧を増すことは、カスコード接続の際に定
常損失が急上昇することになる。図６のカスコード接続
のデバイスの耐電圧を上げるためには、上記理由からＭ
ＯＳＦＥＴ２０のの耐電圧も上げる必要があり、結果的
に耐圧を上げることは、損失を極めて増大させることに
つながっていた。このため、耐電圧１０００Ｖ以上のデ
バイスをカスコード接続により構成することは損失面か
ら実用上困難であった。
レイン間の耐電圧の約２．５乗に比例するため、ＭＯＳ
ＦＥＴの耐電圧を増すことは、カスコード接続の際に定
常損失が急上昇することになる。図６のカスコード接続
のデバイスの耐電圧を上げるためには、上記理由からＭ
ＯＳＦＥＴ２０のの耐電圧も上げる必要があり、結果的
に耐圧を上げることは、損失を極めて増大させることに
つながっていた。このため、耐電圧１０００Ｖ以上のデ
バイスをカスコード接続により構成することは損失面か
ら実用上困難であった。
【０００８】
【発明が解決しようとする課題】図６に示すような複合
型半導体装置の問題点を解決するために、図４と図５に
示すような複合型半導体装置が考えられる。
型半導体装置の問題点を解決するために、図４と図５に
示すような複合型半導体装置が考えられる。
【０００９】すなわち、図４と図５に示すように、ＳＩ
サイリスタ１０のカソードＫにＭＯＳＦＥＴ２０のドレ
インＤを接続し、ＳＩサイリスタ１０のゲートＧ1とＭ
ＯＳＦＥＴ２０のソースＳ間にはＭＯＳＦＥＴ２０と順
方向になるようにダイオード３０を接続する。図４にお
いてＡはＳＩサイリスタ１０のアノード、Ｇ2はＭＯＳ
ＦＥＴ２０のゲート、Ｃはカソード端子である。
サイリスタ１０のカソードＫにＭＯＳＦＥＴ２０のドレ
インＤを接続し、ＳＩサイリスタ１０のゲートＧ1とＭ
ＯＳＦＥＴ２０のソースＳ間にはＭＯＳＦＥＴ２０と順
方向になるようにダイオード３０を接続する。図４にお
いてＡはＳＩサイリスタ１０のアノード、Ｇ2はＭＯＳ
ＦＥＴ２０のゲート、Ｃはカソード端子である。
【００１０】図５は図４の複合型半導体装置において、
ＳＩサイリスタ１０のみを素子構造で示したものであ
る。図５において、１１は高不純物濃度のＰ型半導体層
（Ｐ1 +）からなる第１のエミッタ層であってＳＩサイリ
スタ１０のアノード層を構成し、１２はＮ型半導体層
（Ｎ1）からなる第１のベース層、１３は第１のベース
層１２の表面部に形成された高不純物濃度のＮ型半導体
層（Ｎ2 +）からなる第２のエミッタ層であって、ＳＩサ
イリスタ１０のカソード層を形成する。１４は第１のベ
ース層１２の表面部に、第２のエミッタ層１３とは離間
して形成され高不純物濃度のＰ型半導体層（Ｐ2 +）から
なる第２のベース層でゲート層を構成する。また、図５
において、１５はアノード層１１の表面に設けられた金
属層でアノード電極Ａを構成し、１６はカソード層１３
の表面に設けられた金属層でカソード電極Ｋを構成し、
１７はゲート層１４の表面に設けられた金属層でゲート
電極Ｇ1を構成する。また、Ｐ1 +Ｎ1Ｐ2 +はトランジスタ
を形成し、Ｎ1Ｐ2 +Ｎ2 +は静電誘導トランジスタを形成
する。
ＳＩサイリスタ１０のみを素子構造で示したものであ
る。図５において、１１は高不純物濃度のＰ型半導体層
（Ｐ1 +）からなる第１のエミッタ層であってＳＩサイリ
スタ１０のアノード層を構成し、１２はＮ型半導体層
（Ｎ1）からなる第１のベース層、１３は第１のベース
層１２の表面部に形成された高不純物濃度のＮ型半導体
層（Ｎ2 +）からなる第２のエミッタ層であって、ＳＩサ
イリスタ１０のカソード層を形成する。１４は第１のベ
ース層１２の表面部に、第２のエミッタ層１３とは離間
して形成され高不純物濃度のＰ型半導体層（Ｐ2 +）から
なる第２のベース層でゲート層を構成する。また、図５
において、１５はアノード層１１の表面に設けられた金
属層でアノード電極Ａを構成し、１６はカソード層１３
の表面に設けられた金属層でカソード電極Ｋを構成し、
１７はゲート層１４の表面に設けられた金属層でゲート
電極Ｇ1を構成する。また、Ｐ1 +Ｎ1Ｐ2 +はトランジスタ
を形成し、Ｎ1Ｐ2 +Ｎ2 +は静電誘導トランジスタを形成
する。
【００１１】図４と図５に示す複合型半導体装置は、Ｓ
Ｉサイリスタ１０とＦＥＴ２０をカスコード接続し、か
つＳＩサイリスタ１０の点弧補助用ダイオード３０から
なる電圧制御型高周波素子である。このような素子にお
いてＦＥＴ２０のゲート信号をオフにして該ＦＥＴ２０
をオフ状態にすると、アノード電極Ａとカソード端子Ｃ
間にアノード電極Ａを正として印加された直流電圧は、
ダイオード３０を通してＮ1Ｐ2 +接合を逆バイアスし、
Ｎ1ベース１２中に空間電荷層が形成され電圧を阻止し
て負荷に電流は流れない。ＦＥＴ２０をオンにすると、
Ｐ1 +Ｎ1Ｎ2 +層を通して負荷に電力を供給する。この時
ダイオード３０は、その接合容量をＰ2 +Ｎ1Ｎ2 +層を通
して放電することになり、ＳＩサイリスタ１０のオン動
作を助ける。すなわち、本回路の構成の特長は、高周波
動作と高耐圧阻止が可能なＳＩサイリスタに電圧制御
で、低耐圧でかつ動作抵抗の小さいＦＥＴを直列接続
し、電圧阻止はＳＩサイリスタで、オンオフ制御はＦＥ
Ｔで動作させる点にあるが、ＳＩサイリスタにそのオフ
過程でゲートに大きな逆電流を流す必要があるととも
に、個別の部品を配列し接続する点に製造上の問題があ
る。
Ｉサイリスタ１０とＦＥＴ２０をカスコード接続し、か
つＳＩサイリスタ１０の点弧補助用ダイオード３０から
なる電圧制御型高周波素子である。このような素子にお
いてＦＥＴ２０のゲート信号をオフにして該ＦＥＴ２０
をオフ状態にすると、アノード電極Ａとカソード端子Ｃ
間にアノード電極Ａを正として印加された直流電圧は、
ダイオード３０を通してＮ1Ｐ2 +接合を逆バイアスし、
Ｎ1ベース１２中に空間電荷層が形成され電圧を阻止し
て負荷に電流は流れない。ＦＥＴ２０をオンにすると、
Ｐ1 +Ｎ1Ｎ2 +層を通して負荷に電力を供給する。この時
ダイオード３０は、その接合容量をＰ2 +Ｎ1Ｎ2 +層を通
して放電することになり、ＳＩサイリスタ１０のオン動
作を助ける。すなわち、本回路の構成の特長は、高周波
動作と高耐圧阻止が可能なＳＩサイリスタに電圧制御
で、低耐圧でかつ動作抵抗の小さいＦＥＴを直列接続
し、電圧阻止はＳＩサイリスタで、オンオフ制御はＦＥ
Ｔで動作させる点にあるが、ＳＩサイリスタにそのオフ
過程でゲートに大きな逆電流を流す必要があるととも
に、個別の部品を配列し接続する点に製造上の問題があ
る。
【００１２】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、ＳＩサイリスタとＦＥＴおよびダイ
オードを同一ウエハ内に一体に集積することにより、高
性能な複合型半導体装置を提供することである。
ので、その目的は、ＳＩサイリスタとＦＥＴおよびダイ
オードを同一ウエハ内に一体に集積することにより、高
性能な複合型半導体装置を提供することである。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層１１を形成してアノ
ード層となし、前記第１の半導体層の他方の表面に該第
１の半導体層とは異極性の第３の半導体層を設けてゲー
ト層となし、この第３の半導体層とは隣接離間して前記
第１の半導体層の表面部に該第１の半導体層とは異極性
の第４の半導体層を設けるとともに、この第４の半導体
層の表面部に該第４の半導体層とは異極性の第５の半導
体層を形成してカソード層となし、この第５の半導体層
と第４の半導体層にはさまれる第３の半導体層の表面に
またがって酸化膜を設けてＭＯＳＥＦＴを形成し、かつ
第４の半導体層と第３の半導体層によって静電誘導によ
って耐圧を阻止させるように構成してＳＩサイリスタと
ＭＯＳＥＦＴを一体に形成する。
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層１１を形成してアノ
ード層となし、前記第１の半導体層の他方の表面に該第
１の半導体層とは異極性の第３の半導体層を設けてゲー
ト層となし、この第３の半導体層とは隣接離間して前記
第１の半導体層の表面部に該第１の半導体層とは異極性
の第４の半導体層を設けるとともに、この第４の半導体
層の表面部に該第４の半導体層とは異極性の第５の半導
体層を形成してカソード層となし、この第５の半導体層
と第４の半導体層にはさまれる第３の半導体層の表面に
またがって酸化膜を設けてＭＯＳＥＦＴを形成し、かつ
第４の半導体層と第３の半導体層によって静電誘導によ
って耐圧を阻止させるように構成してＳＩサイリスタと
ＭＯＳＥＦＴを一体に形成する。
【００１４】また、前記第５の半導体層の短絡部を前記
第４の半導体層と同極性にして静電誘導を生じさせるた
めの第６の半導体層とすることにより、ＳＩサイリスタ
のチャンネル間隔を狭くすることによって電圧利得を高
くする。
第４の半導体層と同極性にして静電誘導を生じさせるた
めの第６の半導体層とすることにより、ＳＩサイリスタ
のチャンネル間隔を狭くすることによって電圧利得を高
くする。
【００１５】さらに、前記第３の半導体層に該第３の半
導体層とは異極性の第７の半導体層を設けてターンオン
を助勢する。
導体層とは異極性の第７の半導体層を設けてターンオン
を助勢する。
【００１６】
【作用】第１の半導体層（第１のベース層１２）と第２
の半導体層（第１のエミッタ層１１）と第３の半導体層
（第２のベース層１４）および第５の半導体層（第２の
エミッタ層１３）からなるＳＩサイリスタ部によって主
電流を制御し、第１の半導体層１２と新たに付加した第
４の半導体層２１および第５の半導体層１３からなるＦ
ＥＴ部によってＳＩサイリスタ部のオンオフ制御を行
う。この場合、ＦＥＴ部をオンにさせると第４の半導体
層の表面に反転層が形成され第５の半導体層から第１の
半導体層へ電子が流入し、第２の半導体層１１から第１
の半導体層１２へ正孔が流入され第１の半導体層１２が
伝導度変調されて主電流が流れる。
の半導体層（第１のエミッタ層１１）と第３の半導体層
（第２のベース層１４）および第５の半導体層（第２の
エミッタ層１３）からなるＳＩサイリスタ部によって主
電流を制御し、第１の半導体層１２と新たに付加した第
４の半導体層２１および第５の半導体層１３からなるＦ
ＥＴ部によってＳＩサイリスタ部のオンオフ制御を行
う。この場合、ＦＥＴ部をオンにさせると第４の半導体
層の表面に反転層が形成され第５の半導体層から第１の
半導体層へ電子が流入し、第２の半導体層１１から第１
の半導体層１２へ正孔が流入され第１の半導体層１２が
伝導度変調されて主電流が流れる。
【００１７】次にＦＥＴ部をオフにすると、電流は第２
の半導体層１１，第１の半導体層１２および第３の半導
体層１４を通して電流が流れた後、第１の半導体層１２
と第３の半導体層１４との接合が回復して電流阻止状態
となり、この過程で第１の半導体層１２の第３，第４半
導体層側に高抵抗層が静電誘導によって形成されて高電
圧を阻止する。
の半導体層１１，第１の半導体層１２および第３の半導
体層１４を通して電流が流れた後、第１の半導体層１２
と第３の半導体層１４との接合が回復して電流阻止状態
となり、この過程で第１の半導体層１２の第３，第４半
導体層側に高抵抗層が静電誘導によって形成されて高電
圧を阻止する。
【００１８】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１９】図１は本発明の第１実施例による複合型半
導体装置を示すもので、図５のものと同一又は相当部分
には同一符号が付されている。さらに詳しくは、本実施
例においては、Ｎ型半導体層（Ｎ1）からなる第１のベ
ース層１２の一方の表面に該第１のベース層１２とは異
極性にして高不純物濃度のＰ型半導体層（Ｐ1 +）からな
る第１のエミッタ層１１を形成してアノード層を構成
し、第１のベース層１２の他方の面側にはその表面から
所定深さで該第１のベース層１２とは異極性にして高不
純物濃度のＰ型半導体層（Ｐ2 +）からなる第２のベース
層１４を形成して第１のゲート層を構成する。また、第
１のベース層１２の他方の面側にはその表面から所定深
さで該第１のベース層とは異極性にして高不純物濃度の
Ｐ型半導体層（Ｐ3 +）２１を第１のゲート層１４にはさ
まれた位置に設け、このＰ型半導体層２１の表面にその
中央部を残して、該Ｐ型半導体層２１とは異極性の高不
純物濃度のＮ型半導体層（Ｎ2 +）からなる第２のエミッ
タ層（カソード層）１３を設ける。さらに、第１のベー
ス層（Ｎ1）１２，Ｐ型半導体層（Ｐ3 +）２１，第２の
エミッタ層（Ｎ2 +）１３によりＮチャンネルＦＥＴを構
成するように領域にまたがってその表面に酸化膜２２を
形成し、この酸化膜２２の表面に金属層２３を設けると
ともに、Ｎ2 +Ｐ3 +Ｎ2 +領域にまたがって金属層１８を形
成し、電極１７と１８間にはダイオード３０を接続す
る。
導体装置を示すもので、図５のものと同一又は相当部分
には同一符号が付されている。さらに詳しくは、本実施
例においては、Ｎ型半導体層（Ｎ1）からなる第１のベ
ース層１２の一方の表面に該第１のベース層１２とは異
極性にして高不純物濃度のＰ型半導体層（Ｐ1 +）からな
る第１のエミッタ層１１を形成してアノード層を構成
し、第１のベース層１２の他方の面側にはその表面から
所定深さで該第１のベース層１２とは異極性にして高不
純物濃度のＰ型半導体層（Ｐ2 +）からなる第２のベース
層１４を形成して第１のゲート層を構成する。また、第
１のベース層１２の他方の面側にはその表面から所定深
さで該第１のベース層とは異極性にして高不純物濃度の
Ｐ型半導体層（Ｐ3 +）２１を第１のゲート層１４にはさ
まれた位置に設け、このＰ型半導体層２１の表面にその
中央部を残して、該Ｐ型半導体層２１とは異極性の高不
純物濃度のＮ型半導体層（Ｎ2 +）からなる第２のエミッ
タ層（カソード層）１３を設ける。さらに、第１のベー
ス層（Ｎ1）１２，Ｐ型半導体層（Ｐ3 +）２１，第２の
エミッタ層（Ｎ2 +）１３によりＮチャンネルＦＥＴを構
成するように領域にまたがってその表面に酸化膜２２を
形成し、この酸化膜２２の表面に金属層２３を設けると
ともに、Ｎ2 +Ｐ3 +Ｎ2 +領域にまたがって金属層１８を形
成し、電極１７と１８間にはダイオード３０を接続す
る。
【００２０】図１の半導体装置において、Ｎチャンネル
ＭＯＳＦＥＴ部２０Ａが形成され、第１のエミッタ層
（Ｐ1 +）１１，第１のベース層（Ｎ1）１２，第２のエ
ミッタ層（Ｎ2 +）１３，第２のベース層（Ｐ2 +）１４、
よってＳＩサイリスタ部１０Ａが形成される。ここで、
金属層１５はＳＩサイリスタ部１０Ａのアノード電極Ａ
を構成し、金属層１７はゲート電極Ｇ1を構成する。ま
た、金属層１８はＳＩサイリスタ部１０Ａのカソード電
極ＫとＦＥＴ２０Ａのソース電極Ｓを構成し、金属層２
３はＦＥＴ部２０Ａのゲート電極Ｇ2を構成する。
ＭＯＳＦＥＴ部２０Ａが形成され、第１のエミッタ層
（Ｐ1 +）１１，第１のベース層（Ｎ1）１２，第２のエ
ミッタ層（Ｎ2 +）１３，第２のベース層（Ｐ2 +）１４、
よってＳＩサイリスタ部１０Ａが形成される。ここで、
金属層１５はＳＩサイリスタ部１０Ａのアノード電極Ａ
を構成し、金属層１７はゲート電極Ｇ1を構成する。ま
た、金属層１８はＳＩサイリスタ部１０Ａのカソード電
極ＫとＦＥＴ２０Ａのソース電極Ｓを構成し、金属層２
３はＦＥＴ部２０Ａのゲート電極Ｇ2を構成する。
【００２１】図１の半導体装置によれば、ゲート電極２
３に正の電極を印加してＦＥＴ部２０Ａをオンにさせる
と、通常の絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）と同様な動作により、第１のベース層（Ｎ1）１２
と第２のエミッタ層（Ｎ2 +）１３に挟まれたＰ型半導体
層（Ｐ3 +）２１の表面に反転層が形成されＮ2 +層からＮ
1層へ電子が流入する。その結果、Ｐ1 +層からＮ1層に正
孔が流入されＮ1層が伝導度変調されて電流Ｉが矢印の
経路で流れる。
３に正の電極を印加してＦＥＴ部２０Ａをオンにさせる
と、通常の絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）と同様な動作により、第１のベース層（Ｎ1）１２
と第２のエミッタ層（Ｎ2 +）１３に挟まれたＰ型半導体
層（Ｐ3 +）２１の表面に反転層が形成されＮ2 +層からＮ
1層へ電子が流入する。その結果、Ｐ1 +層からＮ1層に正
孔が流入されＮ1層が伝導度変調されて電流Ｉが矢印の
経路で流れる。
【００２２】次に電極２３への正バイアスを除去してＦ
ＥＴ部２０Ａをオフにすると電流は、Ｐ1 +Ｎ1Ｐ2 +を通
して流れた後、Ｎ1Ｐ2 +接合が回復して阻止状態にな
る。この過程で空間電荷層Ｅが矢印の方向に形成されて
行き、Ｐ2 +層１４と１４間の間隔を適正に設計すること
によって通常のＳＩサイリスタ（図５）と同様にＮ1層
のＰ2 +，Ｐ2 +層側に高抵抗層が形成されて高電圧を阻止
する。Ｎ2 +層１３と１３に挟まれたＰ3 +層２１の表面の
領域２１ａを電極１８で短絡するのはＰ1 +Ｎ1Ｐ3 +Ｎ2 +
のサイリスタ動作を防止するためである。
ＥＴ部２０Ａをオフにすると電流は、Ｐ1 +Ｎ1Ｐ2 +を通
して流れた後、Ｎ1Ｐ2 +接合が回復して阻止状態にな
る。この過程で空間電荷層Ｅが矢印の方向に形成されて
行き、Ｐ2 +層１４と１４間の間隔を適正に設計すること
によって通常のＳＩサイリスタ（図５）と同様にＮ1層
のＰ2 +，Ｐ2 +層側に高抵抗層が形成されて高電圧を阻止
する。Ｎ2 +層１３と１３に挟まれたＰ3 +層２１の表面の
領域２１ａを電極１８で短絡するのはＰ1 +Ｎ1Ｐ3 +Ｎ2 +
のサイリスタ動作を防止するためである。
【００２３】図１の半導体装置の構造は通常のＩＧＢＴ
と良く似ているが、その相異点は次の通りである。
と良く似ているが、その相異点は次の通りである。
【００２４】（１）順阻止電圧がＳＩサイリスタ構造で
決まる。このためには、Ｐ2 +層１４と１４の間隔を狭く
し、そのＰ2 +層１４の深さを深くする必要がある。具体
的には、１２００Ｖ耐圧のとき間隔が２０μｍ，拡散深
さは１５μｍ程度である。Ｐ2 +層の間隔を広くすればＳ
Ｉサイリスタの動作抵抗は小さくできるが、反面順阻止
電圧を得るために必要なゲート逆電圧、即ち、ＦＥＴ部
２０Ａの耐圧の高いものが必要になる。又間隔を小さく
すると、ＦＥＴ部の耐圧は低いものであるが、ＳＩサイ
リスタ部の動作抵抗が大きくなるのでこの間隔は設計思
想に基づいて適切な値に選定する必要がある。
決まる。このためには、Ｐ2 +層１４と１４の間隔を狭く
し、そのＰ2 +層１４の深さを深くする必要がある。具体
的には、１２００Ｖ耐圧のとき間隔が２０μｍ，拡散深
さは１５μｍ程度である。Ｐ2 +層の間隔を広くすればＳ
Ｉサイリスタの動作抵抗は小さくできるが、反面順阻止
電圧を得るために必要なゲート逆電圧、即ち、ＦＥＴ部
２０Ａの耐圧の高いものが必要になる。又間隔を小さく
すると、ＦＥＴ部の耐圧は低いものであるが、ＳＩサイ
リスタ部の動作抵抗が大きくなるのでこの間隔は設計思
想に基づいて適切な値に選定する必要がある。
【００２５】（２）耐圧が上記（１）項で決まる結果、
ＦＥＴ部２０Ａの耐圧は５０Ｖよりも低いもので良く、
従ってＦＥＴ部２０Ａの動作抵抗も小さくできる。
ＦＥＴ部２０Ａの耐圧は５０Ｖよりも低いもので良く、
従ってＦＥＴ部２０Ａの動作抵抗も小さくできる。
【００２６】（３）ターンオフ過程でＮ1層１２中の蓄
積キャリアはＰ2 +層１４を通して強制的に放出されるた
めＰ2 +層の無いＩＧＢＴに比較してターンオフ時間が短
くなる。
積キャリアはＰ2 +層１４を通して強制的に放出されるた
めＰ2 +層の無いＩＧＢＴに比較してターンオフ時間が短
くなる。
【００２７】なお、図１は複合型半導体装置の断面模式
図であって、その表面形状は同心円，櫛形形状等の種々
のものが考えられる。
図であって、その表面形状は同心円，櫛形形状等の種々
のものが考えられる。
【００２８】図２は本発明の第２実施例による複合型半
導体装置を示すもので、この第２実施例においては図１
に示すものの構造に加えてＰ型半導体層（Ｐ3 +）２１の
短絡領域２１ａに該Ｐ3 +層２１を貫通して第１のベース
層（Ｎ1）まで伸びる高不純物濃度のＰ型半導体層（Ｐ4
+）からなる第２のゲート層１９が設けられている。こ
の第２のゲート層（Ｐ4 +）１９は第１のゲート層
（Ｐ2 +）１４と全く同じ動作をするものであるが、これ
を設けたことによって第２のベース層（第１のゲート
層）１４の間隔すなわちチャンネル幅が半分になり、Ｎ
1Ｐ2 +接合及びＮ1Ｐ4 +接合の阻止耐圧を決めるＳサイリ
スタ部１０Ａの電圧阻止利得がほぼ４倍に増加すること
になる。従ってＦＥＴ部２０Ａの耐圧を更に低くするこ
とができ動作抵抗を大幅に減らすことができる。
導体装置を示すもので、この第２実施例においては図１
に示すものの構造に加えてＰ型半導体層（Ｐ3 +）２１の
短絡領域２１ａに該Ｐ3 +層２１を貫通して第１のベース
層（Ｎ1）まで伸びる高不純物濃度のＰ型半導体層（Ｐ4
+）からなる第２のゲート層１９が設けられている。こ
の第２のゲート層（Ｐ4 +）１９は第１のゲート層
（Ｐ2 +）１４と全く同じ動作をするものであるが、これ
を設けたことによって第２のベース層（第１のゲート
層）１４の間隔すなわちチャンネル幅が半分になり、Ｎ
1Ｐ2 +接合及びＮ1Ｐ4 +接合の阻止耐圧を決めるＳサイリ
スタ部１０Ａの電圧阻止利得がほぼ４倍に増加すること
になる。従ってＦＥＴ部２０Ａの耐圧を更に低くするこ
とができ動作抵抗を大幅に減らすことができる。
【００２９】図３は本発明の第３実施例による複合型半
導体装置を示すもので、この第３実施例においては、図
２のものに加えて第１のゲート層（Ｐ2 +）１４の表面部
に該第１のゲート層１４とは異極性にして高不純物濃度
のＮ型半導体層（Ｎ3 +）３１を形成して、Ｐ2 +Ｎ3 +のダ
イオード接合を形成したものである。このダイオード部
３０Ａが形成されることによって素子のターンオンを助
勢する。また、図１の複合型半導体装置においても、外
部接続されたダイオード３０の代わりに、第１のゲート
層（Ｐ2 +）１４内にＮ3 +層を設けてダイオード部を形成
することができる。
導体装置を示すもので、この第３実施例においては、図
２のものに加えて第１のゲート層（Ｐ2 +）１４の表面部
に該第１のゲート層１４とは異極性にして高不純物濃度
のＮ型半導体層（Ｎ3 +）３１を形成して、Ｐ2 +Ｎ3 +のダ
イオード接合を形成したものである。このダイオード部
３０Ａが形成されることによって素子のターンオンを助
勢する。また、図１の複合型半導体装置においても、外
部接続されたダイオード３０の代わりに、第１のゲート
層（Ｐ2 +）１４内にＮ3 +層を設けてダイオード部を形成
することができる。
【００３０】上述の各実施例による複合型半導体装置に
よれば、ターンオン動作はＩＧＢＴと同じであるがゲー
ト層として別個の拡散層（Ｐ2 +，Ｐ4 +）を設け、これら
を介してターンオフ過程のキャリア掃引を行わせること
によってＩＧＢＴに比べてターンオフ速度を改善でき
る。また、電圧阻止は静電誘導によって決まるものであ
り、従ってＩＧＢＴに比べて耐圧を大幅に向上できる特
長がある。
よれば、ターンオン動作はＩＧＢＴと同じであるがゲー
ト層として別個の拡散層（Ｐ2 +，Ｐ4 +）を設け、これら
を介してターンオフ過程のキャリア掃引を行わせること
によってＩＧＢＴに比べてターンオフ速度を改善でき
る。また、電圧阻止は静電誘導によって決まるものであ
り、従ってＩＧＢＴに比べて耐圧を大幅に向上できる特
長がある。
【００３１】また、ＳＩサイリスタ部の構造で耐圧を決
めるため、ＦＥＴ部の耐圧を大幅に低減でき、従ってＩ
ＧＢＴに比べて動作抵抗を低くできる結果、上記各実施
例による複合型半導体装置を用いてインバータを構成し
た場合等には効率を向上できる特長がある。さらに、図
４に示す半導体装置の利点を損なうことなく、同一のウ
エハ上に集積化できるため部品点数の削減、信頼性向上
と合わせてコストを大幅に低減できるものである。
めるため、ＦＥＴ部の耐圧を大幅に低減でき、従ってＩ
ＧＢＴに比べて動作抵抗を低くできる結果、上記各実施
例による複合型半導体装置を用いてインバータを構成し
た場合等には効率を向上できる特長がある。さらに、図
４に示す半導体装置の利点を損なうことなく、同一のウ
エハ上に集積化できるため部品点数の削減、信頼性向上
と合わせてコストを大幅に低減できるものである。
【００３２】なお、上述の各実施例においては第１のベ
ース層１２と第１のエミッタ層（アノード層）１１とを
Ｐ1 +Ｎ1接合の単一の接合で示したが、いわゆるアノー
ド・エミッタ短絡構造と言われる短絡構造としても良
い。また、場合によっては上記実施例の各複合型半導体
装置の各部の極性をＰとＮに反転させることが可能であ
るとともに、Ｎ1ベース中にバッファ層を設けたりＮ1ベ
ース中のキャリアライフタイムを制御する事など従来技
術から各種応用する事も可能である。
ース層１２と第１のエミッタ層（アノード層）１１とを
Ｐ1 +Ｎ1接合の単一の接合で示したが、いわゆるアノー
ド・エミッタ短絡構造と言われる短絡構造としても良
い。また、場合によっては上記実施例の各複合型半導体
装置の各部の極性をＰとＮに反転させることが可能であ
るとともに、Ｎ1ベース中にバッファ層を設けたりＮ1ベ
ース中のキャリアライフタイムを制御する事など従来技
術から各種応用する事も可能である。
【００３３】
【発明の効果】本発明は上述の如くであって、ＳＩサイ
リスタの素子構造の中にＦＥＴやダイオードを一体に集
積して外部接続端子を少なくしたものであり、オン特性
の向上と電力損失の低減化はもとより、ＳＩサイリスタ
にそのオフ過程でゲートに流すべき逆電流を小さくでき
るとともに、ＳＩサイリスタとＦＥＴをカスコード接続
する手間が省略され、製作容易で安価にして高性能な複
合体装置が得られる。
リスタの素子構造の中にＦＥＴやダイオードを一体に集
積して外部接続端子を少なくしたものであり、オン特性
の向上と電力損失の低減化はもとより、ＳＩサイリスタ
にそのオフ過程でゲートに流すべき逆電流を小さくでき
るとともに、ＳＩサイリスタとＦＥＴをカスコード接続
する手間が省略され、製作容易で安価にして高性能な複
合体装置が得られる。
【図１】本発明の第１実施例による複合型半導体装置の
断面模式図。
断面模式図。
【図２】本発明の第２実施例による複合型半導体装置の
断面模式図。
断面模式図。
【図３】本発明の第３実施例による複合型半導体装置の
断面模式図。
断面模式図。
【図４】本発明の複合型半導体装置に至る過程の複合型
半導体装置の回路図。
半導体装置の回路図。
【図５】図４の回路で静電誘導型サイリスタの断面模式
図。
図。
【図６】従来の複合型半導体装置の回路図。
１０Ａ…静電誘導サイリスタ部 １１…アノード層 １２…ベース層 １３…カソード層 １４…第１のゲート層 １９…第２のゲート層 ２０Ａ…電界効果トランジスタ部 ２１…Ｐ型半導体層 ２２…酸化膜 ３０Ａ…ダイオード部 ３１…Ｎ型半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 所定極性の第１の半導体層（１２）を共
通のベース領域とし、該第１の半導体層の一方の面に該
第１の半導体層とは異極性の第２の半導体層（１１）を
形成してアノード層となし、前記第１の半導体層の他方
の表面に該第１の半導体層とは異極性の第３の半導体層
（１４）を設けてゲート層となし、この第３の半導体層
とは隣接離間して前記第１の半導体層の表面部に該第１
の半導体層とは異極性の第４の半導体層（２１）を設け
るとともに、この第４の半導体層の表面部に該第４の半
導体層とは異極性の第５の半導体層（１３）を形成して
カソード層となし、この第５の半導体層と第４の半導体
層にはさまれる第３の半導体層の表面にまたがって酸化
膜を設けてＭＯＳＦＥＴを形成し、かつ第４の半導体層
と第３の半導体層によって静電誘導により耐圧を阻止さ
せるように構成したことを特徴とする複合型半導体装
置。 - 【請求項２】 請求項１の複合型半導体装置において、
前記第５の半導体層（１３）の短絡部を前記第４の半導
体層（２１）と同極性にして静電誘導を生じさせるため
の第６の半導体層（１９）としたことを特徴とする複合
型半導体装置。 - 【請求項３】 請求項１又は２の複合型半導体装置にお
いて、前記第３の半導体層（１４）に該第３の半導体層
とは異極性の第７の半導体層（３１）を設けて構成した
ことを特徴とする複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19952192A JPH0645592A (ja) | 1992-07-27 | 1992-07-27 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19952192A JPH0645592A (ja) | 1992-07-27 | 1992-07-27 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645592A true JPH0645592A (ja) | 1994-02-18 |
Family
ID=16409215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19952192A Pending JPH0645592A (ja) | 1992-07-27 | 1992-07-27 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645592A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778355B1 (ko) * | 2005-08-22 | 2007-11-22 | 미쓰비시덴키 가부시키가이샤 | 캐스코드 접속회로 |
| JP2013252827A (ja) * | 2012-06-08 | 2013-12-19 | Hitachi Automotive Systems Ltd | 電動パワーステアリング装置 |
| CN109698683A (zh) * | 2017-10-23 | 2019-04-30 | 新乡市振源电器股份有限公司 | 高压晶闸管的驱动装置及高压设备 |
-
1992
- 1992-07-27 JP JP19952192A patent/JPH0645592A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778355B1 (ko) * | 2005-08-22 | 2007-11-22 | 미쓰비시덴키 가부시키가이샤 | 캐스코드 접속회로 |
| JP2013252827A (ja) * | 2012-06-08 | 2013-12-19 | Hitachi Automotive Systems Ltd | 電動パワーステアリング装置 |
| CN109698683A (zh) * | 2017-10-23 | 2019-04-30 | 新乡市振源电器股份有限公司 | 高压晶闸管的驱动装置及高压设备 |
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