JP2000114406A

JP2000114406A - 半導体装置

Info

Publication number: JP2000114406A
Application number: JP10287864A
Authority: JP
Inventors: Tadayoshi Iwaana; 忠義岩穴
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-10-09
Filing date: 1998-10-09
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】バイポーラトランジスタのコレクタ、ベースに
それぞれ第一のユニポーラトランジスタのドレイン、ソ
ースを、ベース、エミッタにそれぞれ第二のユニポーラ
トランジスタのソース、ドレインを接続した半導体装置
において、エン電圧の低減を図る。【解決手段】第二のユニポーラトランジスタであるｐチ
ャネルＭＯＳトランジスタのソース領域であるｐベース
領域４とｐ⁺ドレイン領域５内にそれぞれｎ ⁺補助ソー
ス領域６ａ、６ｂを形成し、ｎチャネルＭＯＳトランジ
スタＵＴ２１、ＵＴ２２を構成する。ｎチャネルＭＯＳ
トランジスタＵＴ２１は、第一のユニポーラトランジス
タであるｎチャネルＭＯＳトランジスタＵＴ１と並列の
縦型ＭＯＳＦＥＴとなり、バイポーラトランジスタＢＴ
１のベース電流を供給する。ｎチャネルＭＯＳトランジ
スタＵＴ２２は、バイポーラトランジスタＢＴ１と並列
の縦型ＭＯＳＦＥＴとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユニポーラトラン
ジスタとバイポーラトランジスタとを接続した、オン抵
抗が低く、高速スイッチング特性を示す半導体装置に関
する。

【０００２】

【従来の技術】スイッチング用の個別半導体装置とし
て、バイポーラトランジスタ（以下ＢＪＴと記す）とユ
ニポーラトランジスタである絶縁ゲート電界効果トラン
ジスタ（以下ＭＯＳＦＥＴと記す）がよく知られてい
る。また、最近では、電圧制御が可能なバイポーラトラ
ンジスタである絶縁ゲート型バイポーラトランジスタ
（以下ＩＧＢＴと記す）の使用が目立って増加してい
る。これらの半導体装置の特徴は以下に示す通りであ
る。

【０００３】ＢＪＴは、特に高耐圧特性を得るためにコ
レクタ層に高比抵抗基板を使用した場合でも、飽和状態
の使用時は少数キャリアの注入に基づく伝導度変調を起
こしており、そのオン電圧は低いという特長を有する。
しかし、少数キャリアの蓄積効果によってターンオフ時
間は長くなるので、そのスイッチング速度は遅い。

【０００４】一方、ＭＯＳＦＥＴは本来注入された少数
キャリアが蓄積することがないので、スイッチング時間
は速いいという特長を有する。しかし、少数キャリアに
基づく伝導度変調が起こらないので、そのオン抵抗は高
い。

【０００５】また、ＩＧＢＴにおいては、ＢＪＴと同様
に少数キャリアの蓄積効果があり、オン抵抗は小さい
が、ターンオフ時間が長い。それに加えて、ターンオフ
時に拡がる空乏層により掃き出される多数キャリアによ
って、コレクタ層からの少数キャリアの再注入が起き、
ターンオフ時間が長くなるのでスイッチング速度は遅
い。

【０００６】従って、一般的にはスイッチング回路にお
いて、ＢＪＴやＩＧＢＴは定常損失は小さいが、スイッ
チング損失が大きいので、比較的低周波数（一般的には
５０ｋＨｚ以下）で用いられることが多く、ＭＯＳＦＥ
Ｔは逆にスイッチング損失は小さいが定常損失が大きい
ので、比較的高周波数（一般的に１００ｋＨｚ以上）で
用いられることが多い。

【０００７】その中間の周波数領域である２０〜１００
ｋＨｚにおいては、その用途に応じて両者の特徴を持つ
半導体装置が望まれている。例えばそのような一例とし
て、特開昭62-293678号公報に開示された半導体装置が
ある。図１６はその半導体装置の等価回路図である。前
段にユニポーラトランジスタＵＴを、後段にバイポーラ
トランジスタＢＴを配したいわゆるＢｉＭＯＳ−Cascod
eトランジスタとなっている。しかしながらこの半導体
装置は、電圧制御が可能であり、オン抵抗も低いが、タ
ーンオフ時にバイポーラトランジスタＢＴに蓄積された
過剰キャリアを引き抜くことができないため、ターンオ
フ時間、特にストレージ時間が非常に長くなってしまう
という問題があった。

【０００８】この対策として発明者らは先に、ＢｉＭＯ
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続し、ターンオフ時に少数キャリア
を引き抜き、ストレージ時間の短縮を図った半導体装置
を考案した（特願平９−１７６６８７号）。

【０００９】図１７、１８、１９は、その半導体装置の
三例の等価回路図である。まず図１７の半導体装置では
ｎｐｎトランジスタＢＴ１のコレクタＣ・ベースＢ間、
エミッタＥ・ベースＢ間に、それぞれｎチャネルＭＯＳ
トランジスタＵＴ１、ｐチャネルＭＯＳトランジスタＵ
Ｔ２のドレイン・ソースが接続されている。ｎチャネル
ＭＯＳトランジスタＵＴ１およびｐチャネルＭＯＳトラ
ンジスタＵＴ２のゲートは共通にされＧ端子に接続され
ている。

【００１０】この半導体装置は、エミッタＥを接地し、
コレクタＣに正の電圧を印加した状態でゲートＧに正の
電圧を印加すると、ｎチャネルＭＯＳトランジスタＵＴ
１がオンし、、流れた電流が第一段バイポーラトランジ
スタＢＴ１のベース電流となり、ＢＴ１がオンし、半導
体装置はオン状態となる。ゲートＧへの正の入力信号で
は、ｐチャネルＭＯＳトランジスタＵＴ２はオンしな
い。次に、ゲートＧの電位をｎチャネルＭＯＳトランジ
スタＵＴ１のしきい値以下に下げると、ＵＴ１がオフ
し、ベース電流が遮断されてｎｐｎトランジスタＢＴ１
がオフする。さらに、ゲートＧの電位を負にすると、ｐ
チャネルＭＯＳトランジスタＵＴ２がオンし、ｎｐｎト
ランジスタＢＴ２のベースＢとエミッタＥとが短絡され
る。

【００１１】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン抵抗となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。

【００１２】図１８の半導体装置では、出力段としての
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。

【００１３】この半導体装置では、エミッタＥを接地
し、コレクタＣに正の電圧を印加した状態でゲートＧに
正の電圧を印加すると、ｎチャネルＭＯＳトランジスタ
ＵＴ１がオンし、流れた電流が第一段バイポーラトラン
ジスタＢＴ１のベース電流となり、ＢＴ１がオンする。
この電流が第二段ｎｐｎトランジスタトランジスタＢＴ
２のベース電流となって、ＢＴ２がオンし、半導体装置
はオン状態となる。ゲートＧへの正の入力信号では、ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしな
い。次に、ゲートＧの電位をｎチャネルＭＯＳトランジ
スタＵＴ１のしきい値以下に下げると、ＵＴ１がオフ
し、ベース電流が遮断されてｎｐｎトランジスタＢＴ
１、ＢＴ２がオフする。さらに、ゲートＧの電位を負に
すると、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
がオンし、ｎｐｎトランジスタＢＴ２、ＢＴ３のベース
ＢとエミッタＥとが短絡される。

【００１４】従って、この半導体装置は、バイポーラト
ランジスタであるｎｐｎトランジスタＢＴ１、ＢＴ２が
オンするので、オン時には低いオン抵抗となる。また、
オフ時には、ｐチャネルＭＯＳトランジスタＵＴ２、Ｕ
Ｔ３をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、ターンオフが速くなる。

【００１５】図１９の半導体装置では、出力段としての
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。

【００１６】この半導体装置の動作も、先の二例の半導
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。

【００１７】図２０（ａ）、（ｂ）、（ｃ）は、それぞ
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
部分断面図である。

【００１８】半導体基板は、低抵抗率のｎ⁺コレクタ層
１上に高抵抗率のｎドリフト層２が形成されたものであ
る。第一のユニポーラトランジスタでは、ｎドリフト層
２の表面層に、ｐウェル領域３が形成され、そのｐウェ
ル領域３にｎ⁺ソース領域６が形成されている。ｎ⁺ソ
ース領域６とｎドリフト層２とに挟まれたｐベース領域
３の表面上にゲート酸化膜１２を介してゲート電極層１
３が、ｎ⁺ソース領域６とｐウェル領域３との表面に共
通にソース電極８が設けられている。ｎ⁺コレクタ層１
の裏面には、ユニポーラトランジスタのドレイン電極と
なるコレクタ電極１６が設けられ、Ｃ端子に接続されて
いる。

【００１９】バイポーラトランジスタでは、ｎドリフト
層２の表面層に、ｐベース領域４が形成され、ｐベース
領域４内にｎ⁺エミッタ領域７が形成されている。前段
の第一のユニポーラトランジスタのソース電極８（また
は前段のバイポーラトランジスタのエミッタ電極）がバ
イポーラトランジスタのベース電極とされる。エミッタ
電極１０（または最後段のエミッタ電極）から出力用Ｅ
端子に接続される。

【００２０】第二のユニポーラトランジスタでは、ｎド
リフト層２の表面層に、ｐ⁺ドレイン領域５が形成さ
れ、バイポーラトランジスタのｐベース領域４がソース
領域となる。ｐベース領域４とｐ⁺ドレイン領域５とに
挟まれたｎドリフト層２の表面上にゲート絶縁膜１４を
介してゲート電極層１５が設けられる。ｐ⁺ドレイン領
域５の表面に接してドレイン電極１１が設けられるが、
これは、バイポーラトランジスタ（または最後段のバイ
ポーラトランジスタの）エミッタ電極と接続される。

【００２１】図２０（ａ）〜（ｃ）のようなユニットを
組み合わせることにより、図１７〜１９の等価回路をモ
ノリシックに実現した半導体装置を試作した。

【００２２】図２１はそれらの半導体装置の電流−電圧
特性図である。横軸はコレクタＣエミッタＥ間電圧（Ｖ
_CE）であり、縦軸は電流密度である。

【００２３】低電流領域ではバイポーラトランジスタの
段数が多い方がオン電圧は大きくなっているものの、逆
に大電流領域ではバイポーラトランジスタの段数が多い
方が低オン電圧となっている。例えば５Ａ／ｃｍ²以下
の低電流密度領域では、出力段のＢＪＴが二段、三段の
ダーリントントランジスタとするほど、オン電圧は大き
いが、５Ａ／ｃｍ²以上の高電流密度領域では、ダーリ
ントントランジスタの段数が増す程オン電圧が低下して
いる。

【００２４】しかしながら、例えば、２０Ａ／ｃｍ²の
電流密度では、三段のダーリントントランジスタとした
場合でも、オン電圧は６．３Ｖであり、一層の低減が望
まれる。

【００２５】

【発明が解決しようとする課題】オン電圧を低減するも
う他の方法としては、ｎチャネルＭＯＳトランジスタあ
るいはバイポーラトランジスタを大面積化する方法があ
るが、チップサイズを大きくするとコストが高くなる問
題がある。

【００２６】本発明の目的は、他の特性は低下させず
に、一層オン電圧を低減した半導体装置を提供すること
にある。

【００２７】

【課題を解決するための手段】上記目的を達成するため
に本発明は、前段の第一のユニポーラトランジスタと、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続した半導体装
置において、バイポーラトランジスタのコレクタ、第二
のユニポーラトランジスタのソースにそれぞれドレイ
ン、ソースを接続する第一の補助ユニポーラトランジス
タまたはバイポーラトランジスタのコレクタ、第二のユ
ニポーラトランジスタのドレインにそれぞれドレイン、
ソースを接続する第二の補助ユニポーラトランジスタの
少なくとも一方を有するものとする。

【００２８】後段のバイポーラトランジスタがダーリン
トン接続されたバイポーラトランジスタであり、そのダ
ーリントン接続された各バイポーラトランジスタごとに
対応する第二のユニポーラトランジスタとを有するもの
においても同様である。

【００２９】またその場合、ダーリントン接続された一
部のバイポーラトランジスタに対応する第二のユニポー
ラトランジスタについてのみ、第一または第二の補助ユ
ニポーラトランジスタを有しても、全部のバイポーラト
ランジスタに対応する第二のユニポーラトランジスタに
ついて第一または第二の補助ユニポーラトランジスタを
有しても良い。

【００３０】第一の補助ユニポーラトランジスタは、第
一のユニポーラトランジスタまたは前段のバイポーラト
ランジスタと並列に構成されることになり、後段のバイ
ポーラトランジスタのベース電流を増大させる作用を持
つ。

【００３１】第二の補助ユニポーラトランジスタは、対
応するバイポーラトランジスタと並列に構成されること
になり、特に低電密度領域で半導体装置のオン電圧を低
減する作用をもつ。

【００３２】第一の補助ユニポーラトランジスタと第二
の補助ユニポーラトランジスタがあれば、両方の作用を
併せ持つ半導体装置となる。

【００３３】ダーリントン接続された後段のバイポーラ
トランジスタの面積が前段のバイポーラトランジスタの
面積より大きいものとする。

【００３４】前段のバイポーラトランジスタの主電流を
ベース電流として、後段のバイポーラトランジスタが駆
動されるので、後段のバイポーラトランジスタの面積は
前段のそれより大きくするのが良い。

【００３５】第一のユニポーラトランジスタと第二のユ
ニポーラトランジスタのいずれか一方がｎチャネルＭＯ
Ｓトランジスタであり、他方がｐチャネルＭＯＳトラン
ジスタであるものとすれば、信号の極性により一方はオ
ンに他方はオフにできるので、一つの信号により第一の
ユニポーラトランジスタと第二のユニポーラトランジス
タとを制御できる。

【００３６】第一のユニポーラトランジスタがｎチャネ
ルＭＯＳトランジスタであり、第二のユニポーラトラン
ジスタがｐチャネルＭＯＳトランジスタであり、バイポ
ーラトランジスタがｎｐｎトランジスタであり、補助ユ
ニポーラトランジスタがｎチャネルＭＯＳトランジスタ
である組み合わせ、または、第一のユニポーラトランジ
スタがｐチャネルＭＯＳトランジスタであり、第二のユ
ニポーラトランジスタがｎチャネルＭＯＳトランジスタ
であり、バイポーラトランジスタがｐｎｐトランジスタ
であり、補助ユニポーラトランジスタがｐチャネルＭＯ
Ｓトランジスタである組み合わせとすれば、信号制御装
置を一つにし、信号の極性をかえることにより、第一の
ユニポーラトランジスタ、第二のユニポーラトランジス
タ、補助ユニポーラトランジスタを制御できる。

【００３７】第二のユニポーラトランジスタがｐチャネ
ルＭＯＳトランジスタの場合はｐ型ソース領域またはｐ
型ドレイン領域の少なくとも一方の中にｎ型補助ソース
領域を形成した補助ユニポーラトランジスタとし、第二
のユニポーラトランジスタがｎチャネルＭＯＳトランジ
スタの場合はｎ型ソース領域またはｎ型ドレイン領域の
少なくとも一方の中にｐ型補助ソース領域を形成した補
助ユニポーラトランジスタとする。

【００３８】そのようにすれば、第二のユニポーラトラ
ンジスタと補助ユニポーラトランジスタとを一体にで
き、ゲート電極層を共通にできる。

【００３９】第一のユニポーラトランジスタ、第二のユ
ニポーラトランジスタと補助ユニポーラトランジスタの
ゲートとを接続すれば、信号制御装置を一つにすること
ができる。

【００４０】第一、第二のユニポーラトランジスタ、バ
イポーラトランジスタ、補助ユニポーラトランジスタお
よびそれらの相互接続配線を一つの半導体基板上に形成
すれば、個別素子を組み合わせる場合に比べ、配線が一
括してでき、しんらいせいが高められる。

【００４１】第一導電型の高比抵抗半導体基板に、その
基板をドレイン層とする第一のユニポーラトランジスタ
と、その基板をコレクタ層とするバイポーラトランジス
タと、その基板をベース層とする第二のユニポーラトラ
ンジスタとを有するものとすれば、基板内の形成が容易
であり、チップ面積を縮減できる。

【００４２】

【発明の実施の形態】以下、図面を参照しながら実施例
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとし、さらに第１導電型をｎ
型，第２導電型をｐ型とした例を示すが、逆の導電型の
構成とすることも可能である。

【００４３】［実施例１］図１は、本発明第一の実施例
の半導体装置の等価回路図である。ｎｐｎトランジスタ
ＢＴ１のコレクタＣ・ベースＢ間、エミッタＥ・ベース
Ｂ間にそれぞれｎチャネルＭＯＳトランジスタＵＴ１、
ｐチャネルＭＯＳトランジスタＵＴ２のドレイン・ソー
スが接続されている。ｎチャネルＭＯＳトランジスタＵ
Ｔ１およびｐチャネルＭＯＳトランジスタＵＴ２のゲー
トは共通にされＧ端子に接続されている。

【００４４】図１７の等価回路図と異なっている点は、
コレクタＣとｐチャネルＭＯＳトランジスタＵＴ２のソ
ース、ドレイン間にそれぞれｎチャネルＭＯＳトランジ
スタＵＴ２１、ＵＴ２２が接続されている点である。

【００４５】図２は、図１の等価回路図をモノリシック
に実現した半導体装置の模擬的な部分断面図である。図
の左側から右へ第一のユニポーラトランジスタであるｎ
チャネルＭＯＳトランジスタＵＴ１、ｎｐｎトランジス
タＢＴ１、ｎチャネルＭＯＳトランジスタＵＴ２１、ｐ
チャネルＭＯＳトランジスタＵＴ２、ｎチャネルＭＯＳ
トランジスタＵＴ２２の各部分である。図に示したの
は、基本的な部分であって、他に主に半導体装置の周辺
部分に耐圧を担う部分があるが、本発明の本質に関わる
部分では無いので省略している。

【００４６】半導体基板は、低抵抗率のｎ⁺コレクタ層
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。例えば、耐圧１６００Ｖ級の実施例１の半導体装置
は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ⁺コレク
タ層１上に、５０Ω・ｃｍ、厚さ８０μｍのｎドリフト
層２を積層したエピタキシャルウェハを使用した。ｎド
リフト層２の表面層に、ｎチャネルＭＯＳトランジスタ
ＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ１の
ｐベース領域４、ｐチャネルＭＯＳトランジスタＵＴ２
のｐ⁺ドレイン領域５が形成されている。そのｐウェル
領域３内にはｎ ⁺ソース領域６が、ｐベース領域４内に
は、ｎ⁺エミッタ領域７とｎ⁺補助ソース領域６ａが、
ｐ⁺ドレイン領域５内にはｎ⁺補助ソース領域６ｂがそ
れぞれ形成されている。例えば、ｐウェル領域３、ｐベ
ース領域４、ｐ⁺ドレイン領域５の拡散深さは５μｍ、
ｎ⁺ソース領域６、ｎ⁺補助ソース領域６ａ、ｎ⁺補助
ソース領域６ｂの拡散深さは０．３μｍであり、ｎ⁺エ
ミッタ領域７の拡散深さは２．５μｍである。ｎ⁺ソー
ス領域６、ｎ⁺補助ソース領域６ａ、ｎ⁺補助ソース領
域６ｂ、ｎ⁺エミッタ領域７の拡散深さは、実験により
決められた値である。

【００４７】ｎ⁺ソース領域６とｐウェル領域３に共通
に接触するソース電極８、ｐベース領域４の表面に接触
するベース電極９、ｎ⁺エミッタ領域７の表面に接触す
るエミッタ電極１０、ｎ⁺補助ソース領域６ａとｐベー
ス領域４の表面に共通に接触する補助ソース電極８ａ、
ｐ⁺ドレイン領域５とｎ⁺補助ソース領域６ｂとの表面
に共通に接触するドレイン電極１１がそれぞれ設けられ
ている。

【００４８】ｎ⁺ソース領域６とｎドリフト層２の表面
露出部とに挟まれたｐウェル領域３の表面上にゲート酸
化膜１２を介してｎチャネルＭＯＳトランジスタＵＴ１
のゲート電極層１３が、また、ｐベース領域４とｐ⁺ド
レイン領域５とに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４を介してｐチャネルＭＯＳトランジスタ
ＵＴ２のゲート電極層１５が設けられている。

【００４９】ｐチャネルＭＯＳトランジスタＵＴ２のソ
ース領域であるｐベース領域４およびｐ⁺ドレイン領域
５内にそれぞれｎ⁺補助ソース領域６ａ、６ｂを形成し
たことにより、ｎ⁺補助ソース領域６ａ、ｐベース領域
４、ｎドリフト層２からなるｎチャネルＭＯＳトランジ
スタＵＴ２１、およびｎ⁺補助ソース領域６ｂ、ｐ⁺ド
レイン領域５、ｎドリフト層２からなるｎチャネルＭＯ
ＳトランジスタＵＴ２２が構成される。そして、ゲート
電極層１５はこれらのｎチャネルＭＯＳトランジスタＵ
Ｔ２１、ＵＴ２２のゲート電極層でもある。ゲート電極
層１３、１５は例えば多結晶シリコン膜からなり、その
上に接触する金属層のゲート電極が設けられて、Ｇ端子
に接続される。図のようにソース電極８は、ゲート電極
層１３上に絶縁膜２０を介して延長し、ｐベース領域４
の表面に設けられたベース電極９と一体としても良い。
ｎ⁺補助ソース領域６ａとｐベース領域４の表面に共通
に接触して設けられた補助ソース電極８ａは、ベース電
極９と接続される。ｎ⁺エミッタ領域７の表面に設けら
れたエミッタ電極１０は、ｐ⁺ドレイン領域５の表面に
設けられたドレイン電極１１と一緒にされてＥ端子に接
続されている。これらの電極は、例えばアルミニウム合
金のスパッタ蒸着とフォトリソグラフイによって形成さ
れる。ｎ⁺コレクタ層１の裏面には、コレクタ電極１６
が設けられ、Ｃ端子に接続される。

【００５０】なお、実施例１の半導体装置は、通常の二
重拡散ＭＯＳトランジスタと同様のプロセスを用いて製
造することができる。

【００５１】実施例１の半導体装置の動作を簡単に説明
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇにしきい値以上の
正の電圧を加えると、ｎチャネルＭＯＳトランジスタＵ
Ｔ１がオンし、ベース電流がｎｐｎトランジスタＢＴ１
のベース電極９に供給されて、ｎｐｎトランジスタＢＴ
１がオンする。特にｎｐｎトランジスタＢＴ１のｎ⁺エ
ミッタ領域７の拡散深さを、ｎチャネルＭＯＳトランジ
スタＵＴ１のｎ⁺ソース領域６のそれより深くして、電
流増幅率を大きくし、オン抵抗の低減を図ることができ
る。なお、ゲート端子Ｇへの正の入力信号では、ｐチャ
ネルＭＯＳトランジスタＵＴ２はオンしない。

【００５２】ターンオフ時は、ゲート端子Ｇの電位をｎ
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１が
オフする。さらに、ゲート端子Ｇに負の電圧を加えるこ
とにより、（ｐチャネルＭＯＳトランジスタＵＴ２のｐ
ソース領域である）ｐベース領域４とｐ⁺ドレイン領域
５との間のｎドリフト層２の表面層に反転層が形成さ
れ、ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
するとｐベース領域４に残る過剰の正孔は、反転層を通
じてドレイン電極１１に引き抜かれるため、ターンオフ
が速やかにおこなわれ、高速動作が可能となる。

【００５３】以上の基本的な動作は、従来の図１７の回
路の半導体装置と同じであるが、本実施例においては、
ｐチャネルＭＯＳトランジスタＵＴ２部にｎチャネルＭ
ＯＳトランジスタＵＴ２１、ＵＴ２２を導入したことに
より、次の作用が得られる。

【００５４】ｎチャネルＭＯＳトランジスタＵＴ２１
は、ｎｐｎトランジスタＢＴ１のコレクタ・ベース間に
接続されたことになり、縦型のＭＯＳトランジスタとし
てｎチャネルＭＯＳトランジスタＵＴ１と並列状態にあ
る。従って、ｎチャネルＭＯＳトランジスタＵＴ１と同
じく、ｎｐｎトランジスタＢＴ１のベース電流を供給す
ることになり、従来より大きなベース電流を供給でき
る。

【００５５】ｎチャネルＭＯＳトランジスタＵＴ２２
は、ｎｐｎトランジスタＢＴ１のコレクタ・エミッタ間
に接続されたことになる。従って、ｎｐｎトランジスタ
ＢＴ１とｎチャネルＭＯＳトランジスタＵＴ２２と並列
状態にある。

【００５６】また、素子のオフ状態ではゲート電圧を負
の電圧に印加するが、ｎ⁺補助ソース領域６ａ、６ｂを
導入しても、問題なくｐチャネルＭＯＳトランジスタと
して動作し、ｎｐｎトランジスタＢＴ１のベース電流が
エミッタに引き抜かれる。

【００５７】図３は、実施例１の半導体装置の電流−電
圧特性図であり、横軸は電圧、縦軸は電流密度である。
比較のため従来の図１７の等価回路の半導体装置（比較
例１）の特性をも示した。

【００５８】表１は、電流密度５Ａ／ｃｍ²でのオン電
圧の比較である。

【００５９】

【表１】実施例１の半導体装置の方が低いオン電圧を示すことが
わかる。これは、主にｎチャネルＭＯＳトランジスタＵ
Ｔ１に加えて、それと並列なｎチャネルＭＯＳトランジ
スタＵＴ２１により、ｎｐｎトランジスタＢＴ１に大き
なベース電流が供給されるためである。また、図３では
顕著に見られないが、ｎチャネルＭＯＳトランジスタＵ
Ｔ２２は、バイポーラトランジスタＢＴ１と並列に構成
されることになるので、低電流密度領域でのオン電圧の
低減に寄与している。

【００６０】［実施例２］図４は、本発明第二の実施例
の半導体装置の等価回路図である。出力段としてのバイ
ポーラトランジスタがｎｐｎトランジスタＢＴ１、ＢＴ
２からなるダーリントントランジスタとなっている。そ
して第一段ｎｐｎトランジスタＢＴ１のコレクタＣ・ベ
ースＢ間にｎチャネルＭＯＳトランジスタＵＴ１のドレ
イン・ソースが接続され、ＢＴ１のベースＢと第二段ｎ
ｐｎトランジスタＢＴ２のエミッタＥ間、ＢＴ２のベー
スＢ・エミッタＥ間にそれぞれｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３のドレイン・ソースが接続されて
いる。ｎチャネルＭＯＳトランジスタＵＴ１およびｐチ
ャネルＭＯＳトランジスタＵＴ２、ＵＴ３のゲートは共
通にされＧ端子に接続されている。すなわちダーリント
ン接続された二段のｎｐｎトランジスタＢＴ１、ＢＴ２
のベースＢと後段のｎｐｎトランジスタＢＴ２のエミッ
タＥとの間にそれぞれ対応するｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３が接続されていることになる。

【００６１】図１８の等価回路図と異なっている点は、
コレクタＣとｐチャネルＭＯＳトランジスタＵＴ２のソ
ース、ドレインとの間にそれぞれｎチャネルＭＯＳトラ
ンジスタＵＴ２１、ＵＴ２２が接続されている点であ
る。

【００６２】図５は、図４の等価回路図をモノリシック
に実現した半導体装置の模擬的な部分断面図である。図
の左側から右へ第一のユニポーラトランジスタであるｎ
チャネルＭＯＳトランジスタＵＴ１、ｎｐｎトランジス
タＢＴ１、ｎチャネルＭＯＳトランジスタＵＴ２１、ｐ
チャネルＭＯＳトランジスタＵＴ２、ｎチャネルＭＯＳ
トランジスタＵＴ２２、ｎｐｎトランジスタＢＴ２、ｐ
チャネルＭＯＳトランジスタＵＴ３に対応している。

【００６３】実施例１の半導体装置と比較して付加され
ているのは第二段ｎｐｎトランジスタＢＴ２とｐチャネ
ルＭＯＳトランジスタＵＴ３とである。すなわち、図１
の構造に更にｎドリフト層２の表面層に第二段ｎｐｎト
ランジスタＢＴ２のｐベース領域４ａトランジスタとｎ
⁺エミッタ領域７ａとが加えられ、ベース電極９ａ、エ
ミッタ１０ａが設けられている。またｐチャネルＭＯＳ
トランジスタＵＴ３のｐ⁺ドレイン領域５ａとドレイン
電極１１ａとが加えられている。ｐベース領域４ａとｐ
⁺ドレイン領域５ａとに挟まれたｎドリフト層２の表面
上にゲート絶縁膜１４ａを介してゲート電極層１５ａが
設けられ、Ｇ端子に接続されている。

【００６４】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。

【００６５】実施例２の半導体装置の動作を簡単に説明
する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の
電圧を印加した状態で、ゲート端子Ｇにしきい値以上の
正の電圧を加えると、ｎチャネルＭＯＳトランジスタＵ
Ｔ１がオンし、ベース電流がｎｐｎトランジスタＢＴ１
のベース電極９に供給されて、ｎｐｎトランジスタＢＴ
１がオンする。このｎｐｎトランジスタＢＴ１のコレク
タ電流がｎｐｎトランジスタＢＴ２のベース電極９ａに
供給されて、ｎｐｎトランジスタＢＴ２がオンする。従
って、この半導体装置は、オン時には、伝導度変調が起
きて、低いオン抵抗となる。第二段ｎｐｎトランジスタ
ＢＴ２には、大きなベース電流が供給されるので、オン
電圧は実施例１の場合より一層低くなる。特にｎｐｎト
ランジスタＢＴ１のｎ⁺エミッタ領域７の拡散深さを、
ｎチャネルＭＯＳトランジスタＵＴ１のｎ⁺ソース領域
６のそれより深くして、電流増幅率を大きくし、オン抵
抗の低減を図ることができる。なお、ゲート端子Ｇへの
正の入力信号ては、ｐチャネルＭＯＳトランジスタＵＴ
２はオンしない。

【００６６】ターンオフ時は、ゲート端子Ｇの電位をｎ
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１が
オフする。さらに、ゲート端子Ｇに負の電圧を加えるこ
とにより、（ｐチャネルＭＯＳトランジスタＵＴ２のｐ
ソース領域である）ｐベース領域４とｐ⁺ドレイン領域
５、およびｐベース領域４ａとｐ⁺ドレイン領域５ａと
の間のｎドリフト層２の表面層に反転層が形成され、ｐ
チャネルＭＯＳトランジスタＵＴ２、ＵＴ３がオンす
る。するとｐベース領域４、４ａに残る過剰の正孔は、
反転層を通じてドレイン電極１１、１１ａに引き抜かれ
るため、ターンオフが速やかにおこなわれ、高速動作が
可能となる。

【００６７】バイポーラトランジスタを加えてダーリン
トン接続することにより後段のバイポーラトランジスタ
のベース電流が大きくなるためオン電圧は低下し、それ
ぞれのバイポーラトランジスタにｐチャネルＭＯＳトラ
ンジスタを接続することにより、バイポーラトランジス
タの段数が増してもターンオフストレージ時間の増加が
なく、高速のスイッチングが可能である。

【００６８】以上の基本的な動作は、従来の図１８の回
路の半導体装置と同じであるが、本実施例においては、
ｐチャネルＭＯＳトランジスタＵＴ２部にｎチャネルＭ
ＯＳトランジスタＵＴ２１、ＵＴ２２を導入したことに
より、次の作用が得られる。

【００６９】ｎチャネルＭＯＳトランジスタＵＴ２１
は、ｎｐｎトランジスタＢＴ１のコレクタ・ベース間に
接続されたことになり、ｎチャネルＭＯＳトランジスタ
ＵＴ１と並列状態にある。従って、ｎチャネルＭＯＳト
ランジスタＵＴ１と同じく、ｎｐｎトランジスタＢＴ１
のベース電流を供給することになり、従来より大きなベ
ース電流を供給できる。

【００７０】ｎチャネルＭＯＳトランジスタＵＴ２２
は、ｎｐｎトランジスタＢＴ１のコレクタ・エミッタ間
に接続されたことになる。従って、ｎｐｎトランジスタ
ＢＴ１とｎチャネルＭＯＳトランジスタＵＴ２２と並列
状態にある。

【００７１】図６は、本実施例２の半導体装置と従来の
図１８の回路の半導体装置（比較例２）における電流−
電圧特性を比較した図である。

【００７２】本実施例２の半導体装置の方が低いオン電
圧を示すことがわかる。これは、主にｎチャネルＭＯＳ
トランジスタＵＴ１に加えて、それと並列なｎチャネル
ＭＯＳトランジスタＵＴ２１により、ｎｐｎトランジス
タＢＴ１に大きなベース電流が供給されるためである。

【００７３】［実施例３］図７は、本発明第三の実施例
の半導体装置の等価回路図である。出力段としてのバイ
ポーラトランジスタがｎｐｎトランジスタＢＴ１、ＢＴ
２からなるダーリントントランジスタとなっているの
は、実施例２と同じであるが、図４の等価回路図と異な
っている点は、コレクタＣと第二段ｐチャネルＭＯＳト
ランジスタＵＴ３のソース、ドレインとの間にもｎチャ
ネルＭＯＳトランジスタＵＴ３１、ＵＴ３２が接続され
ている点である。

【００７４】図８は、図７の等価回路図をモノリシック
に実現した半導体装置の模擬的な部分断面図である。図
の左側から右へ第一のユニポーラトランジスタであるｎ
チャネルＭＯＳトランジスタＵＴ１、ｎｐｎトランジス
タＢＴ１、ｎチャネルＭＯＳトランジスタＵＴ２１、ｐ
チャネルＭＯＳトランジスタＵＴ２、ｎチャネルＭＯＳ
トランジスタＵＴ２２、ｎｐｎトランジスタＢＴ２、ｎ
チャネルＭＯＳトランジスタＵＴ３１、ｐチャネルＭＯ
ＳトランジスタＵＴ３、ｎチャネルＭＯＳトランジスタ
ＵＴ３２に対応している。

【００７５】すなわち、図５の構造に更に第二段ｐチャ
ネルＭＯＳトランジスタＵＴ３のソース領域である第二
段ｎｐｎトランジスタＢＴ２のｐベース領域４ａ内にｎ
⁺補助ソース領域４ｃ、ｐ⁺ドレイン領域５ａ内にｎ⁺
補助ソース領域４ｄが加えられ、補助ソース電極８ｂが
設けられている。

【００７６】基本的な動作は、実施例２の半導体装置と
ほぼ同じであるが、本実施例においては、ｐチャネルＭ
ＯＳトランジスタＵＴ３部にｎチャネルＭＯＳトランジ
スタＵＴ３１、ＵＴ３２を導入したことにより、更に次
の作用が得られる。

【００７７】ｎチャネルＭＯＳトランジスタＵＴ３１
は、第一段ｎｐｎトランジスタＢＴ１と共に第二段ｎｐ
ｎトランジスタＢＴ２のベース電流を供給する。また、
ｎチャネルＭＯＳトランジスタＵＴ３２は後段のｎｐｎ
トランジスタＢＴ２と並列接続されたことになる。

【００７８】図６に、本実施例３の半導体装置の電流−
電圧特性をも示した。本実施例３のオン電圧は、実施例
２のそれより一層低くなっていることが分かる。これ
は、最終段ｐｎｐトランジスタＢＴ２のベース電流の大
きさの違いによるところが大きい。

【００７９】表２は、実施例２、３および比較例２の半
導体装置の電流密度５Ａ／ｃｍ²、２０Ａ／ｃｍ²での
オン電圧の比較である。

【００８０】

【表２】実施例２、３の半導体装置は、比較例の半導体装置より
低いオン電圧を示すことがわかる。実施例２、３の半導
体装置は低い電流密度では、オン電圧に余り差が無い
が、高い電流密度においては差が大きくなり、実施例３
の半導体装置のほうが明らかに優れている。

【００８１】［実施例４］図９は、本発明第四の実施例
の半導体装置の等価回路図である。出力段としてのバイ
ポーラトランジスタがｎｐｎトランジスタＢＴ１、ＢＴ
２、ＢＴ３からなる三段のダーリントントランジスタと
なっている。そして第一段ｎｐｎトランジスタＢＴ１の
コレクタＣ・ベースＢ間にｎチャネルＭＯＳトランジス
タＵＴ１のドレイン・ソースが接続され、ＢＴ１のベー
スＢと第二段ｎｐｎトランジスタＢＴ２のエミッタＥ
間、ＢＴ２のベースＢ・エミッタＥ間、ＢＴ３のベース
Ｂ・エミッタＥ間にそれぞれｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３、ＵＴ４のドレイン・ソースが接続
されている。ｎチャネルＭＯＳトランジスタＵＴ１およ
びｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ
４のゲートは共通にされＧ端子に接続されている。すな
わちダーリントン接続された三段のｎｐｎトランジスタ
ＢＴ１、ＢＴ２、ＢＴ３のベースＢと最終段のｎｐｎト
ランジスタＢＴ３のエミッタＥとの間にそれぞれ対応す
るｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ
４が接続されていることになる。

【００８２】図１９の等価回路図と異なっている点は、
コレクタＣとｐチャネルＭＯＳトランジスタＵＴ２のソ
ース、ドレイン間にそれぞれｎチャネルＭＯＳトランジ
スタＵＴ２１、ＵＴ２２が接続されている点である。

【００８３】図９の等価回路図をモノリシックに実現す
るには、図５の部分断面図に更にｎドリフト層２の表面
層に、ｎｐｎトランジスタＢＴ３のｐベース領域と、そ
の内部にｎ⁺エミッタ領域を形成し、エミッタ電極を設
け、ｐチャネルＭＯＳトランジスタＵＴ４のｐ⁺ドレイ
ン領域とゲート構造を設け適宜接続すればよい。

【００８４】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであり、第二段ｎｐｎトランジスタＢＴ２
は、第三段ｎｐｎトランジスタＢＴ３のベース電流を供
給するトランジスタであるから、第一段ｎｐｎトランジ
スタＢＴ１の面積は第二段ｎｐｎトランジスタＢＴ２よ
り小さくてよく、第二段ｎｐｎトランジスタＢＴ２の面
積は第三段ｎｐｎトランジスタＢＴ３より小さくてよく
い。また、第一段ｐチャネルＭＯＳトランジスタＵＴ
２、第二段ｐチャネルＭＯＳトランジスタＵＴ３、第三
段ｐチャネルＭＯＳトランジスタＵＴ４は、それぞれ第
一段ｎｐｎトランジスタＢＴ１、第二段ｎｐｎトランジ
スタＢＴ２、第三段ｎｐｎトランジスタＢＴ３からオフ
時にキャリアを排出するトランジスタであるから、第三
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第二
段ｐチャネルＭＯＳトランジスタＵＴ２より大きく、第
二段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第
一段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。

【００８５】後段のバイポーラトランジスタの段数を増
やすことにより後段ほどベース電流が大きくなるためオ
ン電圧は低下し、それぞれのバイポーラトランジスタに
ｐチャネルＭＯＳトランジスタを接続することにより、
バイポーラトランジスタの段数が増してもターンオフス
トレージ時間の増加がなく、高速のスイッチングが可能
である。

【００８６】図１２は、本実施例４の半導体装置と従来
の図１９の回路の半導体装置（比較例３）における電流
−電圧特性を比較した図である。本実施例４の半導体装
置でオン電圧が低くなっていることが分かる。これは実
施例１、２の半導体装置と同じ機構による。

【００８７】［実施例５］図１０は、本発明第五の実施
例の半導体装置の等価回路図である。出力段としてのバ
イポーラトランジスタがｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２、ＢＴ３からなる三段のダーリントントランジスタ
となっているのは、実施例４と同じであるが、図９の等
価回路図と異なっている点は、コレクタＣと第二段ｐチ
ャネルＭＯＳトランジスタＵＴ３のソース、ドレイン間
にもｎチャネルＭＯＳトランジスタＵＴ３１、ＵＴ３２
が接続されている点である。

【００８８】図１０の等価回路図をモノリシックに実現
するには、図８の部分断面図に更にｎドリフト層２の表
面層に、ｎｐｎトランジスタＢＴ３のｐベース領域と、
その内部にｎ⁺エミッタ領域を形成し、エミッタ電極を
設け、ｐチャネルＭＯＳトランジスタＵＴ４のｐ⁺ドレ
イン領域とゲート構造を設け適宜接続すればよい。

【００８９】図１２に、本実施例５の半導体装置の電流
−電圧特性をも示した。本実施例５のオン電圧は、実施
例４の半導体装置のそれより一層低くなっていることが
分かる。これは、実施例４と同様にｐｎｐトランジスタ
ＢＴ１のベース電流が増大しているだけでなく、そのコ
レクタ電流に加えてｎチャネルＭＯＳトランジスタＵＴ
３１からもベース電流がｐｎｐトランジスタＢＴ２に供
給されることの効果が大きい。

【００９０】［実施例６］図１１は、本発明第六の実施
例の半導体装置の等価回路図である。出力段としてのバ
イポーラトランジスタがｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２、ＢＴ３からなる三段のダーリントントランジスタ
となっているのは、実施例５と同じであるが、図１０の
等価回路図と異なっている点は、コレクタＣと第三段ｐ
チャネルＭＯＳトランジスタＵＴ４のソース、ドレイン
間にもｎチャネルＭＯＳトランジスタＵＴ４１、ＵＴ４
２が接続されている点である。

【００９１】図１１の等価回路図をモノリシックに実現
するには、実施例５の半導体装置のｐチャネルＭＯＳト
ランジスタＵＴ４のソース領域であるｎｐｎトランジス
タＢＴ３のｐベース領域内にもｎ⁺補助領域を形成して
補助ソース電極を設け、ｐ⁺ドレイン領域内にもｎ⁺補
助領域を形成して適宜接続すればよい。

【００９２】図１２に、本実施例６の半導体装置の電流
−電圧特性をも示した。本実施例６のオン電圧は、実施
例５のそれより更に一層低くなっていることが分かる。
これは、実施例５と同様にｐｎｐトランジスタＢＴ２の
ベース電流が増大しているだけでなく、そのコレクタ電
流に加えてｎチャネルＭＯＳトランジスタＵＴ４１から
もベース電流がｐｎｐトランジスタＢＴ３に供給される
ことの効果が大きい。

【００９３】表３は、実施例３、４、５および比較例３
の半導体装置の電流密度５Ａ／ｃｍ ²、２０Ａ／ｃｍ²
でのオン電圧の比較である。

【００９４】

【表３】実施例４、５、６の半導体装置は、比較例３の半導体装
置より低いオン電圧を示すことがわかる。実施例４、
５、６の半導体装置間で、低い電流密度ではオン電圧に
余り差が無いが、高い電流密度においては差が大きくな
り、実施例６の半導体装置が明らかに優れている。

【００９５】すなわちバイポーラトランジスタがダーリ
ントン接続している場合、その一部のバイポーラトラン
ジスタに対応するｐチャネルＭＯＳトランジスタにだけ
補助ユニポーラトランジスタを設けても、オン電圧低減
の効果はあるが、より多くのバイポーラトランジスタに
対応するｐチャネルＭＯＳトランジスタに補助ユニポー
ラトランジスタを設ける程、更に一層オン電圧を低減で
きることがわかる。

【００９６】［実施例７］図１３は、本発明第七の実施
例の半導体装置の等価回路図である。出力段としてのバ
イポーラトランジスタがｎｐｎトランジスタＢＴ１、Ｂ
Ｔ２、ＢＴ３からなる三段のダーリントントランジスタ
となっている。そして第一段ｎｐｎトランジスタＢＴ１
のコレクタＣ・ベースＢ間にｎチャネルＭＯＳトランジ
スタＵＴ１のドレイン・ソースが接続され、ＢＴ１のベ
ースＢと第二段ｎｐｎトランジスタＢＴ２のエミッタＥ
間、ＢＴ２のベースＢ・エミッタＥ間、ＢＴ３のベース
Ｂ・エミッタＥ間にそれぞれｐチャネルＭＯＳトランジ
スタＵＴ２、ＵＴ３、ＵＴ４のドレイン・ソースが接続
されている。ｎチャネルＭＯＳトランジスタＵＴ１およ
びｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ
４のゲートは共通にされＧ端子に接続されている。すな
わちダーリントン接続された三段のｎｐｎトランジスタ
ＢＴ１、ＢＴ２、ＢＴ３のベースＢと最終段のｎｐｎト
ランジスタＢＴ３のエミッタＥとの間にそれぞれ対応す
るｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ
４が接続されていることになる。

【００９７】図１１の等価回路図と異なっている点は、
各ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ
４のソース側のｎチャネルＭＯＳトランジスタＵＴ２
１、ＵＴ３１、ＵＴ４１は接続されているが、ドレイン
側のｎチャネルＭＯＳトランジスタＵＴ２２、ＵＴ３
２、ＵＴ４２が接続されていない点である。

【００９８】図１４は、図１３の等価回路図をモノリシ
ックに実現した半導体装置の模擬的な部分断面図であ
る。図の左側から右へ第一のユニポーラトランジスタで
あるｎチャネルＭＯＳトランジスタＵＴ１、ｎｐｎトラ
ンジスタＢＴ１、ｎチャネルＭＯＳトランジスタＵＴ２
１、ｐチャネルＭＯＳトランジスタＵＴ２、ｎｐｎトラ
ンジスタＢＴ２、ｎチャネルＭＯＳトランジスタＵＴ３
１、ｐチャネルＭＯＳトランジスタＵＴ３、ｎｐｎトラ
ンジスタＢＴ３、ｎチャネルＭＯＳトランジスタＵＴ４
１、ｐチャネルＭＯＳトランジスタＵＴ４に対応してい
る。

【００９９】各ｎｐｎトランジスタＢＴ１、ＢＴ２、Ｂ
Ｔ３のｐベース領域４、４ａ、４ｂ内にｎ⁺補助ソース
領域６ａ、６ｃ、６ｅが形成され、それぞれｐベース領
域とｎ⁺補助ソース領域とを短絡する補助ソース電極８
ａ、８ｂ、８ｃが設けられている。

【０１００】図１５は、本実施例７の半導体装置と実施
例６の半導体装置における低電流密度領域での電流−電
圧特性を比較した図である。高電流密度領域では、図１
０の実施例６の電流−電圧特性曲線とほほ同じである。
これはｎｐｎトランジスタＢＴ３のコンダクタンスが支
配的となるためである。

【０１０１】低電流密度領域においては、実施例６の半
導体装置の方が実施例７の半導体装置よりやや低いオン
電圧を示している。これは低電密度流域ではコレクタ・
エミッタ間に並列に接続されているｎチャネルＭＯＳト
ランジスタＵＴ４１のコンダクタンスが支配的となるた
めである。

【０１０２】図９、１１、１２の例では、ｐチャネルＭ
ＯＳトランジスタのｐソース領域とｐ⁺ドレイン領域と
にｎ⁺補助ソース領域を形成したが、このようにｐソー
ス領域側だけに形成してもよい。

【０１０３】また、図１２では３段のダーリントントラ
ンジスタの結果であるが、１段、２段でも同様の傾向が
見られ、低電流域のコンダクタンスの違いが見られる。

【０１０４】以上の実施例では、ｐチャネルＭＯＳトラ
ンジスタのｐソース領域側、またはｐソース領域側とｐ
⁺ドレイン側に補助ユニポーラトランジスタを設けた例
を示したが、ｐ⁺ドレイン側だけに補助ユニポーラトラ
ンジスタを設けることもでき、その場合も特に低電流密
度領域でのオン電圧低減の効果が得られることはいうま
でもない。

【０１０５】

【発明の効果】以上説明したように本発明によれば、前
段の第一のユニポーラトランジスタと、後段のバイポー
ラトランジスタと、第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれバイポーラトランジスタのコレクタ、ベ
ースに接続し、かつ、第二のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のエミッタ、ベースに接続した半導体装置において、バ
イポーラトランジスタのコレクタ、第二のユニポーラト
ランジスタのソースにそれぞれドレイン、ソースを接続
する第一の補助ユニポーラトランジスタを設けることに
より、オン電圧を一層低減することができた。

【０１０６】バイポーラトランジスタのコレクタ、第二
のユニポーラトランジスタのドレインにそれぞれドレイ
ン、ソースを接続する第二の補助ユニポーラトランジス
タを設けることにより、特に低電流密度領域でオン電圧
を一層低減することができた。

【０１０７】後段のバイポーラトランジスタは、ダーリ
ントン接続されたトランジスタであっても良く、その場
合は、ダーリントン接続された各バイポーラトランジス
タごとに対応して設けられた第二のユニポーラトランジ
スタの一部、または全部に第一の補助ユニポーラトラン
ジスタ、第二の補助ユニポーラトランジスタを設けるこ
とができる。

【０１０８】第一、または第二の補助ユニポーラトラン
ジスタを設けることによって、特にスイッチング特性が
低下することは無く、従って、総合的な損失の少ない、
しかも複雑な製造工程を要しない半導体装置として、広
い耐圧範囲に適用でき、電力用変換装置等の損失低減お
よびその普及に大きな寄与をなすものである。

【図面の簡単な説明】

【図１】本発明実施例１の半導体装置の等価回路図

【図２】実施例１の半導体装置の部分断面図

【図３】実施例１の半導体装置および比較例の電流−電
圧特性図

【図４】本発明実施例２の半導体装置の等価回路図

【図５】実施例２の半導体装置の部分断面図

【図６】実施例２の半導体装置および比較例の電流−電
圧特性図

【図７】本発明実施例３の半導体装置の等価回路図

【図８】実施例３の半導体装置の部分断面図

【図９】本発明実施例４の半導体装置の等価回路図

【図１０】本発明実施例５の半導体装置の等価回路図

【図１１】本発明実施例６の半導体装置の等価回路図

【図１２】実施例４、５、６の半導体装置の電流−電圧
特性図

【図１３】本発明実施例７の半導体装置の等価回路図

【図１４】実施例７の半導体装置の部分断面図

【図１５】実施例７の半導体装置の電流−電圧特性図

【図１６】BiMOS Cascodeトランジスタの等価回路

【図１７】BiMOS Cascodeトランジスタにp-チャネルＭ
ＯＳトランジスタを接続した等価回路図

【図１８】２段ダーリントントランジスタをもつ半導体
装置の等価回路図

【図１９】３段ダーリントントランジスタをもつ半導体
装置の等価回路図

【図２０】ユニット化したバイポーラトランジスタ、ユ
ニポーラトランジスタの部分断面図

【図２１】図１７、１８、１９の等価回路をモノリシッ
ク化した従来の半導体装置の電流−電圧特性図

【符号の説明】

１ｎ⁺コレクタ層２ｎドリフト層３ｐウェル領域４、４ａ、４ｂｐベース領域５、５ａ、５ｂｐ⁺ドレイン領域６ｎ⁺ソース領域６ａ、６ｂ、６ｃ、６ｄ、６ｅｎ⁺補助ソース領域７、７ａ、７ｂｎ⁺エミッタ領域８ソース電極８ａ、８ｂ、８ｃ補助ソース電極９、９ａ、９ｂベース電極１０、１０ａ、１０ｂエミッタ電極１１、１１ａ、１１ｂドレイン電極１２ゲート酸化膜１３ゲート電極層１４ゲート酸化膜１５、１５ａ、１５ｂゲート電極層１６コレクタ電極ＢベースＣコレクタＥエミッタＧゲートＢＴバイポーラトランジスタＵＴユニポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 19/08 Ｈ０３Ｋ 17/56 ＥＦターム(参考） 5F048 AA01 AA10 AB10 AC07 BA01 BB05 BB09 BC07 BC20 BE06 BF02 CA03 DA08 DA10 DA13 5F082 AA03 AA04 AA16 BA22 BA27 BA47 BC09 EA03 EA22 FA02 FA20 GA04 5J055 AX05 BX16 CX00 DX04 DX75 EX07 EY21 GX01 GX06 GX07 5J056 AA04 BB01 BB07 BB57 BB59 CC22 DD02 DD13 DD23 DD39 FF08 KK02

Claims

【特許請求の範囲】

【請求項１】前段の第一のユニポーラトランジスタと、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続した半導体装
置において、バイポーラトランジスタのコレクタ、第二
のユニポーラトランジスタのソースにそれぞれドレイ
ン、ソースを接続する第一の補助ユニポーラトランジス
タまたはバイポーラトランジスタのコレクタ、第二のユ
ニポーラトランジスタのドレインにそれぞれドレイン、
ソースを接続する第二の補助ユニポーラトランジスタの
少なくとも一方を有することを特徴とする半導体装置。
【請求項２】前段の第一のユニポーラトランジスタと、
後段のバイポーラトランジスタと、第二のユニポーラト
ランジスタとを有し、第一のユニポーラトランジスタの
ドレインとソースとをそれぞれバイポーラトランジスタ
のコレクタ、ベースに接続し、かつ、第二のユニポーラ
トランジスタのドレインとソースとをそれぞれバイポー
ラトランジスタのエミッタ、ベースに接続した半導体装
置において、バイポーラトランジスタのコレクタ、第二
のユニポーラトランジスタのソースにそれぞれドレイ
ン、ソースを接続する第一の補助ユニポーラトランジス
タと、バイポーラトランジスタのコレクタ、第二のユニ
ポーラトランジスタのドレインにそれぞれドレイン、ソ
ースを接続する第二の補助ユニポーラトランジスタとを
有することを特徴とする半導体装置。
【請求項３】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続した半導
体装置において、バイポーラトランジスタのコレクタ、
初段の第二のユニポーラトランジスタのソースにそれぞ
れドレイン、ソースを接続する第一の補助ユニポーラト
ランジスタまたはバイポーラトランジスタのコレクタ、
第二のユニポーラトランジスタのドレインにそれぞれド
レイン、ソースを接続する第二の補助ユニポーラトラン
ジスタの少なくとも一方を有することを特徴とする半導
体装置。
【請求項４】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続した半導
体装置において、バイポーラトランジスタのコレクタ、
初段の第二のユニポーラトランジスタのソースにそれぞ
れドレイン、ソースを接続する第一の補助ユニポーラト
ランジスタと、バイポーラトランジスタのコレクタ、第
二のユニポーラトランジスタのドレインにそれぞれドレ
イン、ソースを接続する第二の補助ユニポーラトランジ
スタとを有することを特徴とする半導体装置。
【請求項５】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続した半導
体装置において、バイポーラトランジスタのコレクタ、
各段の第二のユニポーラトランジスタのソースにそれぞ
れドレイン、ソースを接続する第一の補助ユニポーラト
ランジスタまたはバイポーラトランジスタのコレクタ、
第二のユニポーラトランジスタのドレインにそれぞれド
レイン、ソースを接続する第二の補助ユニポーラトラン
ジスタの少なくとも一方を有することを特徴とする半導
体装置。
【請求項６】前段の第一のユニポーラトランジスタと、
後段のダーリントン接続されたバイポーラトランジスタ
と、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタとを
有し、第一のユニポーラトランジスタのドレインとソー
スとをそれぞれ初段のバイポーラトランジスタのコレク
タ、ベースに接続し、各バイポーラトランジスタのベー
スに各第二のユニポーラトランジスタのソースを接続
し、最後段のバイポーラトランジスタのエミッタに各第
二のユニポーラトランジスタのドレインを接続した半導
体装置において、バイポーラトランジスタのコレクタ、
各段の第二のユニポーラトランジスタのソースにそれぞ
れドレイン、ソースを接続する第一の補助ユニポーラト
ランジスタと、バイポーラトランジスタのコレクタ、第
二のユニポーラトランジスタのドレインにそれぞれドレ
イン、ソースを接続する第二の補助ユニポーラトランジ
スタとを有することを特徴とする半導体装置。
【請求項７】ダーリントン接続された後段のバイポーラ
トランジスタの面積が前段のバイポーラトランジスタの
面積より大きいことを特徴とする請求項３ないし６のい
ずれかに記載の半導体装置。
【請求項８】第一のユニポーラトランジスタと第二のユ
ニポーラトランジスタのいずれか一方がｎチャネルＭＯ
Ｓトランジスタであり、他方がｐチャネルＭＯＳトラン
ジスタであることを特徴とする請求項１ないし７のいず
れかに記載の半導体装置。
【請求項９】第一のユニポーラトランジスタがｎチャネ
ルＭＯＳトランジスタであり、第二のユニポーラトラン
ジスタがｐチャネルＭＯＳトランジスタであり、バイポ
ーラトランジスタがｎｐｎトランジスタであり、補助ユ
ニポーラトランジスタがｎチャネルＭＯＳトランジスタ
であることを特徴とする請求項８記載の半導体装置。
【請求項１０】第二のユニポーラトランジスタのｐ型ソ
ース領域またはｐ型ドレイン領域の少なくとも一方の中
にｎ型補助ソース領域を形成した補助ユニポーラトラン
ジスタを有することを特徴とする請求項９記載の半導体
装置。
【請求項１１】第一のユニポーラトランジスタがｐチャ
ネルＭＯＳトランジスタであり、第二のユニポーラトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、バイ
ポーラトランジスタがｐｎｐトランジスタであり、補助
ユニポーラトランジスタがｐチャネルＭＯＳトランジス
タであることを特徴とする請求項８記載の半導体装置。
【請求項１２】第二のユニポーラトランジスタのｎ型ソ
ース領域またはｎ型ドレイン領域の少なくとも一方の中
にｐ型補助ソース領域を形成した補助ユニポーラトラン
ジスタを有することを特徴とする請求項１１記載の半導
体装置。
【請求項１３】第一のユニポーラトランジスタ、第二の
ユニポーラトランジスタ、補助ユニポーラトランジスタ
のゲートを接続することを特徴とする請求項８ないし１
２のいずれかに記載の半導体装置。
【請求項１４】第一、第二のユニポーラトランジスタ、
バイポーラトランジスタ、補助ユニポーラトランジスタ
およびそれらの相互接続配線が一つの半導体基板上に形
成されてなることを特徴とする請求項１ないし１３のい
ずれかに記載の半導体装置。
【請求項１５】第一導電型の高比抵抗半導体基板に、そ
の基板をドレイン層とする第一のユニポーラトランジス
タと、その基板をコレクタ層とするバイポーラトランジ
スタと、その基板をベース層とする第二のユニポーラト
ランジスタとを有することを特徴とする請求項１４記載
の半導体装置。