KR100778355B1 - 캐스코드 접속회로 - Google Patents

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아키라 이노우에
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미쓰비시덴키 가부시키가이샤
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Abstract

최적동작 용량으로부터의 차이를 억제하고, 제조 비용을 저감시킬 수 있는 캐스코드 접속회로를 얻는다. 2개의 전계 효과형 트랜지스터(이하,「FET」라고 한다.)가 캐스코드 접속된 캐스코드 접속회로이며, 소스가 접지된 제1의 FET와, 소스가 제1의 FET의 드레인에 접속된 제2의 FET와, 애노드가 제1의 FET의 소스에 접속되고, 캐소드가 제2의 FET의 게이트에 접속된 쇼트키 배리어 다이오드를 구비하고 있다.
FET, 캐스코드 접속회로, 쇼트키 배리어 다이오드

Description

캐스코드 접속회로{CASCODE CIRCUIT}
도 1은 본 발명의 실시예 1에 따른 캐스코드 접속회로를 나타내는 회로도,
도 2는 본 발명의 실시예 1에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도,
도 3은 본 발명의 실시예 1에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 평면도,
도 4는 본 발명의 실시예 2에 따른 캐스코드 접속회로를 나타내는 회로도,
도 5는 본 발명의 실시예 2에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 평면도,
도 6은 본 발명의 실시예 3에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도,
도 7은 본 발명의 실시예 3에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 평면도,
도 8은 본 발명의 실시예 4에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도,
도 9는 본 발명의 실시예 5에 따른 캐스코드 접속회로의 쇼트키 배리어 다이 오드를 나타내는 단면도,
도 10은 본 발명의 실시예 6에 따른 캐스코드 접속회로의 저항을 나타내는 사시도,
도 11은 종래의 캐스코드 접속회로를 나타내는 회로도,
도 12는 MIM 구조를 나타내는 단면도,
도 13은 MIM 구조를 나타내는 평면도다.
도 14는 에피택셜 저항을 나타내는 사시도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 제1의 FET 2 : 제2의 FET
3 : 콘덴서 4, 5, 27 : 저항
11 : 채널 12 : 쇼트키층
13 : 고농도 도프 반도체층 14 : 능동층
21 : 쇼트키 배리어 다이오드 22 : 애노드 전극
23 : 캐소드 전극 31 : 고저항 금속막
32 : 저저항 금속막
[기술분야]
본 발명은, 주로 800MHz이상의 고주파대에서 이용되는 캐스코드 접속회로에 관한 것이다.
[배경기술]
쇼트키 접합 게이트를 가지는 2개의 전계 효과형 트랜지스터(이하, 「FET」라고 한다)가 캐스코드 접속된 캐스코드 접속회로는, 고주파대에서 이용되는 고주파증폭회로에 이용된다.
도 11은, 종래의 캐스코드 접속회로를 나타내는 회로도이다. 캐스코드 접속회로는, 소스가 접지된 제1의 FET(1)와, 소스가 제1의 FET(1)의 드레인에 접속된 제2의 FET(2)와, 제1의 FET(1)의 소스와 제2의 FET(2)의 게이트 사이에 접속된 콘덴서(3)와, 제2의 FET(2)의 드레인과 제2의 FET(2)의 게이트 사이에 접속된 저항(4)과, 제1의 FET(1)의 소스와 제2의 FET(2)의 게이트 사이에 콘덴서(3)는 병렬로 접속된 저항(5)을 가진다.
그리고, 콘덴서(3)의 용량 C1과, 제2의 FET(2)의 게이트 전위를 결정하기 위한 저항(4, 5)의 저항값 R1, R2을 최적화함으로써, 단일의 FET의 경우에 비해, 내압이 2배가 되어, 2배 전후의 출력·이득을 얻을 수 있다(예를 들면 특허문헌 1참조).
또한 비용 저감 및 수 GHz이상의 고주파대에 있어서의 회로 손실을 저감하기 위해, 저항, 용량, 정합선로 등을 동시에 형성하는 MMIC(Microwave Monolithic IC)를 채용하는 것이 유효하다. 이 때문에, 종래의 캐스코드 접속회로에서는, 콘덴서(3)로서 MIM(Metal-Insulator-Metal)용량을 사용하고 있었다.
도 12는 MIM구조를 나타내는 단면도이며, 도 13은 그 평면도이다. 반도체기판(5)위에 형성된 하층 배선(6)과 상층 배선(8) 사이에, Si02 또는 SiNx등으로 이루어지는 배선간 절연막(7)이 형성되어 있다. 그리고, 상층 배선(8)의 일단은 접지되고, 하층 배선(6)의 일단은 제2의 FET(2)의 게이트에 접속되어 있다.
또한 저항은, 트랜지스터의 능동층을 선로 모양으로 배치한 주입 저항 또는 에피택셜 저항으로서 형성된다. 도 14는, 에피택셜 저항을 나타내는 사시도이다. 채널(11)위에 쇼트키층(12)이 형성되고, 그 위에 오믹콘택용으로 n형으로 고농도로 도핑된 고농도 도프 반도체층(13)이 형성되어 있다. 이 고농도 도프 반도체층(13)의 저항값은, 그 도핑 농도로 결정되지만, 보통 시트저항은 100Ω/□ 정도로 상당히 저저항이다.
[특허문헌 1] 일본국 공개특허공보 특개 2005-33650호 공보
[발명의 개시]
콘덴서(3)의 용량 C1의 최적값은 이하의 수식 1을 따르는 것을 알 수 있다.
Figure 112006058145812-pat00001
여기에서, Cgs는 게이트·소스간 용량, gm은 상호 컨덕턴스, RL은 외부부하 (고정)이다. 이 중, 트랜지스터의 능동층의 차이에 의해 변화되는 파라미터는 Cgs 및 gm이다. Cgs는 동작시의 공핍층 폭으로 거의 결정되지만, gm은 공핍층 폭 뿐만 아니라 능동층의 시트 농도 Ns나 핀치 오프 전압 Vp에도 관련된다.
또한 트랜지스터 특성의 차이의 요인으로서는, 주입 프로세스나 에피택셜층의 적층 등의 동작층 형성 프로세스의 차이와, 게이트 전극 등의 형성이나 표면 처리 등의 디바이스 형성 프로세스의 차이가 있지만, 일반적으로 후자에 의한 차이쪽이 많으며, 변화량도 크다. 특히, 게이트 전극의 형성에 관해서는, 쇼트키 접합이 프로세스에 민감하기 때문에, 쇼트키 배리어 전위차 Φb등의 쇼트키 특성 파라미터가 프로세스의 상황에 의해 용이하게 변화되고, 트랜지스터 특성에 큰 영향을 준다.
표 1에 Φb의 값에 대한 gm과 Cgs의 값에 관한 시뮬레이션 결과를 나타낸다.
[표 1]
Φb gm Cgs
0.75 eV 0.36 S/mm 12 pF
0.55 eV 0.36 S/mm 10 pF
단, 저잡음 HEMT(High Electron Mobility Transistor)구조를 기초로 디바이스 시뮬레이션으로 계산하고, 게이트 폭 Wg을 1mm, 게이트·소스간 전압 Vgs을 -0.3V, 드레인 전압 Vd을 2V로 했다. 또한, Vgs=-0.3V는 gm이 거의 최대가 되는 전압이다. 또한 Vgs=-0.3V 및 Vd=2V라는 것은, 고이득 저잡음 HEMT에서는 통상 이용되는 전압 영역이다.
상기의 시뮬레이션 결과로부터, Φb이 변화되어도 gm은 거의 변화되지 않고, Cgs만이 변화되는 것을 알 수 있다. 이 결과로부터, 수식 1로부터 C1의 최적용량값은, Cgs와 대응하여 변화된다. 그러나, MIM용량은 이들의 Cgs와 대응하여 변화 하는 경우는 없다. 따라서, 트랜지스터의 Cgs가 웨이퍼면 내, 웨이퍼 사이 및 로트 사이에서 변동함으로써 C1의 최적값이 변화될 경우, MIM용량이 C1의 최적값에서 벗어나게 된다는 문제가 있었다.
또한 MIM용량을 형성하기 위해서는, 하층 배선, 배선간 절연막 및 상층 배선을 형성할 필요가 있고, 각각 전사 공정을 수반하기 위해서 필요한 마스크의 매수가 증가하고, 공정도 수십 공정이상 증가할 가능성이 있었다. 그리고, MIM용량을 형성할 경우, 용량값을 안정화하기 위해 배선간 절연막을 수백 nm정도까지 후막화할 필요가 있다. 이 때문에, 배선간 거리가 넓어져 동일 면적에서의 용량값이 저하한다. 따라서, 패턴 면적을 크게 할 필요가 있기 때문에, 칩 면적이 증가하고, 웨이퍼 1장당 칩수가 감소한다. 이 결과, 제조 비용이 증가한다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 행해진 것으로, 그 목적은, 최적동작 용량으로부터의 차이를 억제하고, 제조 비용을 저감시킬 수 있는 캐스코드 접속회로를 얻는 것이다.
[과제를 해결하기 위한 수단]
본 발명에 따른 캐스코드 접속회로는, 2개의 전계 효과형 트랜지스터(이하, 「FET」라 한다.)가 캐스코드 접속된 캐스코드 접속회로이며, 소스가 접지된 제1의 FET와, 소스가 제1의 FET의 드레인에 접속된 제2의 FET와, 애노드가 제1의 FET의 소스에 접속되고, 캐소드가 제2의 FET의 게이트에 접속된 쇼트키 배리어 다이오드를 구비하고 있다. 본 발명의 그 밖의 특징은 다음에 명백하게 된다.
[발명을 실시하기 위한 최선의 형태]
실시예 1
본 발명의 실시예 1에 따른 캐스코드 접속회로는, 2개의 전계 효과형 트랜지스터(이하,「FET」라고 한다.)가 캐스코드 접속된 캐스코드 접속회로이며, 도 1에 나타내는 바와 같이, 소스가 접지된 제1의 FET(1)와, 소스가 제1의 FET(1)의 드레인에 접속된 제2의 FET(2)와, 애노드가 제1의 FET(1)의 소스에 접속되고, 캐소드가 제2의 FET(2)의 게이트에 접속된 쇼트키 배리어 다이오드(21)와, 제2의 FET(2)의 드레인과 제2의 FET(2)의 게이트 사이에 접속된 저항(4)(제1의 저항)과, 제1의 FET(1)의 소스와 제2의 FET(2)의 게이트 사이에 쇼트키 배리어 다이오드(21)는 병렬로 접속된 저항(5)(제2의 저항)을 가진다. 또한, 제1의 FET(1)의 게이트, 제1의 FET(1)의 소스 및 제2의 FET(2)의 드레인은, 각각, 캐스코드 접속회로의 게이트, 소스 및 드레인으로서 기능한다.
도 2는, 본 발명의 실시예 1에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도이며, 도 3은 그 평면도이다. 반도체기판(도시하지 않음)위에 채널(11)이 형성되어 있다. 그리고, 채널(11)위에 n형 반도체층인 쇼트키층(12)이 형성되고, 쇼트키층(12)위에 n+형 반도체층인 고농도 도프 반도체층(13)이 형성되어 있다. 이들의 채널(11), 쇼트키층(12) 및 고농도 도프 반도체층(13)으로 부터 능동층(14)이 구성된다. 이들의 능동층은, 반도체기판 위에 에피택셜 성장 하거나 반도체기판에 불순물을 도핑함으로써 형성된다.
또한 쇼트키층(12)위에 애노드 전극(22)이 쇼트키 접합되고, 고농도 도프 반도체층(13)위에 캐소드 전극(23)이 오믹 접합되어 있다. 이 애노드 전극(22)은, 회로 전체에 있어서 소스(접지)측에 형성되고, 배선(24)을 통해 접지되어 있다. 또한 캐소드 전극(23)은, 애노드 전극(22)과는 이격되어 형성되고, 배선(25)을 통해 제2의 FET(2)의 게이트에 접속된다.
채널(11)안으로 퍼진 공핍층(26)의 형상에 의해 Cgs가 결정된다. 공핍층(26)의 형상은 능동층의 설계에 주로 의존하지만, 평면 패턴의 형상에도 다소 의존한다. 애노드 전극(22)의 면적을 조정함으로써, 원하는 초기 용량을 얻을 수 있다.
본 실시예에 따른 캐스코드 접속회로는, 트랜지스터와 동시에 근접하여 형성된 능동층을 사용하여 용량을 형성할 수 있다. 이 때문에, 능동층의 농도 차이에 대하여, 쇼트키 배리어 다이오드(21)의 용량 C1은 트랜지스터의 Cgs와 같은 방향으로 변화된다. 따라서, C1의 최적값으로부터의 차이를 억제할 수 있다.
또한 트랜지스터의 게이트 전극과 동시에 애노드 전극을 형성하고, 소스·드레인 전극과 동시에 캐소드 전극을 형성할 수 있다. 이에 따라 트랜지스터의 형성 공정에 있어서, 쇼트키 배리어 다이오드도 형성할 수 있으므로, 공정수가 증가하지 않는다. 그리고, 쇼트키 배리어 다이오드의 쇼트키층(12)안의 공핍층과 채널(11)안의 공핍층(26)을 조합한 것이 MIM용량의 배선간 절연막에 대응하지만, 이것은 이 배선간 절연막에 비해 얇기 때문에, 패턴 면적을 작게할 수 있다. 따라서, 제조 비용을 저감할 수 있다.
또한, 쇼트키층(12)은 생략할 수 있고, 이 경우, 공핍층은 쇼트키 접합부분으로부터 직접 확산된다. 또한 n(3이상의 양의 정수)개의 FET가 캐스코드 접속된 캐스코드 접속회로에도 본 발명을 적용할 수 있다. 이 경우, 캐스코드 접속회로는, 소스가 접지된 제1의 FET와, m이 2내지 n의 양의 정수이며, 소스가 제 m-1의 FET의 드레인에 접속된 제 m의 FET와, 애노드가 상기 제1의 FET의 소스에 접속되고, 캐소드가 상기 제 m의 FET의 게이트에 접속된 제 m-1의 쇼트키 배리어 다이오드를 구비한다.
실시예 2
도 4는, 본 발명의 실시예 2에 따른 캐스코드 접속회로를 나타내는 회로도이다. 이 회로에는, 실시예 1의 구성에 더하여, 쇼트키 배리어 다이오드(21)와 직렬로 저항(27)이 설치되어 있다. 이 저항(27)을 설치함으로써, 캐스코드 접속회로의 동작이 안정된다.
도 5는, 본 발명의 실시예 2에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 평면도이다. 도 3과 같은 구성요소에는 같은 번호를 붙여 설명을 생략한다. 실시예 1과는 달리, 애노드 전극(22)과 캐소드 전극(23)의 사이에서 능동층(14)의 폭이 좁아지고 있다. 이에 따라 쇼트키 배리어 다이오드(21)와 직렬로 접속된 저항(27)인 에피택셜 저항이 형성된다. 이 저항(27)의 저항값 R3은, 능동층(14)의 잘록한 형상에 의존한다.
실시예 3
도 6은, 본 발명의 실시예 3에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도이며, 도 7은 그 평면도이다. 이 쇼트키 배리어 다이오드는, 쇼트키층(12)위에 쇼트키 접합된 캐소드 전극(23)을 가진다. 즉, 실시예 1과는 달리, 캐소드 전극(23)을 능동층 위에 오믹 접합하는 것이 아닌, 쇼트키 접합하여, 역방향의 2개의 쇼트키 배리어 다이오드를 직렬접속하고 있다.
쇼트키 접합은, 전극측에서도 반도체측 쪽이 전위가 높은 경우에는, 거의 전류가 흐르지 않고 공핍층에 의한 용량으로서 기능하는 것에 대해, 반도체측에서도 전극측 쪽이 전위가 높을 경우는 큰 순방향 전류가 흘러 저항으로서 기능한다. 따라서, 쇼트키층(12)위에 쇼트키 접합된 캐소드 전극(23)은, 쇼트키 배리어 다이오드(21)와 직렬로 접속된 저항(27)으로서 기능한다. 이 저항(27)의 저항값 R3은, 캐소드 전극(23)의 면적에 의존한다.
실시예 4
도 8은, 본 발명의 실시예 4에 따른 캐스코드 접속회로의 쇼트키 배리어 다이오드를 나타내는 단면도이다. 애노드 전극(22)은, 쇼트키층(12)위에 쇼트키 접합된 고저항 금속막(31)과, 이 고저항 금속막(31)위에 형성된 저저항 금속막(32)으로 구성된다.
단, 애노드 전극(22)은, 저저항 금속막 안에 고저항 금속막 또는 얇은 절연막을 삽입해도 되고, 고저항 금속막 만으로 형성해도 좋다. 다시 말해, 애노드 전극(22)은, 제1의 FET(1) 및 제2의 FET(2)의 소스·드레인 전극을 구성하는 물질보 다도 저항값이 높은 물질로 이루어지는 막을 적어도 일부에 갖는다.
이 고저항 금속막(31)은, 쇼트키 배리어 다이오드(21)와 직렬로 접속된 저항(27)으로서 기능한다. 그리고, 그 저항값 R3은, 고저항 금속막(31)의 저항율, 막두께 및 형상에 의해 결정된다.
실시예 5
고주파 FET에 있어서 고출력 증폭기를 작성할 경우, 온도상승이 문제가 된다. Au, Ag, Cu등의 저저항 금속은 일반적으로 고온 신뢰성이 낮으며, 비교적 용이하게 반도체층과 반응한다. 이 때문에, 게이트 전극 등을 형성할 때, 텅스텐 합금 등의 고온 신뢰성이 높은 고저항 금속이 배리어 메탈로서 반도체층과 저저항금속층 사이에 삽입된다. 이 경우, 배리어 메탈이 반도체층과 접촉하여, 쇼트키 접합을 형성한다. 일반적으로 배리어메탈로서 사용되는 금속의 저항율은 높지만, 저저항 금속을 겹쳐서 적층함으로써 저항을 낮추어 트랜지스터 특성을 향상시키고 있다.
그래서, 본 실시예에서는, 우선, 제1의 FET(1) 및 제2의 FET(2)의 게이트 전극과 같은 공정으로, 도 8에 나타나 있는 바와 같이, 쇼트키층(12)위에 쇼트키 접합된 고저항 금속막(31)과, 고저항 금속막(31)위에 고저항 금속막(31)보다도 저항이 낮은 저저항 금속막(32)을 형성한다. 그 후에 도 9에 나타나 있는 바와 같이, 저저항 금속막(32)의 전부 또는 일부를 제거함으로써 애노드 전극(22)을 형성한다. 이 고저항 금속막(31)은, 쇼트키 배리어 다이오드(21)와 직렬로 접속된 저항(27)으로서 기능한다.
실시예 6
도 1의 저항(4, 5)의 저항값이 낮으면 큰 바이패스 전류가 흘러 효율이 현저하게 떨어진다. 따라서, 저항(4, 5)은 보통 1KΩ이상 필요하다. 만약에 저항(4, 5)을 에피택셜 저항 또는 주입 저항으로 형성할 경우, 시트저항이 낮기 때문에, 충분한 저항값을 확보하기 위해서는 저항을 길게 할 필요가 있다. 이에 따라 칩 사이즈가 증대하고, 제조 비용이 증가한다고 하는 문제가 있다.
그래서, 저항(4, 5)을, 도 10에 나타나 있는 바와 같이 채널(11)위에 형성된 채널(11)보다도 고농도의 불순물을 포함하는 고농도 도프 반도체층(13)의 일부를 제거함으로써 형성한다.
이와 같이 저저항의 고농도 도프 반도체층(13)의 일부를 제거하는 것으로, 대부분의 전류가 채널(11)을 흐르게 하므로, 시트 저항값을 대폭 증가(10배 정도) 시킬 수 있다. 따라서 순수한 저항 길이도 10분의 1정도로 저감할 수 있으므로, 칩 사이즈의 증대를 현저하게 억제할 수 있다.
또한, 도 10에서는 게이트 전극(33)이 형성되어 있지만, 이것은 프로세스 플로우 상 형성해야 하는 경우이며, 게이트 전극(33)은 생략할 수도 있다. 또한 게이트 전극(33)을 형성할 경우에는, 게이트 전극(33)을 저항 양단의 전극과 결합하면 게이트 전극(33)에 전류가 흐르게 되므로, 게이트 전극(33)은 플로팅일 필요가 있다.
본 발명과 같이 용량으로서 쇼트키 배리어 다이오드를 사용하는 것으로, 트랜지스터와 동시에 근접하여 형성된 능동층을 사용하여 용량을 형성할 수 있다. 이 때문에, 능동층의 농도 차이에 대하여, 용량 C1은 트랜지스터의 Cgs와 같은 방향으로 변화된다. 따라서, 최적동작 용량으로부터의 변동을 억제할 수 있다.
또한 트랜지스터의 형성 공정에 있어서, 쇼트키 배리어 다이오드도 형성할 수 있기 때문에, 공정수가 증가하지 않는다. 그리고, MIM용량의 배선간 절연막에 비해, 이 배선간 절연막에 대응하는 쇼트키 배리어 다이오드의 공핍층은 얇기 때문에, 패턴 면적을 작게할 수 있다. 따라서, 제조 비용을 저감할 수 있다.

Claims (8)

  1. 2개의 전계 효과형 트랜지스터(이하,「FET」라고 한다)가 캐스코드 접속된 캐스코드 접속회로로서,
    소스가 접지된 제1의 FET와,
    소스가 상기 제1의 FET의 드레인에 접속된 제2의 FET와,
    애노드가 상기 제1의 FET의 소스에 접속되고, 캐소드가 상기 제2의 FET의 게이트에 접속된 쇼트키 배리어 다이오드를 구비하는 것을 특징으로 하는 캐스코드 접속회로.
  2. n(3이상의 양의 정수)개의 FET가 캐스코드 접속된 캐스코드 접속회로로서,
    소스가 접지된 제1의 FET와,
    m이 2 내지 n의 양의 정수이며, 소스가 제 m-1의 FET의 드레인에 접속된 제 m의 FET와,
    애노드가 상기 제1의 FET의 소스에 접속되고, 캐소드가 상기 제 m의 FET의 게이트에 접속된 제 m-1의 쇼트키 배리어 다이오드를 구비하는 것을 특징으로 하는 캐스코드 접속회로.
  3. 제 1항에 있어서,
    상기 쇼트키 배리어 다이오드는, 능동층 위에 쇼트키 접합된 애노드 전극과, 상기 능동층 위에 오믹 접합된 캐소드 전극을 가지는 것을 특징으로 하는 캐스코드 접속회로.
  4. 제 3항에 있어서,
    상기 애노드 전극과 상기 캐소드 전극 사이에서 상기 능동층의 폭이 좁아지고 있는 것을 특징으로 하는 캐스코드 접속회로.
  5. 제 1항에 있어서,
    상기 쇼트키 배리어 다이오드는, 능동층 위에 쇼트키 접합된 애노드 전극과, 상기 능동층 위에 쇼트키 접합된 캐소드 전극을 가지는 것을 특징으로 하는 캐스코드 접속회로.
  6. 제 3항에 있어서,
    상기 애노드 전극은, 상기 제1의 FET 및 상기 제2의 FET의 소스·드레인 전극을 구성하는 물질보다도 저항값이 높은 물질로 이루어지는 막을 적어도 일부에 가지는 것을 특징으로 하는 캐스코드 접속회로.
  7. 제 3항에 있어서,
    상기 애노드 전극은, 상기 제1의 FET 및 상기 제2의 FET의 게이트 전극과 같은 공정이며, 상기 능동층 위에 쇼트키 접합된 고저항 금속막과, 상기 고저항 금속막 위에 상기 고저항 금속막 보다도 저항이 낮은 저저항 금속막을 형성한 후, 상기 저저항 금속막의 전부 또는 일부를 제거함으로써 형성되는 것을 특징으로 하는 캐스코드 접속회로.
  8. 제 1항에 있어서,
    상기 제2의 FET의 드레인과 상기 제2의 FET의 게이트 사이에 접속된 제1의 저항과, 상기 제1의 FET의 소스와 상기 제2의 FET의 게이트 사이에 상기 쇼트키 배리어 다이오드와는 병렬로 접속된 제2의 저항을 더 가지며,
    상기 제1의 저항 및 상기 제2의 저항은, 채널 위에 형성된 상기 채널보다도 고농도의 불순물을 포함하는 고농도 도프 반도체층의 일부를 제거함으로써 형성되는 것을 특징으로 하는 캐스코드 접속회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636990A (en) 1985-05-31 1987-01-13 International Business Machines Corporation Three state select circuit for use in a data processing system or the like
JPH0645592A (ja) * 1992-07-27 1994-02-18 Tokyo Electric Power Co Inc:The 複合型半導体装置
JPH1075126A (ja) 1996-08-30 1998-03-17 Matsushita Electric Ind Co Ltd カスコード接続回路
JP2002305309A (ja) 2001-02-01 2002-10-18 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4636990A (en) 1985-05-31 1987-01-13 International Business Machines Corporation Three state select circuit for use in a data processing system or the like
JPH0645592A (ja) * 1992-07-27 1994-02-18 Tokyo Electric Power Co Inc:The 複合型半導体装置
JPH1075126A (ja) 1996-08-30 1998-03-17 Matsushita Electric Ind Co Ltd カスコード接続回路
JP2002305309A (ja) 2001-02-01 2002-10-18 Hitachi Ltd 半導体装置およびその製造方法

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