JP2002343960A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 5
- 150000002500 ions Chemical class 0.000 abstract 3
- 239000000969 carrier Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 79
- 238000010586 diagram Methods 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000005684 electric field Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 4
- 238000010295 mobile communication Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- BMZIBHZDQPLVIS-UHFFFAOYSA-N 4-[2-(2-morpholin-4-ylethylselanyl)ethyl]morpholine Chemical compound C1COCCN1CC[Se]CCN1CCOCC1 BMZIBHZDQPLVIS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】オン抵抗の低減とホット・キャリアによる特性
劣化の抑制を実現する半導体装置を提供する。 【解決手段】ＦＥＴのゲート電極３とドレイン電極１３
の間にソース電極１２と電気的に接続されたシールド導
電膜１０を設ける。ドレイン・オフセット層８は２種類
のｎ型半導体を２重にイオン打ち込みし、浅く打ち込ま
れたｎ型半導体領域８bbと深く打ち込まれたｎ型半導体
領域８aaからなる２重構造とする。ゲート電極端のドレ
イン・オフセット層の浅く打ち込まれたｎ型半導体領域
８bbをドレイン側にずらして形成し、ドレイン・オフセ
ット層のゲート端側に不純物濃度が薄いＬＤＤを設けた
構造とする。 【効果】高周波パワーＭＯＳＦＥＴの信頼性を確保しつ
つ、オン抵抗を低減して出力電力を向上させることが可
能となる。
劣化の抑制を実現する半導体装置を提供する。 【解決手段】ＦＥＴのゲート電極３とドレイン電極１３
の間にソース電極１２と電気的に接続されたシールド導
電膜１０を設ける。ドレイン・オフセット層８は２種類
のｎ型半導体を２重にイオン打ち込みし、浅く打ち込ま
れたｎ型半導体領域８bbと深く打ち込まれたｎ型半導体
領域８aaからなる２重構造とする。ゲート電極端のドレ
イン・オフセット層の浅く打ち込まれたｎ型半導体領域
８bbをドレイン側にずらして形成し、ドレイン・オフセ
ット層のゲート端側に不純物濃度が薄いＬＤＤを設けた
構造とする。 【効果】高周波パワーＭＯＳＦＥＴの信頼性を確保しつ
つ、オン抵抗を低減して出力電力を向上させることが可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、８００ＭＨｚ〜
２．５ＧＨｚのマイクロ波帯を使用する移動体通信装置
に使用される半導体装置に係り、特に、高周波信号を電
力増幅して出力する高周波電力増幅器の増幅素子に適用
して有効な半導体装置に関する。
２．５ＧＨｚのマイクロ波帯を使用する移動体通信装置
に使用される半導体装置に係り、特に、高周波信号を電
力増幅して出力する高周波電力増幅器の増幅素子に適用
して有効な半導体装置に関する。
【０００２】
【従来の技術】近年、携帯電話に代表される移動体通信
装置の普及は目覚しく、そのインフラの核となる基地局
システムの開発が重要になってきている。特に、次世代
Ｗ−ＣＤＭＡ（Wideband−Code Division Multiple Acc
ess）用途に向けて、高性能化と共に小型化、高信頼化
の要求が強くなっている。基地局用では電源電圧２８Ｖ
を使用するため高周波電力増幅器の増幅素子の性能とし
て、ドレイン・ソース間耐圧ＢＶDSSは８０Ｖ以上が必
要とされる。また、高周波電力出力として２５０Ｗ以上
の大電力が求められているため、基地局用高周波電力増
幅器の小型化を実現する上で、増幅素子のオン抵抗を小
さくしてチップあたりの高出力化を図ることが必要とな
る。従来、この種の基地局システムの高周波電力増幅器
に使用される増幅素子としてＧａＡｓ−ＦＥＴの開発が
進められているが、Ｓｉ（シリコン）−ＭＯＳＦＥＴは
特性が安定し、素子間ばらつきも小さいことから、高信
頼性と低コスト化の面でＧａＡｓ−ＦＥＴに比べて有利
と見られ、Ｓｉ−ＭＯＳＦＥＴの開発も進められてい
る。
装置の普及は目覚しく、そのインフラの核となる基地局
システムの開発が重要になってきている。特に、次世代
Ｗ−ＣＤＭＡ（Wideband−Code Division Multiple Acc
ess）用途に向けて、高性能化と共に小型化、高信頼化
の要求が強くなっている。基地局用では電源電圧２８Ｖ
を使用するため高周波電力増幅器の増幅素子の性能とし
て、ドレイン・ソース間耐圧ＢＶDSSは８０Ｖ以上が必
要とされる。また、高周波電力出力として２５０Ｗ以上
の大電力が求められているため、基地局用高周波電力増
幅器の小型化を実現する上で、増幅素子のオン抵抗を小
さくしてチップあたりの高出力化を図ることが必要とな
る。従来、この種の基地局システムの高周波電力増幅器
に使用される増幅素子としてＧａＡｓ−ＦＥＴの開発が
進められているが、Ｓｉ（シリコン）−ＭＯＳＦＥＴは
特性が安定し、素子間ばらつきも小さいことから、高信
頼性と低コスト化の面でＧａＡｓ−ＦＥＴに比べて有利
と見られ、Ｓｉ−ＭＯＳＦＥＴの開発も進められてい
る。
【０００３】図１３は、本発明のＳｉ−ＭＯＳＦＥＴに
先立って検討した高周波電力増幅器用途に向けたＳｉ−
ＭＯＳＦＥＴの要部構造を示す断面図である。図１３に
おいて、参照符号１Ａは低抵抗ｐ+型支持基板、１Ｂは
支持基板１Ａの上部に形成された厚さ１０μｍ程度の高
抵抗ｐ型エピタキシャル層、３はゲート電極、４はゲー
ト酸化膜、５はソースとなるｎ+型半導体領域、７はパ
ンチスルーストッパ層となるｐ型半導体領域、８ａと８
ｂはＬＤＤ（Lightly Doped Drain）構造を兼ねたドレ
イン・オフセット層となるｎ型半導体領域、９はドレイ
ンとなるｎ+型半導体領域、１４はＳｉＯ2等の絶縁膜で
ある。
先立って検討した高周波電力増幅器用途に向けたＳｉ−
ＭＯＳＦＥＴの要部構造を示す断面図である。図１３に
おいて、参照符号１Ａは低抵抗ｐ+型支持基板、１Ｂは
支持基板１Ａの上部に形成された厚さ１０μｍ程度の高
抵抗ｐ型エピタキシャル層、３はゲート電極、４はゲー
ト酸化膜、５はソースとなるｎ+型半導体領域、７はパ
ンチスルーストッパ層となるｐ型半導体領域、８ａと８
ｂはＬＤＤ（Lightly Doped Drain）構造を兼ねたドレ
イン・オフセット層となるｎ型半導体領域、９はドレイ
ンとなるｎ+型半導体領域、１４はＳｉＯ2等の絶縁膜で
ある。
【０００４】このＳｉ−ＭＯＳＦＥＴは、ドレイン・オ
フセット層をイオン打ち込み法を用いて２種類のｎ型不
純物を２重に打ち込み、リンが深く打ち込まれた不純物
濃度Ｎ1 -のｎ型半導体領域８ａと砒素が浅く打ち込まれ
た不純物濃度Ｎ2 -のｎ型半導体領域８ｂとからなる２重
の層とし、さらに不純物濃度のピーク値の大小関係を、
不純物濃度Ｎ1 -のピーク値の方が不純物濃度Ｎ2 -のピー
ク値よりも大としている。
フセット層をイオン打ち込み法を用いて２種類のｎ型不
純物を２重に打ち込み、リンが深く打ち込まれた不純物
濃度Ｎ1 -のｎ型半導体領域８ａと砒素が浅く打ち込まれ
た不純物濃度Ｎ2 -のｎ型半導体領域８ｂとからなる２重
の層とし、さらに不純物濃度のピーク値の大小関係を、
不純物濃度Ｎ1 -のピーク値の方が不純物濃度Ｎ2 -のピー
ク値よりも大としている。
【０００５】このような２重構造のドレイン・オフセッ
ト層を有するＳｉ−ＭＯＳＦＥＴの例としては、例え
ば、Proc. of ISPSD, 1994, pp.425-429に記載されてい
る。
ト層を有するＳｉ−ＭＯＳＦＥＴの例としては、例え
ば、Proc. of ISPSD, 1994, pp.425-429に記載されてい
る。
【０００６】この構成のＳｉ−ＭＯＳＦＥＴは、通常の
１重構造のイオン打ち込み層により形成したＬＤＤ構造
を有するＳｉ−ＭＯＳＦＥＴよりもオン抵抗の低減が図
れると共に、耐圧の低下を防ぐことができる。
１重構造のイオン打ち込み層により形成したＬＤＤ構造
を有するＳｉ−ＭＯＳＦＥＴよりもオン抵抗の低減が図
れると共に、耐圧の低下を防ぐことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、基地局
システム用の高周波電力増幅器の増幅素子として用いる
ことを想定して検討した結果、前述した図１３に示した
Ｓｉ−ＭＯＳＦＥＴの構造では、小型化と信頼性の面で
難があることが分かった。すなわち、図１３に示したＳ
ｉ−ＭＯＳＦＥＴの構造ではゲート端に電界が集中し、
ホットエレクトロンによる特性劣化に弱く信頼性の面で
難があること、また、ドレイン−ソース間耐圧ＢＶDSS
≧８０Ｖを満足するオン抵抗が大きく、目標とする高出
力を得るには増幅素子の並列接続数が多くなり、装置の
小型化が図りにくいことである。
システム用の高周波電力増幅器の増幅素子として用いる
ことを想定して検討した結果、前述した図１３に示した
Ｓｉ−ＭＯＳＦＥＴの構造では、小型化と信頼性の面で
難があることが分かった。すなわち、図１３に示したＳ
ｉ−ＭＯＳＦＥＴの構造ではゲート端に電界が集中し、
ホットエレクトロンによる特性劣化に弱く信頼性の面で
難があること、また、ドレイン−ソース間耐圧ＢＶDSS
≧８０Ｖを満足するオン抵抗が大きく、目標とする高出
力を得るには増幅素子の並列接続数が多くなり、装置の
小型化が図りにくいことである。
【０００８】そこで、本発明の目的は、ホットエレクト
ロンによる特性劣化の抑制ができ、信頼性の確保を可能
とする半導体装置を提供することにある。
ロンによる特性劣化の抑制ができ、信頼性の確保を可能
とする半導体装置を提供することにある。
【０００９】また、本発明の他の目的は、ＭＯＳＦＥＴ
の耐圧とオン抵抗の両立を図り、高周波電力増幅器に好
適な半導体装置を提供することにある。
の耐圧とオン抵抗の両立を図り、高周波電力増幅器に好
適な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板の主面に絶縁ゲート型電界
効果トランジスタが形成された半導体装置であって、前
記絶縁ゲート型電界効果トランジスタが、ゲート絶縁膜
の上部に形成されたゲート電極と、前記半導体基板に形
成された第２導電型の第１半導体領域からなるソース
と、前記半導体基板に形成され、前記ゲート電極から離
れて配置された第２導電型の第２半導体領域からなるド
レインと、前記ドレインと前記ゲート電極の間の領域の
前記半導体基板に形成された第２導電型のドレイン・オ
フセット層と、前記ドレイン・オフセット層の上部に絶
縁膜を介して設けられ、前記ソースと電気的に接続され
たシールド導電膜とを備え、前記ドレイン・オフセット
層は不純物が浅くイオン打ち込みされた第２導電型の第
３半導体領域と該第３半導体領域よりも深くイオン打ち
込みされた第２導電型の第４半導体領域からなる２重イ
オン打ち込み層であることを特徴とするものである。こ
のような２重打ち込みのドレイン・オフセット層を設け
ることにより、ドレイン・オフセット層のトータルの打
ち込み量を増やしても、深く打ち込まれた第２導電型の
第４半導体領域により、オン抵抗を下げても耐圧を維持
することができる。また、ドレイン・オフセット層上に
配置したソースと電気的に接続されたシールド導電膜を
設けることにより、ドレイン・オフセット層の空乏層の
広がりが促進され、イオン打ち込み量を増加しても耐圧
が維持でき、耐圧を維持したままオン抵抗の低減をより
一層引出すことが可能となる。
は、第１導電型の半導体基板の主面に絶縁ゲート型電界
効果トランジスタが形成された半導体装置であって、前
記絶縁ゲート型電界効果トランジスタが、ゲート絶縁膜
の上部に形成されたゲート電極と、前記半導体基板に形
成された第２導電型の第１半導体領域からなるソース
と、前記半導体基板に形成され、前記ゲート電極から離
れて配置された第２導電型の第２半導体領域からなるド
レインと、前記ドレインと前記ゲート電極の間の領域の
前記半導体基板に形成された第２導電型のドレイン・オ
フセット層と、前記ドレイン・オフセット層の上部に絶
縁膜を介して設けられ、前記ソースと電気的に接続され
たシールド導電膜とを備え、前記ドレイン・オフセット
層は不純物が浅くイオン打ち込みされた第２導電型の第
３半導体領域と該第３半導体領域よりも深くイオン打ち
込みされた第２導電型の第４半導体領域からなる２重イ
オン打ち込み層であることを特徴とするものである。こ
のような２重打ち込みのドレイン・オフセット層を設け
ることにより、ドレイン・オフセット層のトータルの打
ち込み量を増やしても、深く打ち込まれた第２導電型の
第４半導体領域により、オン抵抗を下げても耐圧を維持
することができる。また、ドレイン・オフセット層上に
配置したソースと電気的に接続されたシールド導電膜を
設けることにより、ドレイン・オフセット層の空乏層の
広がりが促進され、イオン打ち込み量を増加しても耐圧
が維持でき、耐圧を維持したままオン抵抗の低減をより
一層引出すことが可能となる。
【００１１】前記半導体装置において、ドレイン・オフ
セット層の第３半導体領域の不純物濃度のピーク値が、
第４半導体領域の不純物濃度のピーク値よりも大きくす
れば好適である。これにより空乏層が深く打ち込まれた
第４半導体領域側へ広がりやすくなり耐圧の維持とオン
抵抗の低減が図れる。
セット層の第３半導体領域の不純物濃度のピーク値が、
第４半導体領域の不純物濃度のピーク値よりも大きくす
れば好適である。これにより空乏層が深く打ち込まれた
第４半導体領域側へ広がりやすくなり耐圧の維持とオン
抵抗の低減が図れる。
【００１２】また、前記ドレイン・オフセット層の第３
半導体領域が、第４半導体領域よりも前記ゲート電極端
からドレイン側に離れて設けられれば好適である。これ
により、ゲート端側のドレイン・オフセット層の不純物
濃度を薄くでき、ＬＤＤ構造となり、ゲート端での電界
集中がさらに緩和され、ホットエレクトロンによる特性
劣化を抑制できる。
半導体領域が、第４半導体領域よりも前記ゲート電極端
からドレイン側に離れて設けられれば好適である。これ
により、ゲート端側のドレイン・オフセット層の不純物
濃度を薄くでき、ＬＤＤ構造となり、ゲート端での電界
集中がさらに緩和され、ホットエレクトロンによる特性
劣化を抑制できる。
【００１３】さらに、前記シールド導電膜と前記ドレイ
ン・オフセット層との間の絶縁膜の厚さが、前記ゲート
絶縁膜よりも厚ければ好適である。これにより、シール
ド導電膜とドレイン・オフセット層間の寄生容量を低減
することができる。
ン・オフセット層との間の絶縁膜の厚さが、前記ゲート
絶縁膜よりも厚ければ好適である。これにより、シール
ド導電膜とドレイン・オフセット層間の寄生容量を低減
することができる。
【００１４】また、前記シールド導電膜の厚さが、前記
ゲート電極の厚さよりも薄くすれば好適である。これに
より、シールド導電膜とゲート電極間に形成される寄生
容量の容量値を低くすることができる。
ゲート電極の厚さよりも薄くすれば好適である。これに
より、シールド導電膜とゲート電極間に形成される寄生
容量の容量値を低くすることができる。
【００１５】
【発明の実施の形態】本発明の実施の形態につき、添付
図面を参照しながら以下詳細に説明する。 ＜実施形態１＞図１は本発明に係る半導体装置の一実施
形態例、すなわち、高周波電力増幅用Ｓｉ−ＭＯＳＦＥ
Ｔ（以下、単に「パワーＭＯＳＦＥＴ」と称する。）を
示す要部の断面構造図である。図２は、このパワーＭＯ
ＳＦＥＴのセル部の一部を示すレイアウト図であり、Ｍ
ＯＳＦＥＴセル４個分の領域を示している。図２におい
て、参照符号２０は拡散層と絶縁膜上の導電膜（または
金属膜）とを接続するための拡散層上の絶縁膜に設けら
れたコンタクトホール、２１は導電膜（及び／又は金属
膜）間を接続するための層間絶縁膜に設けられたスルー
ホール、３０はフィールド酸化膜に囲まれたアクティブ
領域を示す。
図面を参照しながら以下詳細に説明する。 ＜実施形態１＞図１は本発明に係る半導体装置の一実施
形態例、すなわち、高周波電力増幅用Ｓｉ−ＭＯＳＦＥ
Ｔ（以下、単に「パワーＭＯＳＦＥＴ」と称する。）を
示す要部の断面構造図である。図２は、このパワーＭＯ
ＳＦＥＴのセル部の一部を示すレイアウト図であり、Ｍ
ＯＳＦＥＴセル４個分の領域を示している。図２におい
て、参照符号２０は拡散層と絶縁膜上の導電膜（または
金属膜）とを接続するための拡散層上の絶縁膜に設けら
れたコンタクトホール、２１は導電膜（及び／又は金属
膜）間を接続するための層間絶縁膜に設けられたスルー
ホール、３０はフィールド酸化膜に囲まれたアクティブ
領域を示す。
【００１６】図１は、この図２のＩ−Ｉ線に沿ったＭＯ
ＳＦＥＴセル１個分の領域の断面図である。なお、図１
において、図１３に示した前述の先に検討したＭＯＳＥ
Ｔの構成部分と同じ構成部分には同じ参照符号を付して
ある。参照符号１Ａは抵抗率が１０ｍΩｃｍ以下の低抵
抗のｐ型単結晶シリコンからなる支持基板を示し、この
支持基板１Ａと、この上部に形成された抵抗率３０Ωｃ
ｍの厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層１
Ｂとからなるシリコン基板１の主面にＭＯＳＦＥＴが形
成されている。また、参照符号２はフィールド酸化膜で
ある。
ＳＦＥＴセル１個分の領域の断面図である。なお、図１
において、図１３に示した前述の先に検討したＭＯＳＥ
Ｔの構成部分と同じ構成部分には同じ参照符号を付して
ある。参照符号１Ａは抵抗率が１０ｍΩｃｍ以下の低抵
抗のｐ型単結晶シリコンからなる支持基板を示し、この
支持基板１Ａと、この上部に形成された抵抗率３０Ωｃ
ｍの厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層１
Ｂとからなるシリコン基板１の主面にＭＯＳＦＥＴが形
成されている。また、参照符号２はフィールド酸化膜で
ある。
【００１７】このＭＯＳＦＥＴはエピタキシャル層１Ｂ
の表面に形成されたゲート酸化膜４と、ゲート酸化膜４
の上部に形成されたｎ型多結晶シリコン膜３ａとタング
ステンシリサイド（ＷＳｉ2）膜との積層膜（ポリサイ
ド膜）からなるゲート電極３と、エピタキシャル層１Ｂ
に形成されたソースとなるｎ型半導体領域５と、ソース
打ち抜き層となるｐ+型半導体領域６と、パンチスルー
ストッパ層となるｐ型半導体領域７と、ＬＤＤ構造を兼
ね備え、２重のイオン打ち込みにより形成したｎ型半導
体領域８aa，８bbからなるドレイン・オフセット層８
と、ドレインとなるｎ型半導体領域９と、ドレイン・オ
フセット層８の上部にゲート酸化膜より厚い酸化シリコ
ン膜１１を介して形成されたシールド導電膜１０を備え
る。このシールド導電膜１０としては、不純物ドープの
多結晶シリコン層、例えば、ｎ型多結晶シリコン層を用
いることができる。なお、２重構造のドレイン・オフセ
ット層８を構成する一方のｎ型半導体領域８aaにはリン
のイオン打ち込み、他方のｎ型半導体領域８bbには砒素
のイオン打ち込みを行っている。シールド導電膜１０は
電位を与えることができれば良いので、シールド導電膜
の厚さはゲート電極３よりも薄くすることが望ましい。
高周波用途ではゲート電極３の側壁とその近傍に設けら
れるシールド導電膜１０との側壁間に形成される寄生容
量の影響が無視できないので、この寄生容量の値を少し
でも減らすためである。ドレイン電極との間にも同様の
寄生容量が形成されるので、シールド導電膜の厚さはド
レイン電極よりも薄くするのは勿論である。なお、通
常、電力用パワーＭＯＳＦＥＴではドレイン電極の厚さ
は電流容量が必要なため厚くなっているので、このシー
ルド導電膜の条件は満足している。
の表面に形成されたゲート酸化膜４と、ゲート酸化膜４
の上部に形成されたｎ型多結晶シリコン膜３ａとタング
ステンシリサイド（ＷＳｉ2）膜との積層膜（ポリサイ
ド膜）からなるゲート電極３と、エピタキシャル層１Ｂ
に形成されたソースとなるｎ型半導体領域５と、ソース
打ち抜き層となるｐ+型半導体領域６と、パンチスルー
ストッパ層となるｐ型半導体領域７と、ＬＤＤ構造を兼
ね備え、２重のイオン打ち込みにより形成したｎ型半導
体領域８aa，８bbからなるドレイン・オフセット層８
と、ドレインとなるｎ型半導体領域９と、ドレイン・オ
フセット層８の上部にゲート酸化膜より厚い酸化シリコ
ン膜１１を介して形成されたシールド導電膜１０を備え
る。このシールド導電膜１０としては、不純物ドープの
多結晶シリコン層、例えば、ｎ型多結晶シリコン層を用
いることができる。なお、２重構造のドレイン・オフセ
ット層８を構成する一方のｎ型半導体領域８aaにはリン
のイオン打ち込み、他方のｎ型半導体領域８bbには砒素
のイオン打ち込みを行っている。シールド導電膜１０は
電位を与えることができれば良いので、シールド導電膜
の厚さはゲート電極３よりも薄くすることが望ましい。
高周波用途ではゲート電極３の側壁とその近傍に設けら
れるシールド導電膜１０との側壁間に形成される寄生容
量の影響が無視できないので、この寄生容量の値を少し
でも減らすためである。ドレイン電極との間にも同様の
寄生容量が形成されるので、シールド導電膜の厚さはド
レイン電極よりも薄くするのは勿論である。なお、通
常、電力用パワーＭＯＳＦＥＴではドレイン電極の厚さ
は電流容量が必要なため厚くなっているので、このシー
ルド導電膜の条件は満足している。
【００１８】ソース５およびドレイン９には、シールド
導電膜１０を覆う絶縁膜１４上に形成されたソース電極
１２とドレイン電極１３にそれぞれ電気的に接続され、
ソース電極１２とシールド導電膜１０は、互いに電気的
に接続されている。また、参照符号１５は２層目の金属
電極層、１６は１層目の金属電極層、Ｓはソース端子、
Ｄはドレイン端子、Ｇはゲート端子、１７はシリコン基
板１の裏面に金属を蒸着して形成したソース端子用金属
層である。
導電膜１０を覆う絶縁膜１４上に形成されたソース電極
１２とドレイン電極１３にそれぞれ電気的に接続され、
ソース電極１２とシールド導電膜１０は、互いに電気的
に接続されている。また、参照符号１５は２層目の金属
電極層、１６は１層目の金属電極層、Ｓはソース端子、
Ｄはドレイン端子、Ｇはゲート端子、１７はシリコン基
板１の裏面に金属を蒸着して形成したソース端子用金属
層である。
【００１９】一例として数値を挙げれば、ゲート電極３
の長さ（ゲート長）は０．５μｍ、ドレイン・オフセッ
ト層８の長さ（ドレイン・オフセット長）は、３．０μ
ｍ、シールド導電膜１０の厚さは２００ｎｍ、ゲート酸
化膜の厚さは５０ｎｍ、酸化シリコン膜１１の厚さは３
００ｎｍである。
の長さ（ゲート長）は０．５μｍ、ドレイン・オフセッ
ト層８の長さ（ドレイン・オフセット長）は、３．０μ
ｍ、シールド導電膜１０の厚さは２００ｎｍ、ゲート酸
化膜の厚さは５０ｎｍ、酸化シリコン膜１１の厚さは３
００ｎｍである。
【００２０】ここで、図６にＬＤＤ構造を兼ねた２重構
造のドレイン・オフセット層８の要部断面図を示す。な
お図６では、図１のゲート絶縁膜４、酸化シリコン膜１
１は省略して絶縁膜１４で代表して示してある。この２
重構造のドレイン・オフセット層８は、まずｎ型不純物
のリンを深く打ち込みｎ型半導体領域８aaを形成した
後、ポリサイド膜からなるゲート電極３の側面に幅が
０．２μｍ程度のサイドスペーサＳＳを設け、ｎ型不純
物の砒素を浅く打ち込むことにより、サイドスペーサＳ
Ｓの幅分だけゲート電極３の端からドレイン側にずれた
図６に示したような２重のｎ型半導体領域８bbが形成さ
れる。これにより、ゲート端のドレイン・オフセット層
の濃度を薄くするＬＤＤ構造が形成される。
造のドレイン・オフセット層８の要部断面図を示す。な
お図６では、図１のゲート絶縁膜４、酸化シリコン膜１
１は省略して絶縁膜１４で代表して示してある。この２
重構造のドレイン・オフセット層８は、まずｎ型不純物
のリンを深く打ち込みｎ型半導体領域８aaを形成した
後、ポリサイド膜からなるゲート電極３の側面に幅が
０．２μｍ程度のサイドスペーサＳＳを設け、ｎ型不純
物の砒素を浅く打ち込むことにより、サイドスペーサＳ
Ｓの幅分だけゲート電極３の端からドレイン側にずれた
図６に示したような２重のｎ型半導体領域８bbが形成さ
れる。これにより、ゲート端のドレイン・オフセット層
の濃度を薄くするＬＤＤ構造が形成される。
【００２１】このようなセル構造を有する本実施形態例
のパワーＭＯＳＦＥＴは、ドレイン・オフセット層８を
２重構造とし、ドレイン・オフセット層８上に絶縁膜１
１を介してシールド導電膜１０を設けている点が図１３
の構造と異なる。このシールド膜１０直下の絶縁膜１１
として酸化シリコン膜を用いるが、シールド導電膜とド
レイン・オフセット層８間には寄生容量が形成されるの
で、この容量値を少しでも小さくするために厚さをゲー
ト酸化膜４より厚くした方がよい。しかし、厚くしすぎ
るとシールド導電膜の効果が弱くなるので、０．２〜
０．５μｍ程度の厚さが好ましい。
のパワーＭＯＳＦＥＴは、ドレイン・オフセット層８を
２重構造とし、ドレイン・オフセット層８上に絶縁膜１
１を介してシールド導電膜１０を設けている点が図１３
の構造と異なる。このシールド膜１０直下の絶縁膜１１
として酸化シリコン膜を用いるが、シールド導電膜とド
レイン・オフセット層８間には寄生容量が形成されるの
で、この容量値を少しでも小さくするために厚さをゲー
ト酸化膜４より厚くした方がよい。しかし、厚くしすぎ
るとシールド導電膜の効果が弱くなるので、０．２〜
０．５μｍ程度の厚さが好ましい。
【００２２】ここで、図３(ａ)にドレイン・オフセット
層８を２重構造にした時の概略の要部断面構造を示し、
同図(ａ)の矢印Ａで示した位置におけるドレイン・オフ
セット層８を構成するｎ型半導体領域８aaと８bbの深さ
方向の不純物濃度プロファイルを図３(ｂ)に示す。図３
(ｂ)から分かるように、２重構造のドレイン・オフセッ
ト層８を構成するｎ型半導体領域８aa，８bbのそれぞれ
の不純物濃度Ｎ1 -，Ｎ 2 -のピーク濃度は、表面に近いｎ
型半導体領域８bbの方が、深いｎ型半導体領域８aaのピ
ーク濃度よりも濃くなるように形成する。
層８を２重構造にした時の概略の要部断面構造を示し、
同図(ａ)の矢印Ａで示した位置におけるドレイン・オフ
セット層８を構成するｎ型半導体領域８aaと８bbの深さ
方向の不純物濃度プロファイルを図３(ｂ)に示す。図３
(ｂ)から分かるように、２重構造のドレイン・オフセッ
ト層８を構成するｎ型半導体領域８aa，８bbのそれぞれ
の不純物濃度Ｎ1 -，Ｎ 2 -のピーク濃度は、表面に近いｎ
型半導体領域８bbの方が、深いｎ型半導体領域８aaのピ
ーク濃度よりも濃くなるように形成する。
【００２３】図４は、図３(ａ)に示したシールド導電膜
１０とゲート電極３間の距離Ｌ１と、ドレイン−ソース
間耐圧ＢＶdss との関係を示す図である。距離Ｌ１が
０．３μｍから０．７μｍの間で目標の耐圧８０Ｖ以上
が維持されるため、この範囲で距離Ｌ１を設定するのが
最適である。なお、このときの酸化膜１１の厚さは０．
３μｍであり、ドレイン・オフセット層へのトータルの
イオン打ち込み量は２×１０ｃｍ-2である。酸化膜１１
の厚さがあまり厚くなると、シールド導電膜を設けた効
果がなくなり耐圧は低下するが、シールド導電膜の電界
緩和効果が得られる酸化膜１１の厚さの範囲（０．１〜
０．５μｍ）では、ドレイン・オフセット層８へのイオ
ン打ち込み量の影響は無視できる程度だった。
１０とゲート電極３間の距離Ｌ１と、ドレイン−ソース
間耐圧ＢＶdss との関係を示す図である。距離Ｌ１が
０．３μｍから０．７μｍの間で目標の耐圧８０Ｖ以上
が維持されるため、この範囲で距離Ｌ１を設定するのが
最適である。なお、このときの酸化膜１１の厚さは０．
３μｍであり、ドレイン・オフセット層へのトータルの
イオン打ち込み量は２×１０ｃｍ-2である。酸化膜１１
の厚さがあまり厚くなると、シールド導電膜を設けた効
果がなくなり耐圧は低下するが、シールド導電膜の電界
緩和効果が得られる酸化膜１１の厚さの範囲（０．１〜
０．５μｍ）では、ドレイン・オフセット層８へのイオ
ン打ち込み量の影響は無視できる程度だった。
【００２４】図５は、図３(ａ)に示したシールド導電膜
１０の長さＬ２と、ドレイン−ソース間耐圧ＢＶdss と
の関係を示す図である。この図より、シールド導電膜長
Ｌ２が０．８μｍから１．５μｍの間で目標の耐圧８０
Ｖ以上を維持できる為、この範囲でシールド導電膜長Ｌ
２を設定するのが最適である。なお、酸化膜１１の厚さ
とドレイン・オフセット層８へのイオン打ち込み量は、
図４の条件と同じである。
１０の長さＬ２と、ドレイン−ソース間耐圧ＢＶdss と
の関係を示す図である。この図より、シールド導電膜長
Ｌ２が０．８μｍから１．５μｍの間で目標の耐圧８０
Ｖ以上を維持できる為、この範囲でシールド導電膜長Ｌ
２を設定するのが最適である。なお、酸化膜１１の厚さ
とドレイン・オフセット層８へのイオン打ち込み量は、
図４の条件と同じである。
【００２５】次に、２重構造のドレイン・オフセット層
上に酸化膜１１を介してシールド導電膜１０を設けたパ
ワーＭＯＳＦＥＴの効果について、図７〜図１０を用い
て説明する。まず、図７に、図１に示した構造のパワー
ＭＯＳＦＥＴのドレイン・オフセット層８へのトータル
のイオン打ち込み量と単位ゲート幅当りのオン抵抗Ｒon
との関係を丸で示す。比較のために図中に、シールド導
電膜の無い図１３の構造のオン抵抗Ｒonを四角で示し
た。図７から分かるように、オン抵抗Ｒonはシールド導
電膜の有無に関係なく、イオン打ち込み量に依存し、同
じイオン打ち込み量であれば同じオン抵抗となる。
上に酸化膜１１を介してシールド導電膜１０を設けたパ
ワーＭＯＳＦＥＴの効果について、図７〜図１０を用い
て説明する。まず、図７に、図１に示した構造のパワー
ＭＯＳＦＥＴのドレイン・オフセット層８へのトータル
のイオン打ち込み量と単位ゲート幅当りのオン抵抗Ｒon
との関係を丸で示す。比較のために図中に、シールド導
電膜の無い図１３の構造のオン抵抗Ｒonを四角で示し
た。図７から分かるように、オン抵抗Ｒonはシールド導
電膜の有無に関係なく、イオン打ち込み量に依存し、同
じイオン打ち込み量であれば同じオン抵抗となる。
【００２６】ところで、ドレイン・オフセット層８のイ
オン打ち込み量を増やしたり、２重構造にしてオン抵抗
を低減しても、パワーＭＯＳＦＥＴを高出力化する為に
は、ドレイン耐圧が確保されなければならない。すなわ
ち、８０Ｖ以上の高いドレイン耐圧を確保しながら、パ
ワーＭＯＳＦＥＴのオン抵抗の低減とドレイン電流容量
の向上とを可能にすることが必要である。
オン打ち込み量を増やしたり、２重構造にしてオン抵抗
を低減しても、パワーＭＯＳＦＥＴを高出力化する為に
は、ドレイン耐圧が確保されなければならない。すなわ
ち、８０Ｖ以上の高いドレイン耐圧を確保しながら、パ
ワーＭＯＳＦＥＴのオン抵抗の低減とドレイン電流容量
の向上とを可能にすることが必要である。
【００２７】図８は、ドレイン・オフセット層８のトー
タルのイオン打ち込み量とドレイン−ソース間耐圧ＢＶ
dss との関係を示す図である。ただし、図４および図５
の結果より、シールド導電膜−ゲート電極端拒理Ｌ１を
０．５μｍ、シールド導電膜長Ｌ２を１．０μｍとして
いる。シールド導電膜１０を設けた図１の構造の耐圧を
丸で示し、比較のためにシールド導電膜の無い図１３の
構造の耐圧を四角で示した。この図より、図１の構造の
場合はトータルのイオン打ち込み量が２．２５×１０12
ｃｍ-2まで８０Ｖ以上の耐圧が得られるが、図１３の構
造ではトータルのイオン打ち込み量が１．５５×１０12
ｃｍ-2以上で８０Ｖが得られなくなる。
タルのイオン打ち込み量とドレイン−ソース間耐圧ＢＶ
dss との関係を示す図である。ただし、図４および図５
の結果より、シールド導電膜−ゲート電極端拒理Ｌ１を
０．５μｍ、シールド導電膜長Ｌ２を１．０μｍとして
いる。シールド導電膜１０を設けた図１の構造の耐圧を
丸で示し、比較のためにシールド導電膜の無い図１３の
構造の耐圧を四角で示した。この図より、図１の構造の
場合はトータルのイオン打ち込み量が２．２５×１０12
ｃｍ-2まで８０Ｖ以上の耐圧が得られるが、図１３の構
造ではトータルのイオン打ち込み量が１．５５×１０12
ｃｍ-2以上で８０Ｖが得られなくなる。
【００２８】したがって、同じ耐圧８０Ｖを得る場合、
図７の関係より、図１３の構造では単位ゲート幅当りの
オン抵抗Ｒonは２０Ωｍｍであるのに対して、シールド
導電膜を設けた図１の構造では単位ゲート幅当りのオン
抵抗Ｒonは１５Ωｍｍと約３割程度低い値が得られ、図
１の構造により高い耐圧を確保してオン抵抗の向上を図
ることができる。
図７の関係より、図１３の構造では単位ゲート幅当りの
オン抵抗Ｒonは２０Ωｍｍであるのに対して、シールド
導電膜を設けた図１の構造では単位ゲート幅当りのオン
抵抗Ｒonは１５Ωｍｍと約３割程度低い値が得られ、図
１の構造により高い耐圧を確保してオン抵抗の向上を図
ることができる。
【００２９】図９はこの時のパワーＭＯＳＦＥＴの静特
性を示す図であり、縦軸にドレイン電流Ｉｄ、横軸にド
レイン電圧Ｖｄをとり、ゲート電圧Ｖｇとして４，６，
１０Ｖを印加した場合を示している。図１の構造の特性
は実線で示し、図１３の構造の特性は破線で示した。ゲ
ート電圧Ｖｇ＝４Ｖでは両者の構造で差が無く同じであ
るが、Ｖｇ＝６，１０Ｖでは、図１の構造のパワーＭＯ
ＳＦＥＴの特性が良いことが分かる。飽和電流（Ｖｇ＝
Ｖｄ＝１０Ｖ印加時のドレイン電流Ｉｄ）が増大し、図
１３の構造のパワーＭＯＳＦＥＴでは２７Ａであったの
に対して、図１の構造の場合は４０Ａと約４割程度増加
し、電流容量の向上が図れた。
性を示す図であり、縦軸にドレイン電流Ｉｄ、横軸にド
レイン電圧Ｖｄをとり、ゲート電圧Ｖｇとして４，６，
１０Ｖを印加した場合を示している。図１の構造の特性
は実線で示し、図１３の構造の特性は破線で示した。ゲ
ート電圧Ｖｇ＝４Ｖでは両者の構造で差が無く同じであ
るが、Ｖｇ＝６，１０Ｖでは、図１の構造のパワーＭＯ
ＳＦＥＴの特性が良いことが分かる。飽和電流（Ｖｇ＝
Ｖｄ＝１０Ｖ印加時のドレイン電流Ｉｄ）が増大し、図
１３の構造のパワーＭＯＳＦＥＴでは２７Ａであったの
に対して、図１の構造の場合は４０Ａと約４割程度増加
し、電流容量の向上が図れた。
【００３０】図１０は、図１のセル構造のパワーＭＯＳ
ＦＥＴのドレイン端子Ｄに１０Ｖの電圧を印加し、ゲー
ト端子Ｇ、ソース端子Ｓを接地した時のシリコン基板１
の表面の空乏率を説明するための図であり、同図の(ａ)
はセル部の要部断面図、(ｂ)の横軸はこの断面図の横方
向位置に対応し、縦軸はシリコン基板表面の空乏率を示
す図である。ここで、空乏率１．０はシリコン基板表面
の半導体領域が空乏層となっている状態をいう。
ＦＥＴのドレイン端子Ｄに１０Ｖの電圧を印加し、ゲー
ト端子Ｇ、ソース端子Ｓを接地した時のシリコン基板１
の表面の空乏率を説明するための図であり、同図の(ａ)
はセル部の要部断面図、(ｂ)の横軸はこの断面図の横方
向位置に対応し、縦軸はシリコン基板表面の空乏率を示
す図である。ここで、空乏率１．０はシリコン基板表面
の半導体領域が空乏層となっている状態をいう。
【００３１】なお、図１及び図２から分かるように、こ
のときのシールド導電膜１０とこれに電気的に接続され
たソース電極１２の電位は、ソース打ち抜き層６、支持
基板１Ａ及びソース端子用金属層１７を介してソース端
子Ｓに接続されて接地電位となっている。また、図１０
(ｂ)には、比較例としてシールド導電膜の無い図１３の
セル構造の場合の空乏率も示してある。
のときのシールド導電膜１０とこれに電気的に接続され
たソース電極１２の電位は、ソース打ち抜き層６、支持
基板１Ａ及びソース端子用金属層１７を介してソース端
子Ｓに接続されて接地電位となっている。また、図１０
(ｂ)には、比較例としてシールド導電膜の無い図１３の
セル構造の場合の空乏率も示してある。
【００３２】ドレイン・オフセット層８の上方にシール
ド導電膜１０を設けた図１のセル構造では、シールド導
電膜を設けない図１３のセル構造に比べて早い段階で空
乏層が横方向に広がっており、空乏層が広がりやすいこ
とが分かる。このことが、オン抵抗と耐圧の両立に結び
ついている。
ド導電膜１０を設けた図１のセル構造では、シールド導
電膜を設けない図１３のセル構造に比べて早い段階で空
乏層が横方向に広がっており、空乏層が広がりやすいこ
とが分かる。このことが、オン抵抗と耐圧の両立に結び
ついている。
【００３３】図１３のセル構造を用いて、ゲート幅１５
０ｍｍのパワーＭＯＳＦＥＴのチップを作製すると、耐
圧ＢＶdss ＝８３Ｖ、最大電流Ｉmax＝２７Ａ、単位ゲ
ート幅当りのオン抵抗Ｒon＝２０Ωｍｍ、遮断周波数ｆ
T＝１０ＧＨｚが得られた。
０ｍｍのパワーＭＯＳＦＥＴのチップを作製すると、耐
圧ＢＶdss ＝８３Ｖ、最大電流Ｉmax＝２７Ａ、単位ゲ
ート幅当りのオン抵抗Ｒon＝２０Ωｍｍ、遮断周波数ｆ
T＝１０ＧＨｚが得られた。
【００３４】これに対して、上記した本発明に係る図１
のセル構造を有する同じゲート幅のパワーＭＯＳＦＥＴ
のチップでは、耐圧ＢＶdss ＝８２Ｖ、最大電流Ｉmax
＝３９Ａ、単位ゲート幅当りのオン抵抗Ｒon＝１５Ωｍ
ｍ、遮断周波数ｆT＝１０ＧＨｚが得られ、基地局に要
求される耐圧を満足して、オン抵抗の低減を図ることが
できた。
のセル構造を有する同じゲート幅のパワーＭＯＳＦＥＴ
のチップでは、耐圧ＢＶdss ＝８２Ｖ、最大電流Ｉmax
＝３９Ａ、単位ゲート幅当りのオン抵抗Ｒon＝１５Ωｍ
ｍ、遮断周波数ｆT＝１０ＧＨｚが得られ、基地局に要
求される耐圧を満足して、オン抵抗の低減を図ることが
できた。
【００３５】以上の説明では、図６で説明したサイドス
ペーサＳＳを用いて形成したＬＤＤとドレイン・オフセ
ット層とを兼ねた構造を有する図１のセル構造のパワー
ＭＯＳＦＥＴについて述べたが、図１２はサイドスペー
サを用いないで２重構造のドレイン・オフセット層８を
形成した場合の、図６に対応する要部断面図である。
ペーサＳＳを用いて形成したＬＤＤとドレイン・オフセ
ット層とを兼ねた構造を有する図１のセル構造のパワー
ＭＯＳＦＥＴについて述べたが、図１２はサイドスペー
サを用いないで２重構造のドレイン・オフセット層８を
形成した場合の、図６に対応する要部断面図である。
【００３６】図１１は、図１と図１２に示した２重構造
のドレイン・オフセット層８をそれぞれ有するセル構造
のパワーＭＯＳＦＥＴのドレイン端子Ｄに６０Ｖの電圧
を印加し、ゲート端子Ｇ、ソース端子Ｓを接地した時の
シリコン基板１表面の電界強度分布を説明するための図
であり、同図の(ａ)は図１のセル部の要部断面図であ
り、(ｂ)の横軸はこの断面図の横方向位置に対応し、縦
軸は図１と図１２のシリコン基板表面の電界強度を示す
図である。図１の構造では、２重打ち込みドレイン・オ
フセットとＬＤＤ構造、図１の構造に比べて、図１２の
構造はゲート電極端のシリコン表面の電界強度が大きく
なりＬＤＤ構造の電界緩和効果が少なく、耐圧のマージ
ンが減るが、製造プロセスが図１の構造の場合に比べて
簡単になる利点がある。勿論、図１２の構造は８０Ｖよ
り低い耐圧が要求される用途には、耐圧を維持してオン
抵抗の低減を図る上で有効な構造である。＜実施形態２
＞図１４は、図１の構造を有するパワーＭＯＳＦＥＴを
用いた高周波電力増幅器のパッケージ内の等価回路図で
ある。この高周波電力増幅器は、ゲート幅１５０ｍｍの
パワーＭＯＳＦＥＴの入力および出力にそれぞれＭＯＳ
容量とボンディング・ワイヤ（インダクタンス）とから
なる入力内部整合回路および出力整合回路を接続したも
のである。ここで、パワーＭＯＳＦＥＴの入力容量Ｃgs
は１００ｐＦ、出力容量Ｃdsは４２ｐＦ、帰還容量Ｃgd
は１．５ｐＦ、オン抵抗は０．１Ωである。動作周波数
が２．１４ＧＨｚの場合、１／ωＣから得られるパワー
ＭＯＳＦＥＴの入出力インピーダンスは、入力が０．７
２Ω、出力が１．７Ωとなる。この値から、整合回路に
よりインピーダンスを変換してパッケージ端子から見た
インピーダンスを大きくし、外部の実装基板に組み込ま
れる。
のドレイン・オフセット層８をそれぞれ有するセル構造
のパワーＭＯＳＦＥＴのドレイン端子Ｄに６０Ｖの電圧
を印加し、ゲート端子Ｇ、ソース端子Ｓを接地した時の
シリコン基板１表面の電界強度分布を説明するための図
であり、同図の(ａ)は図１のセル部の要部断面図であ
り、(ｂ)の横軸はこの断面図の横方向位置に対応し、縦
軸は図１と図１２のシリコン基板表面の電界強度を示す
図である。図１の構造では、２重打ち込みドレイン・オ
フセットとＬＤＤ構造、図１の構造に比べて、図１２の
構造はゲート電極端のシリコン表面の電界強度が大きく
なりＬＤＤ構造の電界緩和効果が少なく、耐圧のマージ
ンが減るが、製造プロセスが図１の構造の場合に比べて
簡単になる利点がある。勿論、図１２の構造は８０Ｖよ
り低い耐圧が要求される用途には、耐圧を維持してオン
抵抗の低減を図る上で有効な構造である。＜実施形態２
＞図１４は、図１の構造を有するパワーＭＯＳＦＥＴを
用いた高周波電力増幅器のパッケージ内の等価回路図で
ある。この高周波電力増幅器は、ゲート幅１５０ｍｍの
パワーＭＯＳＦＥＴの入力および出力にそれぞれＭＯＳ
容量とボンディング・ワイヤ（インダクタンス）とから
なる入力内部整合回路および出力整合回路を接続したも
のである。ここで、パワーＭＯＳＦＥＴの入力容量Ｃgs
は１００ｐＦ、出力容量Ｃdsは４２ｐＦ、帰還容量Ｃgd
は１．５ｐＦ、オン抵抗は０．１Ωである。動作周波数
が２．１４ＧＨｚの場合、１／ωＣから得られるパワー
ＭＯＳＦＥＴの入出力インピーダンスは、入力が０．７
２Ω、出力が１．７Ωとなる。この値から、整合回路に
よりインピーダンスを変換してパッケージ端子から見た
インピーダンスを大きくし、外部の実装基板に組み込ま
れる。
【００３７】図１５は、図１４で用いたパワーＭＯＳＦ
ＥＴの高周波、大電力動作の入出力特性を示す図であ
る。ここでは、Ｗ−ＣＤＭＡ方式の基地局用高周波電力
増幅器への応用を前提として、電源電圧２８Ｖ、バイア
ス電流一定の条件で、２．１４ＧＨｚの正弦波信号をパ
ワーＭＯＳＦＥＴに入力した場合の入力電力Ｐinと出力
電力Ｐout の関係である。パワーＭＯＳＦＥＴを２個並
列に使用し、プッシュ・プル動作により、出力電力を得
ている。また、同図には比較例として、図１３の構造の
パワーＭＯＳＦＥＴの入出力特性を示した。
ＥＴの高周波、大電力動作の入出力特性を示す図であ
る。ここでは、Ｗ−ＣＤＭＡ方式の基地局用高周波電力
増幅器への応用を前提として、電源電圧２８Ｖ、バイア
ス電流一定の条件で、２．１４ＧＨｚの正弦波信号をパ
ワーＭＯＳＦＥＴに入力した場合の入力電力Ｐinと出力
電力Ｐout の関係である。パワーＭＯＳＦＥＴを２個並
列に使用し、プッシュ・プル動作により、出力電力を得
ている。また、同図には比較例として、図１３の構造の
パワーＭＯＳＦＥＴの入出力特性を示した。
【００３８】この図より、図１の構造のパワーＭＯＳＦ
ＥＴの出力電力は、入力電力が１０Ｗのときに約１５０
Ｗが得られ、図１３の構造のパワーＭＯＳＦＥＴでは、
約１２０Ｗの出力電力が得られることがわかる。したが
って、入力電力１０Ｗにおける出力電力が３０Ｗ以上向
上している。これより、単純に計算すれば、基地局用途
の２５０Ｗ以上の出力電力を得るには、図１の構造を用
いたゲート幅１５０ｍｍのパワーＭＯＳＦＥＴでは４個
並列に接続すれば充分達成できるが、図１３の構造では
少なくとも５個並列接続しなければ得られないので、電
力増幅器が大きくなってしまう。
ＥＴの出力電力は、入力電力が１０Ｗのときに約１５０
Ｗが得られ、図１３の構造のパワーＭＯＳＦＥＴでは、
約１２０Ｗの出力電力が得られることがわかる。したが
って、入力電力１０Ｗにおける出力電力が３０Ｗ以上向
上している。これより、単純に計算すれば、基地局用途
の２５０Ｗ以上の出力電力を得るには、図１の構造を用
いたゲート幅１５０ｍｍのパワーＭＯＳＦＥＴでは４個
並列に接続すれば充分達成できるが、図１３の構造では
少なくとも５個並列接続しなければ得られないので、電
力増幅器が大きくなってしまう。
【００３９】したがって、本発明に係るパワーＭＯＳＦ
ＥＴを移動体通信用基地局の高周波電力増幅器に用いれ
ば、信頼性が高く小型な高周波電力増幅装置を実現でき
る。
ＥＴを移動体通信用基地局の高周波電力増幅器に用いれ
ば、信頼性が高く小型な高周波電力増幅装置を実現でき
る。
【００４０】以上、本発明の好適な実施形態例について
説明したが、本発明は上記実施形態例に限定されるもの
ではなく、本発明の精神を逸脱しない範囲内において、
種々の設計変更をなし得ることは勿論である。
説明したが、本発明は上記実施形態例に限定されるもの
ではなく、本発明の精神を逸脱しない範囲内において、
種々の設計変更をなし得ることは勿論である。
【００４１】
【発明の効果】本発明によれば、ＬＤＤ構造を兼ねた層
であって、表面側の浅いイオン打ち込み層の不純物濃度
のピーク濃度が、深いイオン打ち込み層のピーク濃度よ
りも大きいプロファイルを有する２重構造のドレイン・
オフセット層と、このドレイン・オフセット層上に絶縁
膜を介して設けたシールドプレートとをセル構造に採用
することにより、ゲート端の電界が緩和され、ホットエ
レクトロンによる特性劣化の抑制ができて高周波パワー
ＭＯＳＦＥＴの信頼性を確保しつつ、最大ドレイン電流
の向上を図ることができる。
であって、表面側の浅いイオン打ち込み層の不純物濃度
のピーク濃度が、深いイオン打ち込み層のピーク濃度よ
りも大きいプロファイルを有する２重構造のドレイン・
オフセット層と、このドレイン・オフセット層上に絶縁
膜を介して設けたシールドプレートとをセル構造に採用
することにより、ゲート端の電界が緩和され、ホットエ
レクトロンによる特性劣化の抑制ができて高周波パワー
ＭＯＳＦＥＴの信頼性を確保しつつ、最大ドレイン電流
の向上を図ることができる。
【００４２】また、上記セル構造を有するパワーＭＯＳ
ＦＥＴを用いることにより、移動体通信システムの基地
局用高周波電力増幅器に必要とされる８０Ｖ以上の耐圧
を維持してオン抵抗の低減を図り、出力電力を向上する
ことができる。
ＦＥＴを用いることにより、移動体通信システムの基地
局用高周波電力増幅器に必要とされる８０Ｖ以上の耐圧
を維持してオン抵抗の低減を図り、出力電力を向上する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるパワーＭＯＳＦＥＴ
の要部断面図である。
の要部断面図である。
【図２】本発明の一実施形態であるパワーＭＯＳＦＥＴ
が形成されたセル部の一部を示すレイアウト図である。
が形成されたセル部の一部を示すレイアウト図である。
【図３】本発明の一実施形態であるパワーＭＯＳＦＥＴ
のドレイン・オフセット層を説明するための図であり、
(ａ)はドレイン・オフセット層を含む要部断面構造図、
(ｂ)は同図(ａ)の矢印Ａで示した位置における深さ方向
の不純物濃度プロファイル図である。
のドレイン・オフセット層を説明するための図であり、
(ａ)はドレイン・オフセット層を含む要部断面構造図、
(ｂ)は同図(ａ)の矢印Ａで示した位置における深さ方向
の不純物濃度プロファイル図である。
【図４】図３(ａ)に示したシールド導電膜とゲート電極
端間の距離Ｌ１と、ドレイン−ソース間耐圧との関係を
示す図である。
端間の距離Ｌ１と、ドレイン−ソース間耐圧との関係を
示す図である。
【図５】図３(ａ)に示したシールド導電膜長Ｌ２とドレ
イン−ソース間耐圧との関係を示す図である。
イン−ソース間耐圧との関係を示す図である。
【図６】本発明の一実施形態であるパワーＭＯＳＦＥＴ
のＬＤＤ構造を兼ねた２重構造のドレイン・オフセット
層を示す要部断面図である。
のＬＤＤ構造を兼ねた２重構造のドレイン・オフセット
層を示す要部断面図である。
【図７】本発明の一実施形態であるパワーＭＯＳＦＥＴ
のドレイン・オフセット層のトータルのイオン打ち込み
量と単位ゲート幅当りのオン抵抗との関係を示す図であ
る。
のドレイン・オフセット層のトータルのイオン打ち込み
量と単位ゲート幅当りのオン抵抗との関係を示す図であ
る。
【図８】本発明の一実施形態であるパワーＭＯＳＦＥＴ
のドレイン・オフセット層のトータルのイオン打ち込み
量とドレイン−ソース間耐圧との関係を示す図である。
のドレイン・オフセット層のトータルのイオン打ち込み
量とドレイン−ソース間耐圧との関係を示す図である。
【図９】本発明の一実施形態であるパワーＭＯＳＦＥＴ
の静特性を示す図である。
の静特性を示す図である。
【図１０】本発明の一実施形態であるパワーＭＯＳＦＥ
Ｔの空乏率を説明するための図であり、(ａ)は要部断面
図、(ｂ)は断面図の横方向位置に対応したシリコン基板
表面の空乏率を示す図である。
Ｔの空乏率を説明するための図であり、(ａ)は要部断面
図、(ｂ)は断面図の横方向位置に対応したシリコン基板
表面の空乏率を示す図である。
【図１１】本発明の一実施形態であるパワーＭＯＳＦＥ
Ｔの電界強度分布を説明するための図であり、(ａ)は要
部断面図、(ｂ)は断面図の横方向位置に対応したシリコ
ン基板表面の電界強度分布図である。
Ｔの電界強度分布を説明するための図であり、(ａ)は要
部断面図、(ｂ)は断面図の横方向位置に対応したシリコ
ン基板表面の電界強度分布図である。
【図１２】サイドスペーサを用いないで２重構造のドレ
イン・オフセット層を形成した場合の図６に対応する要
部断面図である。
イン・オフセット層を形成した場合の図６に対応する要
部断面図である。
【図１３】本発明に先立って検討した高周波電力増幅器
用途に向けたＳｉ−ＭＯＳＦＥＴの要部構造を示す断面
図である。
用途に向けたＳｉ−ＭＯＳＦＥＴの要部構造を示す断面
図である。
【図１４】図１の構造を有するパワーＭＯＳＦＥＴを用
いた高周波電力増幅器のパッケージ内の等価回路図であ
る。
いた高周波電力増幅器のパッケージ内の等価回路図であ
る。
【図１５】図１４で用いたパワーＭＯＳＦＥＴの高周
波、大電力動作の入出力特性を示す図である。
波、大電力動作の入出力特性を示す図である。
１…シリコン基板、１Ａ…支持基板、１Ｂ…ｐ型エピタ
キシャル層、２…フィールド酸化膜、３…ゲート電極、
３ａ…ｎ型多結晶シリコン膜、３ｂ…タングステンシリ
サイド膜、４…ゲート酸化膜、５…ｎ型半導体領域(ソ
ース)、６…ｐ+型半導体領域(ソース打ち抜き層)、７…
ｐ型半導体領域(パンチスルーストッパ層)、８…ドレイ
ン・オフセット層、８a，８aa，８b，８bb…ｎ型半導体
領域、９…ｎ型半導体領域(ドレイン)、１０…シールド
導電膜、１１…酸化膜、１２…ソース電極、１３…ドレ
イン電極、１４…絶縁膜、１５…２層目の金属電極層、
１６…１層目の金属電極層、１７…ソース端子用金属
層、２０…コンタクトホール、２１…スルーホール、３
０…アクティブ領域、Ｄ…ドレイン端子、Ｇ…ゲート端
子、Ｎ1 -，Ｎ2 -…不純物濃度、Ｓ…ソース端子、ＳＳ…
サイドスペーサ。
キシャル層、２…フィールド酸化膜、３…ゲート電極、
３ａ…ｎ型多結晶シリコン膜、３ｂ…タングステンシリ
サイド膜、４…ゲート酸化膜、５…ｎ型半導体領域(ソ
ース)、６…ｐ+型半導体領域(ソース打ち抜き層)、７…
ｐ型半導体領域(パンチスルーストッパ層)、８…ドレイ
ン・オフセット層、８a，８aa，８b，８bb…ｎ型半導体
領域、９…ｎ型半導体領域(ドレイン)、１０…シールド
導電膜、１１…酸化膜、１２…ソース電極、１３…ドレ
イン電極、１４…絶縁膜、１５…２層目の金属電極層、
１６…１層目の金属電極層、１７…ソース端子用金属
層、２０…コンタクトホール、２１…スルーホール、３
０…アクティブ領域、Ｄ…ドレイン端子、Ｇ…ゲート端
子、Ｎ1 -，Ｎ2 -…不純物濃度、Ｓ…ソース端子、ＳＳ…
サイドスペーサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 功 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 藤岡 徹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 黒谷 欣吾 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH03 HH07 JJ01 JJ03 JJ07 KK01 KK04 KK28 LL04 MM07 QQ37 QQ58 QQ65 RR04 TT08 VV03 XX00 XX24 5F140 AA20 AA23 AA30 AC21 BA01 BA16 BF04 BF11 BF18 BG08 BH15 BH17 BH30 BH43 BK02 BK13 CB01 CD09
Claims (5)
- 【請求項１】第１導電型の半導体基板の主面に絶縁ゲー
ト型電界効果トランジスタが形成された半導体装置であ
って、前記絶縁ゲート型電界効果トランジスタが、 ゲート絶縁膜の上部に形成されたゲート電極と、 前記半導体基板に形成された第２導電型の第１半導体領
域からなるソースと、 前記半導体基板に形成され、前記ゲート電極から離れて
配置された第２導電型の第２半導体領域からなるドレイ
ンと、 前記ドレインと前記ゲート電極の間の領域の前記半導体
基板に形成された第２導電型のドレイン・オフセット層
と、 前記ドレイン・オフセット層の上部に絶縁膜を介して設
けられ、前記ソースと電気的に接続されたシールド導電
膜とを備え、 前記ドレイン・オフセット層は不純物が浅くイオン打ち
込みされた第２導電型の第３半導体領域と該第３半導体
領域よりも深くイオン打ち込みされた第２導電型の第４
半導体領域からなる２重イオン打ち込み層であることを
特徴とする半導体装置。 - 【請求項２】前記ドレイン・オフセット層の第３半導体
領域の不純物濃度のピーク値が、前記第４半導体領域の
不純物濃度のピーク値よりも大きいことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】前記ドレイン・オフセット層の第３半導体
領域が、前記第４半導体領域よりも前記ゲート電極端か
らドレイン側に離れて設けられていることを特徴とする
請求項２記載の半導体装置。 - 【請求項４】前記シールド導電膜と前記ドレイン・オフ
セット層との間の絶縁膜の厚さが、前記ゲート絶縁膜よ
りも厚いことを特徴とする請求項１〜３のいずれかに記
載の半導体装置。 - 【請求項５】前記シールド導電膜の厚さが、前記ゲート
電極の厚さよりも薄いことを特徴とする請求項１〜３の
いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001141284A JP2002343960A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001141284A JP2002343960A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343960A true JP2002343960A (ja) | 2002-11-29 |
Family
ID=18987766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001141284A Pending JP2002343960A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343960A (ja) |
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- 2001-05-11 JP JP2001141284A patent/JP2002343960A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080423 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080423 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100510 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100909 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110104 |