JP2000164853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000164853A JP2000164853A JP10336662A JP33666298A JP2000164853A JP 2000164853 A JP2000164853 A JP 2000164853A JP 10336662 A JP10336662 A JP 10336662A JP 33666298 A JP33666298 A JP 33666298A JP 2000164853 A JP2000164853 A JP 2000164853A
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Abstract
(57)【要約】
【課題】 オフセットドレイン拡散層の抵抗値を低く抑
えることで高い電流駆動能力を得ることができる半導体
装置の製造方法を提供することにある。 【解決手段】 半導体基板１１上のゲート電極１３をマ
スクにしたイオン注入によって、半導体基板１１の表面
層にリンイオン及びヒ素イオンを導入する。ゲート電極
１３上からゲート電極１３の一側方にかけてを覆うレジ
ストパターン１４を形成し、レジストパターン１４及び
ゲート電極１３をマスクに用いたイオン注入によって、
半導体基板１１の表面層にヒ素イオンを導入する。活性
化熱処理を行い、ヒ素イオンを拡散してなるソース拡散
層１５及びドレイン拡散層１６を形成すると共に、リン
イオンを拡散してなる第１の層１７ａとヒ素イオンを拡
散してなる第２の層１７ｂとの２層構造からなるオフセ
ットドレイン拡散層１７を、ゲート電極１３とドレイン
拡散層１６との間に形成する。
えることで高い電流駆動能力を得ることができる半導体
装置の製造方法を提供することにある。 【解決手段】 半導体基板１１上のゲート電極１３をマ
スクにしたイオン注入によって、半導体基板１１の表面
層にリンイオン及びヒ素イオンを導入する。ゲート電極
１３上からゲート電極１３の一側方にかけてを覆うレジ
ストパターン１４を形成し、レジストパターン１４及び
ゲート電極１３をマスクに用いたイオン注入によって、
半導体基板１１の表面層にヒ素イオンを導入する。活性
化熱処理を行い、ヒ素イオンを拡散してなるソース拡散
層１５及びドレイン拡散層１６を形成すると共に、リン
イオンを拡散してなる第１の層１７ａとヒ素イオンを拡
散してなる第２の層１７ｂとの２層構造からなるオフセ
ットドレイン拡散層１７を、ゲート電極１３とドレイン
拡散層１６との間に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセットドレイ
ン拡散層を備えたｎチャンネル型の中耐圧ＭＯＳトラン
ジスタの製造に適用される半導体装置の製造方法に関す
る。
ン拡散層を備えたｎチャンネル型の中耐圧ＭＯＳトラン
ジスタの製造に適用される半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】図３は、１５〜２０Ｖの中耐圧を有する
ｎチャンネル型のＭＯＳトランジスタの断面図である。
このＭＯＳトランジスタは、半導体基板１上にゲート絶
縁膜２を介してゲート電極３が設けられており、ゲート
電極３の両脇下方の半導体基板１の表面層には、ソース
拡散層４とドレイン拡散層５とが設けられている。ま
た、ゲート電極３とドレイン拡散層５との間における半
導体基板１の表面層には、オフセットドレイン拡散層５
ａが設けられており、これによってゲート電極３とドレ
イン拡散層５との間は１μｍを超える間隔Ｗに保たれて
いる。このオフセットドレイン拡散層５ａは、ソース拡
散層４及びドレイン拡散層５よりも不純物濃度が二桁程
度低く設定されており、これによってＭＯＳトランジス
タの耐圧を確保している。
ｎチャンネル型のＭＯＳトランジスタの断面図である。
このＭＯＳトランジスタは、半導体基板１上にゲート絶
縁膜２を介してゲート電極３が設けられており、ゲート
電極３の両脇下方の半導体基板１の表面層には、ソース
拡散層４とドレイン拡散層５とが設けられている。ま
た、ゲート電極３とドレイン拡散層５との間における半
導体基板１の表面層には、オフセットドレイン拡散層５
ａが設けられており、これによってゲート電極３とドレ
イン拡散層５との間は１μｍを超える間隔Ｗに保たれて
いる。このオフセットドレイン拡散層５ａは、ソース拡
散層４及びドレイン拡散層５よりも不純物濃度が二桁程
度低く設定されており、これによってＭＯＳトランジス
タの耐圧を確保している。
【０００３】上記ＭＯＳトランジスタを製造するには、
半導体基板１上にゲート絶縁膜２を介してゲート電極３
を形成した後、このゲート電極３をマスクに用いたイオ
ン注入によって、オフセットドレイン拡散層５ａを形成
するためのｎ型不純物（例えばリンイオン）を半導体基
板１の表面側に導入する。しかる後、ゲート電極３上か
らゲート電極３の一側方のオフセットドレイン拡散層５
ａを形成する領域上にかけてを覆うレジストパターン
（図示省略）を形成し、当該レジストパターンをマスク
に用いたイオン注入によって、ソース拡散層４及びドレ
イン拡散層５を形成するためのｎ型不純物を半導体基板
１の表面層に導入する。
半導体基板１上にゲート絶縁膜２を介してゲート電極３
を形成した後、このゲート電極３をマスクに用いたイオ
ン注入によって、オフセットドレイン拡散層５ａを形成
するためのｎ型不純物（例えばリンイオン）を半導体基
板１の表面側に導入する。しかる後、ゲート電極３上か
らゲート電極３の一側方のオフセットドレイン拡散層５
ａを形成する領域上にかけてを覆うレジストパターン
（図示省略）を形成し、当該レジストパターンをマスク
に用いたイオン注入によって、ソース拡散層４及びドレ
イン拡散層５を形成するためのｎ型不純物を半導体基板
１の表面層に導入する。
【０００４】
【発明が解決しようとする課題】しかし、上記ＭＯＳト
ランジスタにおいては、ゲート電極３とドレイン拡散層
５との間に、不純物濃度が薄く幅の広いオフセットドレ
イン拡散層５ａが抵抗として直列に挿入されることにな
る。このため、ＭＯＳトランジスタの電流駆動能力が小
さく、ゲート電圧が高い領域においてドレイン電流が飽
和し、非線型な特性となる。これは、回路設計を困難に
する要因となっている。
ランジスタにおいては、ゲート電極３とドレイン拡散層
５との間に、不純物濃度が薄く幅の広いオフセットドレ
イン拡散層５ａが抵抗として直列に挿入されることにな
る。このため、ＭＯＳトランジスタの電流駆動能力が小
さく、ゲート電圧が高い領域においてドレイン電流が飽
和し、非線型な特性となる。これは、回路設計を困難に
する要因となっている。
【０００５】そこで本発明は、耐圧を維持しつつ高い電
流駆動能力を得ることができ、これによってゲート電圧
に対するドレイン電流の特性が線形に近くなる半導体装
置の製造方法を提供することを目的としている。
流駆動能力を得ることができ、これによってゲート電圧
に対するドレイン電流の特性が線形に近くなる半導体装
置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明は、オフセットドレイン拡散層を備えた半導体
装置の製造方法であって、半導体基板上のゲート電極を
マスクにして、オフセットドレイン拡散層を形成するた
めのイオン注入を行う工程と、ゲート電極及びレジスト
パターンをマスクにして、ソース拡散層及びドレイン拡
散層を形成するためのイオン注入を行う工程とを備えて
いる。そして特に、オフセットドレイン拡散層を形成す
るためのイオン注入においては、リンイオンとヒ素イオ
ンとを半導体基板の表面層に導入することを特徴として
いる。
の本発明は、オフセットドレイン拡散層を備えた半導体
装置の製造方法であって、半導体基板上のゲート電極を
マスクにして、オフセットドレイン拡散層を形成するた
めのイオン注入を行う工程と、ゲート電極及びレジスト
パターンをマスクにして、ソース拡散層及びドレイン拡
散層を形成するためのイオン注入を行う工程とを備えて
いる。そして特に、オフセットドレイン拡散層を形成す
るためのイオン注入においては、リンイオンとヒ素イオ
ンとを半導体基板の表面層に導入することを特徴として
いる。
【０００７】上記半導体装置の製造方法では、オフセッ
トドレイン拡散層を形成するために、半導体基板中にお
ける拡散速度が異なるリンイオンとヒ素イオンとが半導
体基板の表面層に導入される。このため、導入されたリ
ンイオンやヒ素イオンの活性化熱処理を行うことで得ら
れるオフセットドレイン拡散層は、拡散速度の速いリン
イオンが拡散された層の内側表面層に拡散速度の遅いヒ
素イオンが拡散された層が設けられた２層構造になる。
したがって、オフセットドレイン拡散層においては、接
合面近傍の不純物濃度はリンイオンの濃度で規定され、
その内側表面層の不純物濃度はヒ素イオンの濃度で規定
されることになる。この結果、接合面付近の不純物濃度
を低くし、その内側の不純物濃度を高くすることで、半
導体装置の耐圧が確保されると共にオフセットドレイン
拡散層の抵抗値が低く抑えられる。
トドレイン拡散層を形成するために、半導体基板中にお
ける拡散速度が異なるリンイオンとヒ素イオンとが半導
体基板の表面層に導入される。このため、導入されたリ
ンイオンやヒ素イオンの活性化熱処理を行うことで得ら
れるオフセットドレイン拡散層は、拡散速度の速いリン
イオンが拡散された層の内側表面層に拡散速度の遅いヒ
素イオンが拡散された層が設けられた２層構造になる。
したがって、オフセットドレイン拡散層においては、接
合面近傍の不純物濃度はリンイオンの濃度で規定され、
その内側表面層の不純物濃度はヒ素イオンの濃度で規定
されることになる。この結果、接合面付近の不純物濃度
を低くし、その内側の不純物濃度を高くすることで、半
導体装置の耐圧が確保されると共にオフセットドレイン
拡散層の抵抗値が低く抑えられる。
【０００８】また、オフセットドレイン拡散層を形成す
るためのイオン注入を行う際に、リンイオンの注入エネ
ルギーよりもヒ素イオンの注入エネルギーを低く設定す
ることで、オフセットドレイン拡散層の２層構造がより
明確になる。
るためのイオン注入を行う際に、リンイオンの注入エネ
ルギーよりもヒ素イオンの注入エネルギーを低く設定す
ることで、オフセットドレイン拡散層の２層構造がより
明確になる。
【０００９】さらに、オフセットドレイン拡散層を形成
するためのイオン注入を行う際に、先ずリンイオンを導
入して活性化熱処理を行った後、ヒ素イオンを導入して
も良い。この場合には、ヒ素イオンの熱拡散によるリン
イオンの増速拡散が防止され、リンイオンの拡散深さ及
び拡散幅が安定化する。
するためのイオン注入を行う際に、先ずリンイオンを導
入して活性化熱処理を行った後、ヒ素イオンを導入して
も良い。この場合には、ヒ素イオンの熱拡散によるリン
イオンの増速拡散が防止され、リンイオンの拡散深さ及
び拡散幅が安定化する。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を中耐圧ＭＯＳトランジスタの製造方法い適用した
実施形態例につき、図面に基づい説明する。
方法を中耐圧ＭＯＳトランジスタの製造方法い適用した
実施形態例につき、図面に基づい説明する。
【００１１】（第１実施形態）図１（１）〜図１（４）
は、第１実施形態の製造方法を説明するための断面工程
図であり、以下にこれらの図面を利用して第１実施形態
を説明する。
は、第１実施形態の製造方法を説明するための断面工程
図であり、以下にこれらの図面を利用して第１実施形態
を説明する。
【００１２】先ず図１（１）に示すように、半導体基板
１１上にゲート絶縁膜１２を介してゲート電極１３を形
成する。次に、このゲート電極１３をマスクに用いたイ
オン注入によって、半導体基板１１の表面層にリンイオ
ン（Ｐ+ ）を導入する。ここでのイオン注入条件の一例
としては、注入エネルギーを５０ｋｅＶ程度、注入ドー
ズ量を５×１０12個／ｃｍ2 程度に設定する。
１１上にゲート絶縁膜１２を介してゲート電極１３を形
成する。次に、このゲート電極１３をマスクに用いたイ
オン注入によって、半導体基板１１の表面層にリンイオ
ン（Ｐ+ ）を導入する。ここでのイオン注入条件の一例
としては、注入エネルギーを５０ｋｅＶ程度、注入ドー
ズ量を５×１０12個／ｃｍ2 程度に設定する。
【００１３】また、図１（２）に示すように、ゲート電
極１３をマスクに用いたイオン注入によって、半導体基
板１１の表面層にヒ素イオン（Ａｓ+ ）を導入する。こ
こでのイオン注入条件としては、注入エネルギーを５０
ｋｅＶ程度、注入ドーズ量を１×１０13個／ｃｍ2 程度
に設定するか、または、注入エネルギーを上述したリン
イオンの注入エネルギーよりも高く設定する。尚、図１
（１）を用いて説明したリンイオンのイオン注入と、図
１（２）を用いて説明したヒ素イオンのイオン注入と
は、何方を先に行っても良い。
極１３をマスクに用いたイオン注入によって、半導体基
板１１の表面層にヒ素イオン（Ａｓ+ ）を導入する。こ
こでのイオン注入条件としては、注入エネルギーを５０
ｋｅＶ程度、注入ドーズ量を１×１０13個／ｃｍ2 程度
に設定するか、または、注入エネルギーを上述したリン
イオンの注入エネルギーよりも高く設定する。尚、図１
（１）を用いて説明したリンイオンのイオン注入と、図
１（２）を用いて説明したヒ素イオンのイオン注入と
は、何方を先に行っても良い。
【００１４】その後、図１（３）に示すように、ゲート
電極１３上からゲート電極１３の一側方に架けてを覆う
レジストパターン１４を、半導体基板１１上に形成す
る。このレジストパターン１４は、ゲート電極１３に沿
って設けられ、ゲート電極１３の一側方においては、ゲ
ート電極１３から幅Ｗ＝１μｍを超える範囲を、レジス
トパターン１４によって覆うこととする。
電極１３上からゲート電極１３の一側方に架けてを覆う
レジストパターン１４を、半導体基板１１上に形成す
る。このレジストパターン１４は、ゲート電極１３に沿
って設けられ、ゲート電極１３の一側方においては、ゲ
ート電極１３から幅Ｗ＝１μｍを超える範囲を、レジス
トパターン１４によって覆うこととする。
【００１５】しかる後、ゲート電極１３とレジストパタ
ーン１４とをマスクに用いたイオン注入によって、ソー
ス拡散層及びドレイン拡散層を形成するためのヒ素イオ
ン（Ａｓ+ ）を基板１１の表面層に導入する。ここでの
イオン注入条件としては、注入エネルギーを７０ｋｅＶ
程度、注入ドーズ量を３×１０15個／ｃｍ2 程度に設定
する。そして、イオン注入が終了した後に、レジストパ
ターン１４を除去する。
ーン１４とをマスクに用いたイオン注入によって、ソー
ス拡散層及びドレイン拡散層を形成するためのヒ素イオ
ン（Ａｓ+ ）を基板１１の表面層に導入する。ここでの
イオン注入条件としては、注入エネルギーを７０ｋｅＶ
程度、注入ドーズ量を３×１０15個／ｃｍ2 程度に設定
する。そして、イオン注入が終了した後に、レジストパ
ターン１４を除去する。
【００１６】次に、図１（４）に示すように、半導体基
板１１の表面層にイオン注入によって導入した不純物
（リンイオンやヒ素イオン）の活性化熱処理を行う。こ
れによって、半導体基板１１の表面層に、ヒ素イオンを
拡散させてなるソース拡散層１５及びドレイン拡散層１
６を形成し、また、ゲート電極１３とドレイン拡散層１
６との間にリンイオン及びヒ素イオンを拡散させてなる
オフセットドレイン拡散層１７を形成する。
板１１の表面層にイオン注入によって導入した不純物
（リンイオンやヒ素イオン）の活性化熱処理を行う。こ
れによって、半導体基板１１の表面層に、ヒ素イオンを
拡散させてなるソース拡散層１５及びドレイン拡散層１
６を形成し、また、ゲート電極１３とドレイン拡散層１
６との間にリンイオン及びヒ素イオンを拡散させてなる
オフセットドレイン拡散層１７を形成する。
【００１７】以上のようにして、１５Ｖ〜２０Ｖの耐圧
を有するｎチャンネル型の中耐圧ＭＯＳトランジスタが
得られる。第１実施形態の製造方法では、オフセットド
レイン拡散層１７を形成するために、半導体基板１１中
における拡散速度が異なるリンイオンとヒ素イオンとが
半導体基板１１の表面層に導入される。このため、オフ
セットドレイン拡散層１７は、拡散速度の速いリンイオ
ンが拡散された第１の層１７ａの内側表面層に、拡散速
度が遅いヒ素イオンが拡散された第２の層１７ｂが設け
られた２層構造になる。ヒ素イオンが拡散された第２の
層１７ｂでは、イオン注入時のプロファイルがほぼその
まま維持される。そして、オフセットドレイン拡散層１
７においては、ｐｎ接合面近傍の不純物濃度は第１の層
１７ａを構成するリンイオンの濃度で規定され、その内
側の第２の層１７ｂの不純物濃度はヒ素イオンの濃度で
規定される。したがって、第１の層１７ａの不純物濃度
を低くし、第２の層１７ｂの不純物濃度を高くすること
で、中耐圧ＭＯＳトランジスタの耐圧を確保できると共
にオフセットドレイン拡散層１７の抵抗値を低く抑える
ことができる。
を有するｎチャンネル型の中耐圧ＭＯＳトランジスタが
得られる。第１実施形態の製造方法では、オフセットド
レイン拡散層１７を形成するために、半導体基板１１中
における拡散速度が異なるリンイオンとヒ素イオンとが
半導体基板１１の表面層に導入される。このため、オフ
セットドレイン拡散層１７は、拡散速度の速いリンイオ
ンが拡散された第１の層１７ａの内側表面層に、拡散速
度が遅いヒ素イオンが拡散された第２の層１７ｂが設け
られた２層構造になる。ヒ素イオンが拡散された第２の
層１７ｂでは、イオン注入時のプロファイルがほぼその
まま維持される。そして、オフセットドレイン拡散層１
７においては、ｐｎ接合面近傍の不純物濃度は第１の層
１７ａを構成するリンイオンの濃度で規定され、その内
側の第２の層１７ｂの不純物濃度はヒ素イオンの濃度で
規定される。したがって、第１の層１７ａの不純物濃度
を低くし、第２の層１７ｂの不純物濃度を高くすること
で、中耐圧ＭＯＳトランジスタの耐圧を確保できると共
にオフセットドレイン拡散層１７の抵抗値を低く抑える
ことができる。
【００１８】以上の結果、中耐圧ＭＯＳトランジスタの
電流駆動能力の向上を図ることが可能になり、この中耐
圧ＭＯＳトランジスタにおいてはゲート電圧に対するド
レイン電流の特性が線形に近くなる。したがって、この
中耐圧ＭＯＳトランジスタを有する半導体装置の回路設
計が容易になる。
電流駆動能力の向上を図ることが可能になり、この中耐
圧ＭＯＳトランジスタにおいてはゲート電圧に対するド
レイン電流の特性が線形に近くなる。したがって、この
中耐圧ＭＯＳトランジスタを有する半導体装置の回路設
計が容易になる。
【００１９】また、オフセットドレイン拡散層１７を形
成するためのイオン注入において、リンイオンの注入エ
ネルギーよりも、ヒ素イオンの注入エネルギーを低く設
定することで、リンイオンの拡散深さがヒ素イオンの拡
散深さよりもさらに深くなり、オフセットドレイン拡散
層１７の２層構造をより明確にすることができる。した
がって、中耐圧ＭＯＳトランジスタの耐圧の確保とオフ
セットドレイン拡散層１７の抵抗値を低く抑える効果を
確実に達成することが可能になる。
成するためのイオン注入において、リンイオンの注入エ
ネルギーよりも、ヒ素イオンの注入エネルギーを低く設
定することで、リンイオンの拡散深さがヒ素イオンの拡
散深さよりもさらに深くなり、オフセットドレイン拡散
層１７の２層構造をより明確にすることができる。した
がって、中耐圧ＭＯＳトランジスタの耐圧の確保とオフ
セットドレイン拡散層１７の抵抗値を低く抑える効果を
確実に達成することが可能になる。
【００２０】（第２実施形態）図２（１）〜図２（５）
は、第２実施形態の製造方法を説明するための断面工程
図であり、以下にこれらの図面を利用して第２実施形態
を説明する。
は、第２実施形態の製造方法を説明するための断面工程
図であり、以下にこれらの図面を利用して第２実施形態
を説明する。
【００２１】先ず図２（１）に示すように、半導体基板
１１上にゲート絶縁膜１２を介してゲート電極１３を形
成する。次に、このゲート電極１３をマスクに用いたイ
オン注入によって、半導体基板１１の表面層にリンイオ
ン（Ｐ+ ）を導入する。ここでのイオン注入条件の一例
としては、注入エネルギーを５０ｋｅＶ程度、注入ドー
ズ量を５×１０12個／ｃｍ2 程度に設定する。
１１上にゲート絶縁膜１２を介してゲート電極１３を形
成する。次に、このゲート電極１３をマスクに用いたイ
オン注入によって、半導体基板１１の表面層にリンイオ
ン（Ｐ+ ）を導入する。ここでのイオン注入条件の一例
としては、注入エネルギーを５０ｋｅＶ程度、注入ドー
ズ量を５×１０12個／ｃｍ2 程度に設定する。
【００２２】次に、図２（２）に示すように、半導体基
板１１の表面層に導入したリンイオンの活性化熱処理を
行う。これによって、半導体基板１１の表面層に、リン
イオンを拡散させてなる第１の層１７ａを形成する。尚
ここでは、必要に応じて複数回の熱処理が行われること
とする。
板１１の表面層に導入したリンイオンの活性化熱処理を
行う。これによって、半導体基板１１の表面層に、リン
イオンを拡散させてなる第１の層１７ａを形成する。尚
ここでは、必要に応じて複数回の熱処理が行われること
とする。
【００２３】その後、図２（３）に示すように、ゲート
電極１３をマスクに用いたイオン注入によって、半導体
基板１１の表面層にヒ素イオン（Ａｓ+ ）を導入する。
ここでのイオン注入条件としては、注入エネルギーを５
０ｋｅＶ程度、注入ドーズ量を１×１０13個／ｃｍ2 程
度に設定するか、または、注入エネルギーを上述したリ
ンイオンの注入エネルギーよりも高く設定する。
電極１３をマスクに用いたイオン注入によって、半導体
基板１１の表面層にヒ素イオン（Ａｓ+ ）を導入する。
ここでのイオン注入条件としては、注入エネルギーを５
０ｋｅＶ程度、注入ドーズ量を１×１０13個／ｃｍ2 程
度に設定するか、または、注入エネルギーを上述したリ
ンイオンの注入エネルギーよりも高く設定する。
【００２４】その後、図２（４）に示すように、ゲート
電極１３上からゲート電極１３の一側方に架けてを覆う
レジストパターン１４を、半導体基板１１上に形成す
る。このレジストパターン１４は、ゲート電極１３に沿
って設けられ、ゲート電極１３の一側方においては、ゲ
ート電極１３から幅Ｗ＝１μｍを超える範囲を、レジス
トパターン１４によって覆うこととする。
電極１３上からゲート電極１３の一側方に架けてを覆う
レジストパターン１４を、半導体基板１１上に形成す
る。このレジストパターン１４は、ゲート電極１３に沿
って設けられ、ゲート電極１３の一側方においては、ゲ
ート電極１３から幅Ｗ＝１μｍを超える範囲を、レジス
トパターン１４によって覆うこととする。
【００２５】しかる後、ゲート電極１３とレジストパタ
ーン１４とをマスクに用いたイオン注入によって、ソー
ス拡散層及びドレイン拡散層を形成するためのヒ素イオ
ン（Ａｓ+ ）を基板１１の表面層に導入する。ここでの
イオン注入条件としては、注入エネルギーを７０ｋｅＶ
程度、注入ドーズ量を３×１０15個／ｃｍ2 程度に設定
する。そして、イオン注入が終了した後に、レジストパ
ターン１４を除去する。
ーン１４とをマスクに用いたイオン注入によって、ソー
ス拡散層及びドレイン拡散層を形成するためのヒ素イオ
ン（Ａｓ+ ）を基板１１の表面層に導入する。ここでの
イオン注入条件としては、注入エネルギーを７０ｋｅＶ
程度、注入ドーズ量を３×１０15個／ｃｍ2 程度に設定
する。そして、イオン注入が終了した後に、レジストパ
ターン１４を除去する。
【００２６】次に、図２（５）に示すように、半導体基
板１１の表面層に導入したヒ素イオンの活性化熱処理を
行う。これによって、半導体基板１１の表面層に、ヒ素
イオンを拡散させてなるソース拡散層１５及びドレイン
拡散層１６を形成する。また、ゲート電極１３とドレイ
ン拡散層１６との間に、リンイオンを拡散させてなる第
１の層１７ａとヒ素イオンを拡散させてなる第２の拡散
層１７ｂとからなるオフセットドレイン拡散層１７を形
成する。
板１１の表面層に導入したヒ素イオンの活性化熱処理を
行う。これによって、半導体基板１１の表面層に、ヒ素
イオンを拡散させてなるソース拡散層１５及びドレイン
拡散層１６を形成する。また、ゲート電極１３とドレイ
ン拡散層１６との間に、リンイオンを拡散させてなる第
１の層１７ａとヒ素イオンを拡散させてなる第２の拡散
層１７ｂとからなるオフセットドレイン拡散層１７を形
成する。
【００２７】以上のようにして、１５Ｖ〜２０Ｖの耐圧
を有するｎチャンネル型の中耐圧ＭＯＳトランジスタが
得られる。第１実施形態で説明した方法と同様に、第２
実施形態の製造方法では、２層構造のオフセットドレイ
ン拡散層１７が形成される。このため、第１実施形態の
方法と同様に、中耐圧ＭＯＳトランジスタの耐圧を確保
できると共にオフセットドレイン拡散層１７の抵抗値を
低く抑えることができる。この結果、中耐圧ＭＯＳトラ
ンジスタの電流駆動能力の向上を図ることが可能にな
る。
を有するｎチャンネル型の中耐圧ＭＯＳトランジスタが
得られる。第１実施形態で説明した方法と同様に、第２
実施形態の製造方法では、２層構造のオフセットドレイ
ン拡散層１７が形成される。このため、第１実施形態の
方法と同様に、中耐圧ＭＯＳトランジスタの耐圧を確保
できると共にオフセットドレイン拡散層１７の抵抗値を
低く抑えることができる。この結果、中耐圧ＭＯＳトラ
ンジスタの電流駆動能力の向上を図ることが可能にな
る。
【００２８】さらに、第２実施形態の製造方法では、２
層構造のオフセットドレイン拡散層１７を形成する際、
先ずリンイオンを導入して活性化熱処理を行った後、ヒ
素イオンを導入するため、その後に行われるヒ素イオン
の活性化熱処理においては、ヒ素イオンの拡散によるリ
ンイオンの増速拡散が防止される。すなわち、リンイオ
ンが拡散された第１の層１７ａの形成においては、ヒ素
イオンによるリンイオンの増速拡散の影響を排除するこ
とができるのである。このため、リンイオンの拡散深さ
及び拡散幅を安定化させることができる。この結果、オ
フセットドレイン拡散層の拡散幅の制御性が向上し、中
耐圧ＭＯＳトランジスタの微細化が促進される。
層構造のオフセットドレイン拡散層１７を形成する際、
先ずリンイオンを導入して活性化熱処理を行った後、ヒ
素イオンを導入するため、その後に行われるヒ素イオン
の活性化熱処理においては、ヒ素イオンの拡散によるリ
ンイオンの増速拡散が防止される。すなわち、リンイオ
ンが拡散された第１の層１７ａの形成においては、ヒ素
イオンによるリンイオンの増速拡散の影響を排除するこ
とができるのである。このため、リンイオンの拡散深さ
及び拡散幅を安定化させることができる。この結果、オ
フセットドレイン拡散層の拡散幅の制御性が向上し、中
耐圧ＭＯＳトランジスタの微細化が促進される。
【００２９】
【発明の効果】上記半導体装置の製造方法では、オフセ
ットドレイン拡散層を形成するために、半導体基板中に
おける拡散速度が異なるリンイオンとヒ素イオンとを半
導体基板の表面層にイオン注入する工程を備えたこと
で、拡散速度の速いリンイオンが拡散された層の内側表
面層に拡散速度の遅いヒ素イオンが拡散された層を設け
た２層構造のオフセットドレイン拡散層を得ることがで
きる。このため、接合面付近の不純物濃度を低く、その
内側の不純物濃度を高くして、半導体装置の耐圧を確保
すると共にオフセットドレイン拡散層の抵抗値を低く抑
えることが可能になる。したがって、耐圧を確保しなが
らも電流駆動能力の高い半導体装置を製造方法を提供す
ることが可能になる。この結果、ゲート電圧に対するド
レイン電流の特性が線形に近くなる半導体装置を得るこ
とが可能になり、半導体装置の回路設計が容易になる。
ットドレイン拡散層を形成するために、半導体基板中に
おける拡散速度が異なるリンイオンとヒ素イオンとを半
導体基板の表面層にイオン注入する工程を備えたこと
で、拡散速度の速いリンイオンが拡散された層の内側表
面層に拡散速度の遅いヒ素イオンが拡散された層を設け
た２層構造のオフセットドレイン拡散層を得ることがで
きる。このため、接合面付近の不純物濃度を低く、その
内側の不純物濃度を高くして、半導体装置の耐圧を確保
すると共にオフセットドレイン拡散層の抵抗値を低く抑
えることが可能になる。したがって、耐圧を確保しなが
らも電流駆動能力の高い半導体装置を製造方法を提供す
ることが可能になる。この結果、ゲート電圧に対するド
レイン電流の特性が線形に近くなる半導体装置を得るこ
とが可能になり、半導体装置の回路設計が容易になる。
【図１】第１実施形態の中耐圧ＭＯＳトランジスタの製
造方法を説明するための断面工程図である。
造方法を説明するための断面工程図である。
【図２】第２実施形態の中耐圧ＭＯＳトランジスタの製
造方法を説明するための断面工程図である。
造方法を説明するための断面工程図である。
【図３】従来の中耐圧ＭＯＳトランジスタとその製造方
法を説明するための断面図である。
法を説明するための断面図である。
１１…半導体基板、１３…ゲート電極、１４…レジスト
パターン、１５…ソース拡散層、１６…ドレイン拡散
層、１７…オフセットドレイン拡散層
パターン、１５…ソース拡散層、１６…ドレイン拡散
層、１７…オフセットドレイン拡散層
Claims (3)
- 【請求項１】 オフセットドレイン拡散層を備えた半導
体装置の製造方法であって、 半導体基板上のゲート電極をマスクにしたイオン注入に
よって、前記オフセットドレイン拡散層を形成するため
のリンイオンとヒ素イオンとを前記半導体基板の表面層
に導入する工程と、 前記ゲート電極上から当該ゲート電極の一側方にかけて
を覆うレジストパターンを形成し、当該レジストパター
ンをマスクに用いたイオン注入によって、ソース拡散層
及びドレイン拡散層を形成するための不純物を前記半導
体基板の表面層に導入する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記オフセットドレイン拡散層を形成するためのイオン
注入を行う際には、リンイオンの注入エネルギーより
も、ヒ素イオンの注入エネルギーを低く設定することを
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記オフセットドレイン拡散層を形成するためのイオン
注入を行う際には、先ずリンイオンを導入して活性化熱
処理を行った後、ヒ素イオンを導入することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336662A JP2000164853A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336662A JP2000164853A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164853A true JP2000164853A (ja) | 2000-06-16 |
Family
ID=18301505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10336662A Pending JP2000164853A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343960A (ja) * | 2001-05-11 | 2002-11-29 | Hitachi Ltd | 半導体装置 |
-
1998
- 1998-11-27 JP JP10336662A patent/JP2000164853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343960A (ja) * | 2001-05-11 | 2002-11-29 | Hitachi Ltd | 半導体装置 |
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