JP3520973B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に半導体装置において高周波信号を
扱う高周波スイッチ及びその製造方法に関する。
製造方法に関し、特に半導体装置において高周波信号を
扱う高周波スイッチ及びその製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話、無線ＬＡＮなどのモバ
イル市場の急激な成長に伴って、ＧＨｚ帯の高周波信号
を処理するデバイスの需要が拡大している。従来、この
ようなデバイスは要素回路構成毎にＳｉバイポーラトラ
ンジスタ、ＧａＡｓＦＥＴなどの個別デバイスを組み合
わせた構成で実現されてきたが、これらの構成では、シ
ステムボード面積の縮小やコストの低減等が困難であっ
た。しかし最近になって、Ｓｉ−ＭＯＳＦＥＴの性能が
急激に向上してきている。それはＳｉ−ＭＯＳＦＥＴの
性能向上にはスケーリング則にのった微細化が極めて有
効であるためで、最近ではゲート長０．18μｍ以下の微
細加工技術を使用したものが製品化され始めている。こ
のため、ＧＨｚ帯での高周波アナログ回路をＳｉ−ＭＯ
ＳＦＥＴのみで実現し、システムボード面積の縮小やコ
ストの低減を実現しようと検討されている。
イル市場の急激な成長に伴って、ＧＨｚ帯の高周波信号
を処理するデバイスの需要が拡大している。従来、この
ようなデバイスは要素回路構成毎にＳｉバイポーラトラ
ンジスタ、ＧａＡｓＦＥＴなどの個別デバイスを組み合
わせた構成で実現されてきたが、これらの構成では、シ
ステムボード面積の縮小やコストの低減等が困難であっ
た。しかし最近になって、Ｓｉ−ＭＯＳＦＥＴの性能が
急激に向上してきている。それはＳｉ−ＭＯＳＦＥＴの
性能向上にはスケーリング則にのった微細化が極めて有
効であるためで、最近ではゲート長０．18μｍ以下の微
細加工技術を使用したものが製品化され始めている。こ
のため、ＧＨｚ帯での高周波アナログ回路をＳｉ−ＭＯ
ＳＦＥＴのみで実現し、システムボード面積の縮小やコ
ストの低減を実現しようと検討されている。
【０００３】一般に、無線系の高周波回路としては、低
ノイズアンプ、ミキサー、ドライバーアンプ等の他に、
高周波スイッチが必要になる。高周波スイッチは送受信
のモードを切り替える回路に使用され、低挿入損失、高
入出力分離特性が要求される。図８は基本的なスイッチ
回路の構成図である。ＦＥＴ１のゲート電極に抵抗Ｒ１
を介してコントロール端子ＶＣ１が、ＦＥＴ２のゲート
電極に抵抗Ｒ２を介してコントロール端子ＶＣ２が接続
されている。ＶＣ１がＨｉｇｈレベル、ＶＣ２がＬｏｗ
レベルであれば、ＦＥＴ１はオン状態、ＦＥＴ２はオフ
状態となるので、このスイッチ回路はＩＮ端子からＯＵ
Ｔ端子へ導通状態となる。一方、ＶＣ１がＬｏｗレベ
ル、ＶＣ２がＨｉｇｈレベルであれば、ＦＥＴ１はオフ
状態、ＦＥＴ２はオン状態となるので、このスイッチ回
路はＩＮ端子からＯＵＴ端子へ非導通状態、すなわち入
出力分離状態となる。挿入損失、入出力分離特性ともに
Ｓｉ−ＭＯＳＦＥＴのデバイス性能に依存することはも
ちろんであるが、寄生成分の影響を排除できればさらに
特性を向上させることができる。
ノイズアンプ、ミキサー、ドライバーアンプ等の他に、
高周波スイッチが必要になる。高周波スイッチは送受信
のモードを切り替える回路に使用され、低挿入損失、高
入出力分離特性が要求される。図８は基本的なスイッチ
回路の構成図である。ＦＥＴ１のゲート電極に抵抗Ｒ１
を介してコントロール端子ＶＣ１が、ＦＥＴ２のゲート
電極に抵抗Ｒ２を介してコントロール端子ＶＣ２が接続
されている。ＶＣ１がＨｉｇｈレベル、ＶＣ２がＬｏｗ
レベルであれば、ＦＥＴ１はオン状態、ＦＥＴ２はオフ
状態となるので、このスイッチ回路はＩＮ端子からＯＵ
Ｔ端子へ導通状態となる。一方、ＶＣ１がＬｏｗレベ
ル、ＶＣ２がＨｉｇｈレベルであれば、ＦＥＴ１はオフ
状態、ＦＥＴ２はオン状態となるので、このスイッチ回
路はＩＮ端子からＯＵＴ端子へ非導通状態、すなわち入
出力分離状態となる。挿入損失、入出力分離特性ともに
Ｓｉ−ＭＯＳＦＥＴのデバイス性能に依存することはも
ちろんであるが、寄生成分の影響を排除できればさらに
特性を向上させることができる。
【０００４】導通状態の場合、ＦＥＴ１のチャネル抵抗
がゼロと仮定すると、図１２（ａ）及び（ｂ）に示すよ
うにスイッチ回路の等価回路を非常に簡単に示すことが
できる。ここで、Ｃｄｂはドレイン−基板間容量、Ｒｄ
ｂはドレイン拡散層−基板抵抗、Ｃｓｂはソース−基板
間容量、Ｒｓｂはソース拡散層−基板抵抗を示す。Ｓｉ
−ＭＯＳＦＥＴではソース／ドレインの拡散層領域と基
板／ウエルがｐｎ接合で分離しているために、一般にＣ
ｄｂ、Ｃｓｂはゲート容量より大きい。また、基板は最
低電位に接続されているものとする。したがって、高周
波的には基板抵抗を介して接地されることになり、Ｃｄ
ｂとＲｄｂもしくはＣｓｂとＲｓｂを介して高周波信号
のリークパスが生じる。これがＧａＡｓＦＥＴにはない
Ｓｉ−ＭＯＳＦＥＴ独自の問題である。ＧａＡｓＦＥＴ
の場合は、基板が半絶縁性であるため、対地容量が小さ
く、上記の問題はほとんど無視できる。この問題をより
定量的に説明するために、図１３に挿入損失の対基板容
量依存性を示す。対基板容量が大きい場合、基板抵抗の
効果が顕著になることがわかる。また、基板抵抗が低下
するほど挿入損失が悪化することがわかる。
がゼロと仮定すると、図１２（ａ）及び（ｂ）に示すよ
うにスイッチ回路の等価回路を非常に簡単に示すことが
できる。ここで、Ｃｄｂはドレイン−基板間容量、Ｒｄ
ｂはドレイン拡散層−基板抵抗、Ｃｓｂはソース−基板
間容量、Ｒｓｂはソース拡散層−基板抵抗を示す。Ｓｉ
−ＭＯＳＦＥＴではソース／ドレインの拡散層領域と基
板／ウエルがｐｎ接合で分離しているために、一般にＣ
ｄｂ、Ｃｓｂはゲート容量より大きい。また、基板は最
低電位に接続されているものとする。したがって、高周
波的には基板抵抗を介して接地されることになり、Ｃｄ
ｂとＲｄｂもしくはＣｓｂとＲｓｂを介して高周波信号
のリークパスが生じる。これがＧａＡｓＦＥＴにはない
Ｓｉ−ＭＯＳＦＥＴ独自の問題である。ＧａＡｓＦＥＴ
の場合は、基板が半絶縁性であるため、対地容量が小さ
く、上記の問題はほとんど無視できる。この問題をより
定量的に説明するために、図１３に挿入損失の対基板容
量依存性を示す。対基板容量が大きい場合、基板抵抗の
効果が顕著になることがわかる。また、基板抵抗が低下
するほど挿入損失が悪化することがわかる。
【０００５】次に従来例の構成と製造方法について記
す。図１４（ａ）及び（ｂ）はｎ型Ｓｉ−ＭＯＳＦＥＴ
のコンタクト工程前の平面図と断面図である。本構造を
図１４（ａ）に示す平面図で説明すると、シャロートレ
ンチ分離３０１、ｐウエル領域３０２、ｎ＋型ソース／
ドレイン拡散領域３０４、ｐ＋型ウエルコンタクト領域
３０５、４本のゲート電極３０７から構成されている。
そして、図１４（ｂ）は図１４（ａ）のＥ−Ｅ‘線での
断面図である。図１４−（ｂ）でも同様に、ｐ型Ｓｉ基
板３００、シャロートレンチ分離３０１、ｐウエル領域
３０２、ｎ＋型ソース／ドレイン拡散領域３０４、ｐ＋
型ウエルコンタクト領域３０５、ゲート酸化膜３０６、
４本のゲート電極３０７、サイドウオール絶縁膜３０８
が示されている。
す。図１４（ａ）及び（ｂ）はｎ型Ｓｉ−ＭＯＳＦＥＴ
のコンタクト工程前の平面図と断面図である。本構造を
図１４（ａ）に示す平面図で説明すると、シャロートレ
ンチ分離３０１、ｐウエル領域３０２、ｎ＋型ソース／
ドレイン拡散領域３０４、ｐ＋型ウエルコンタクト領域
３０５、４本のゲート電極３０７から構成されている。
そして、図１４（ｂ）は図１４（ａ）のＥ−Ｅ‘線での
断面図である。図１４−（ｂ）でも同様に、ｐ型Ｓｉ基
板３００、シャロートレンチ分離３０１、ｐウエル領域
３０２、ｎ＋型ソース／ドレイン拡散領域３０４、ｐ＋
型ウエルコンタクト領域３０５、ゲート酸化膜３０６、
４本のゲート電極３０７、サイドウオール絶縁膜３０８
が示されている。
【０００６】このように、従来技術では、ｐ＋型ウエル
コンタクト領域３０５がｐウエル領域３０２内に設けら
れている。
コンタクト領域３０５がｐウエル領域３０２内に設けら
れている。
【０００７】
【発明が解決しようとする課題】従来のＳｉ-ＭＯＳプ
ロセスでは、短チャネル効果抑制及びラッチアップ耐性
の観点から、Ｐウエルの不純物濃度は基板濃度よりも高
い濃度で形成されている。したがって、Ｐウェルの抵抗
値はＰ基板の抵抗値よりも低いものとなっている。ま
た、ウエル電位を固定する基板（ウエル）コンタクトは
ＭＯＳＦＥＴのウエル領域内に配置するのが普通であ
る。このプロセスでスイッチ回路を構成した場合、たと
えば、ゲート長０．１８μｍのＭＯＳＦＥＴでは、基板
抵抗は５０〜８０Ω程度であり、挿入損失を低減するに
は、さらに基板抵抗を高くする必要がある。しかしなが
ら、高周波アナログ信号処理を行う回路の他にデジタル
信号を処理する回路をオンチップで搭載しなければなら
ないことを考えると、標準ＭＯＳプロセスに対してさら
にプロセスを追加しないと実現できない。そして、この
ようなプロセスの追加はコストの上昇を引き起こすた
め、現実問題として実現は困難である。
ロセスでは、短チャネル効果抑制及びラッチアップ耐性
の観点から、Ｐウエルの不純物濃度は基板濃度よりも高
い濃度で形成されている。したがって、Ｐウェルの抵抗
値はＰ基板の抵抗値よりも低いものとなっている。ま
た、ウエル電位を固定する基板（ウエル）コンタクトは
ＭＯＳＦＥＴのウエル領域内に配置するのが普通であ
る。このプロセスでスイッチ回路を構成した場合、たと
えば、ゲート長０．１８μｍのＭＯＳＦＥＴでは、基板
抵抗は５０〜８０Ω程度であり、挿入損失を低減するに
は、さらに基板抵抗を高くする必要がある。しかしなが
ら、高周波アナログ信号処理を行う回路の他にデジタル
信号を処理する回路をオンチップで搭載しなければなら
ないことを考えると、標準ＭＯＳプロセスに対してさら
にプロセスを追加しないと実現できない。そして、この
ようなプロセスの追加はコストの上昇を引き起こすた
め、現実問題として実現は困難である。
【０００８】したがって、本発明では、基板抵抗を高く
取ることのできる半導体装置を提供すること及び当該半
導体装置を標準ＭＯＳプロセスにプさらにロセスを追加
することなく製造する製造方法を提供することを目的と
する。
取ることのできる半導体装置を提供すること及び当該半
導体装置を標準ＭＯＳプロセスにプさらにロセスを追加
することなく製造する製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】 本発明の半導体装置は
一導電型の半導体基板と、前記半導体基板上のトランジ
スタが形成されるべき第１の領域に形成された前記一導
電型のウエルと、前記ウエル内に形成された前期トラン
ジスタを形成する前記ウエルと逆導電型の拡散層と、前
期ウエルを囲むように形成された素子分離領域と、前記
一導電型のウエルの外側に一定距離を離して基板抵抗が
容量素子と並列に接続されるように設けられ且つ前記素
子分離領域の外側に形成され所定の固定電位に接続され
た前記一導電型のウエルコンタクト領域と、前記ウエル
上に形成された容量素子とを有し、前記容量素子は前記
ウエルを電極とする下部電極と、容量絶縁膜と、上部電
極とからなり、前記上部電極は前記ウエルコンタクト領
域と電気的に接続されていることを特徴とする。
一導電型の半導体基板と、前記半導体基板上のトランジ
スタが形成されるべき第１の領域に形成された前記一導
電型のウエルと、前記ウエル内に形成された前期トラン
ジスタを形成する前記ウエルと逆導電型の拡散層と、前
期ウエルを囲むように形成された素子分離領域と、前記
一導電型のウエルの外側に一定距離を離して基板抵抗が
容量素子と並列に接続されるように設けられ且つ前記素
子分離領域の外側に形成され所定の固定電位に接続され
た前記一導電型のウエルコンタクト領域と、前記ウエル
上に形成された容量素子とを有し、前記容量素子は前記
ウエルを電極とする下部電極と、容量絶縁膜と、上部電
極とからなり、前記上部電極は前記ウエルコンタクト領
域と電気的に接続されていることを特徴とする。
【００１０】このように、素子分離領域の外側にウエル
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことができる。
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことができる。
【００１１】また、本発明の半導体装置の製造方法は、
一導電型の半導体基板上の第１の領域に素子分離領域を
形成する工程と、前記素子分離領域で囲まれた第２の領
域に不純物を注入して前記一導電型のウエルを形成する
工程と、前記素子分離領域の外側に前記一導電型のウエ
ルコンタクト領域を形成する工程と、前記第２の領域に
トランジスタを形成する工程とを備えることを特徴とす
る。
一導電型の半導体基板上の第１の領域に素子分離領域を
形成する工程と、前記素子分離領域で囲まれた第２の領
域に不純物を注入して前記一導電型のウエルを形成する
工程と、前記素子分離領域の外側に前記一導電型のウエ
ルコンタクト領域を形成する工程と、前記第２の領域に
トランジスタを形成する工程とを備えることを特徴とす
る。
【００１２】このように、素子分離領域の外側にウエル
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことが、従来の標準ＭＯＳプロセスに
さらにプロセスを加えることなく実現することができ
る。
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことが、従来の標準ＭＯＳプロセスに
さらにプロセスを加えることなく実現することができ
る。
【００１３】さらに、本発明の半導体装置の製造方法
は、一導電型の半導体基板と、前記半導体基板上の第１
の領域に形成された前記一導電型のウエルと、前記ウエ
ルを囲むように形成された素子分離領域と、前記素子分
離領域の外側に形成され所定の電位に接続された前記一
導電型のウエルコンタクト領域、前記素子分離領域上に
形成され前記所定の電位に接続された第１の導電体と、
前記第１の導電体上に形成された容量絶縁膜と、前記容
量絶縁膜上に形成された第２の導電体とを備えることを
特徴とする。
は、一導電型の半導体基板と、前記半導体基板上の第１
の領域に形成された前記一導電型のウエルと、前記ウエ
ルを囲むように形成された素子分離領域と、前記素子分
離領域の外側に形成され所定の電位に接続された前記一
導電型のウエルコンタクト領域、前記素子分離領域上に
形成され前記所定の電位に接続された第１の導電体と、
前記第１の導電体上に形成された容量絶縁膜と、前記容
量絶縁膜上に形成された第２の導電体とを備えることを
特徴とする。
【００１４】このように、容量絶縁膜上に容量素子を作
ることによって、ウエルに接続された任意の容量値を持
つ容量素子を形成することができる。
ることによって、ウエルに接続された任意の容量値を持
つ容量素子を形成することができる。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下の通り
説明する。第一に、MOSFETのウエル領域の外側に一定距
離を離し、基板コンタクトを設けることによって、実効
的な基板抵抗を増加させること、第２にウエル領域と基
板コンタクトの間にゲート電極からなるＭＯＳ容量を設
けること、第３にMOS容量とウエルと基板コンタクトと
を同電位に接続することである。これによって、Ｓｉ−
ＭＯＳＦＥＴの基板インピーダンスを調整することがで
き、高周波の基板リーク電流を抑制するものである。
説明する。第一に、MOSFETのウエル領域の外側に一定距
離を離し、基板コンタクトを設けることによって、実効
的な基板抵抗を増加させること、第２にウエル領域と基
板コンタクトの間にゲート電極からなるＭＯＳ容量を設
けること、第３にMOS容量とウエルと基板コンタクトと
を同電位に接続することである。これによって、Ｓｉ−
ＭＯＳＦＥＴの基板インピーダンスを調整することがで
き、高周波の基板リーク電流を抑制するものである。
【００１６】以下、本発明の実施例を図面を参照しなが
ら詳述する。
ら詳述する。
【００１７】 本発明の第１の実施例におけるコンタク
ト工程前の平面図及び断面図を図１（ａ）及び（ｂ）に
示す。本実施例の構造を図１（ａ）の平面図で説明する
と、シャロートレンチ分離１０１、ｐウエル領域１０
２、ｎ＋型ソース／ドレイン拡散領域１０４、ｐ＋型ウ
エルコンタクト領域１０５、４本のゲート電極１０７か
ら構成されている。ｐウエル１０２はｐ＋型ウエルコン
タクト領域１０５よりも内側に形成されており、ｐウエ
ル１０２中にｐ＋型ウエルコンタクト領域は形成されて
いない。そして、ｎ＋型ソース／ドレイン拡散領域１０
４の両端にＭＯＳ容量１０９が設置されている。図１
（ｂ）は図１（ａ）のＡ−Ａ‘線での断面図である。図
１（ｂ）では、ｐ型Ｓｉ基板１００、シャロートレンチ
分離１０１、ｐウエル領域１０２、ｎ＋型ソース／ドレ
イン拡散領域１０４、ｐ＋型ウエルコンタクト領域１０
５、ゲート酸化膜１０６、４本のゲート電極１０７、サ
イドウオール絶縁膜１０８が示されている。そして、Ｍ
ＯＳ容量１０９とｐ型Ｓｉ基板１００の間にはゲート酸
化膜１０６と同じ酸化膜が容量絶縁膜として形成されて
いる。ＭＯＳ容量１０９は、容量絶縁膜１０６を挟んで
上部電極としてのゲート電極１０７と下部電極としての
ｐウェル領域１０２とから構成され、ｐ＋型ウエルコン
タクト領域１０５と電気的に接続されている。また、図
１−（ｂ）で“Ｘ“はｐ＋型ウエルコンタクト領域１０
５とｐウエル１０２の距離を表し、基板抵抗を意図的に
高くするために、ｐ＋型ウエルコンタクト領域１０５を
従来よりも離して設置している。
ト工程前の平面図及び断面図を図１（ａ）及び（ｂ）に
示す。本実施例の構造を図１（ａ）の平面図で説明する
と、シャロートレンチ分離１０１、ｐウエル領域１０
２、ｎ＋型ソース／ドレイン拡散領域１０４、ｐ＋型ウ
エルコンタクト領域１０５、４本のゲート電極１０７か
ら構成されている。ｐウエル１０２はｐ＋型ウエルコン
タクト領域１０５よりも内側に形成されており、ｐウエ
ル１０２中にｐ＋型ウエルコンタクト領域は形成されて
いない。そして、ｎ＋型ソース／ドレイン拡散領域１０
４の両端にＭＯＳ容量１０９が設置されている。図１
（ｂ）は図１（ａ）のＡ−Ａ‘線での断面図である。図
１（ｂ）では、ｐ型Ｓｉ基板１００、シャロートレンチ
分離１０１、ｐウエル領域１０２、ｎ＋型ソース／ドレ
イン拡散領域１０４、ｐ＋型ウエルコンタクト領域１０
５、ゲート酸化膜１０６、４本のゲート電極１０７、サ
イドウオール絶縁膜１０８が示されている。そして、Ｍ
ＯＳ容量１０９とｐ型Ｓｉ基板１００の間にはゲート酸
化膜１０６と同じ酸化膜が容量絶縁膜として形成されて
いる。ＭＯＳ容量１０９は、容量絶縁膜１０６を挟んで
上部電極としてのゲート電極１０７と下部電極としての
ｐウェル領域１０２とから構成され、ｐ＋型ウエルコン
タクト領域１０５と電気的に接続されている。また、図
１−（ｂ）で“Ｘ“はｐ＋型ウエルコンタクト領域１０
５とｐウエル１０２の距離を表し、基板抵抗を意図的に
高くするために、ｐ＋型ウエルコンタクト領域１０５を
従来よりも離して設置している。
【００１８】次に、図２乃至図７を用いて、本実施例に
おける製造方法を説明する。
おける製造方法を説明する。
【００１９】図２（ａ）、図２（ｂ）において、ｐ型Ｓ
ｉ基板１００上に酸化膜（図示しない）を５０〜１５０
ｎｍ、窒化膜１１０を１５０〜３００ｎｍの膜厚で成長
する。窒化膜１１０は後工程のＣＭＰでのストッパー膜
として機能するが、酸化膜は、後工程で窒化膜を除去し
やすくするために設けられている。すなわち、窒化膜の
ウエットエッチはホットリン酸で行われるため、シリコ
ン基板上に直接窒化膜を成長してウエットエッチした場
合、シリコン基板がエッチングされたり、シリコン基板
内にリンが拡散するおそれがある。しかしながら、酸化
膜はホットリン酸に対して選択比があるのでバリア層と
して働くため、シリコン基板上に酸化膜を成長しておく
と、この問題を回避できる。この酸化膜のことを、通
常、パッド酸化膜と呼んでいる。
ｉ基板１００上に酸化膜（図示しない）を５０〜１５０
ｎｍ、窒化膜１１０を１５０〜３００ｎｍの膜厚で成長
する。窒化膜１１０は後工程のＣＭＰでのストッパー膜
として機能するが、酸化膜は、後工程で窒化膜を除去し
やすくするために設けられている。すなわち、窒化膜の
ウエットエッチはホットリン酸で行われるため、シリコ
ン基板上に直接窒化膜を成長してウエットエッチした場
合、シリコン基板がエッチングされたり、シリコン基板
内にリンが拡散するおそれがある。しかしながら、酸化
膜はホットリン酸に対して選択比があるのでバリア層と
して働くため、シリコン基板上に酸化膜を成長しておく
と、この問題を回避できる。この酸化膜のことを、通
常、パッド酸化膜と呼んでいる。
【００２０】窒化膜１１０とパッド酸化膜とは、ｐ型Ｓ
ｉ基板１００上にソースドレインとなる拡散層を形成す
るために、ホトレジストをマスクとして選択的にドライ
エッチングされる。この後、先のホトレジストをそのま
まマスクとするか、もしくはホトレジストを除去して、
窒化膜１１０をマスクとし、ｐ型Ｓｉ基板１００をエッ
チングして、３００〜５００ｎｍの深さの溝を形成す
る。その後、全面に熱酸化によって酸化膜を１０〜３０
ｎｍ成長させ、絶縁膜１１１を５００〜７００ｎｍ堆積
させ、溝を完全に埋め込む。これによって、溝をはみ出
た余分の膜を後工程のＣＭＰで除去することができる。
ｉ基板１００上にソースドレインとなる拡散層を形成す
るために、ホトレジストをマスクとして選択的にドライ
エッチングされる。この後、先のホトレジストをそのま
まマスクとするか、もしくはホトレジストを除去して、
窒化膜１１０をマスクとし、ｐ型Ｓｉ基板１００をエッ
チングして、３００〜５００ｎｍの深さの溝を形成す
る。その後、全面に熱酸化によって酸化膜を１０〜３０
ｎｍ成長させ、絶縁膜１１１を５００〜７００ｎｍ堆積
させ、溝を完全に埋め込む。これによって、溝をはみ出
た余分の膜を後工程のＣＭＰで除去することができる。
【００２１】図３（ａ）、図３（ｂ）において、ケミカ
ルメカニカルポリッシング（ＣＭＰ）で基板全面を研磨
する。ここで窒化膜１１０がストッパーとなるので、素
子が形成される領域（拡散層）は保護され、基板に対し
て平坦性を得ることができる。この後、窒化膜１１０と
酸化膜とをウエットエッチングで除去する。このウエッ
トエッチングの時間を調整すれば、図のようにほぼ平坦
な形状が得られる。
ルメカニカルポリッシング（ＣＭＰ）で基板全面を研磨
する。ここで窒化膜１１０がストッパーとなるので、素
子が形成される領域（拡散層）は保護され、基板に対し
て平坦性を得ることができる。この後、窒化膜１１０と
酸化膜とをウエットエッチングで除去する。このウエッ
トエッチングの時間を調整すれば、図のようにほぼ平坦
な形状が得られる。
【００２２】図４（ａ）、図４（ｂ）において、表面保
護用の酸化膜を形成するための犠牲酸化を行った後、ボ
ロンのイオン注入を行い、ｐウエル１０２を形成する。
ウエルの不純物プロファイルは、レトログレードになる
ように、１００〜４００ｋｅＶの高エネルギー注入を複
数回組み合わせて形成する。次に、ＭＯＳＦＥＴのしき
い値（Ｖｔ）を決定するために、５０ｋｅＶ以下のエネ
ルギーでボロンを注入し、基板表面上のチャネル領域の
ボロン濃度を調整する。尚、図はｎチャネル型ＭＯＳＦ
ＥＴの場合であるが、ｐチャネル型ＭＯＳＦＥＴを形成
する場合には、導電型がｎ型となるように、リン等を注
入すればよい。続いて、ゲート酸化膜１０６を２〜５ｎ
ｍ成長し、さらにゲート酸化膜１０６上にポリシリコン
からなるゲート電極１０７をパターニングする。ホット
キャリア対策のために、ｎ−型領域をゲート電極１０７
をマスクとしてイオン注入で形成した後、全面に酸化膜
もしくは窒化膜からなる絶縁膜を成長する。そして、全
面エッチバックして、サイドウオール１０８を形成す
る。その後、サイドウオールをマスクとして高ドーズの
イオン注入を行うことにより、ソース／ドレイン拡散領
域１０４を形成する。イオン注入する不純物としては、
ｎチャネル型ＭＯＳＦＥＴの場合には砒素を、ｐチャネ
ル型ＭＯＳＦＥＴの場合にはボロンもしくはＢＦ２を注
入する。尚、高周波用途のＭＯＳＦＥＴでは、ドレイン
容量を小さくしたいため、ゲート本数を偶数とし、最外
周の拡散層をソース領域としている。続いて、ｐウエル
をホトレジストで選択的に覆い、ｐ型不純物をイオン注
入することによりｐ＋型ウエルコンタクト領域１０５を
形成する。
護用の酸化膜を形成するための犠牲酸化を行った後、ボ
ロンのイオン注入を行い、ｐウエル１０２を形成する。
ウエルの不純物プロファイルは、レトログレードになる
ように、１００〜４００ｋｅＶの高エネルギー注入を複
数回組み合わせて形成する。次に、ＭＯＳＦＥＴのしき
い値（Ｖｔ）を決定するために、５０ｋｅＶ以下のエネ
ルギーでボロンを注入し、基板表面上のチャネル領域の
ボロン濃度を調整する。尚、図はｎチャネル型ＭＯＳＦ
ＥＴの場合であるが、ｐチャネル型ＭＯＳＦＥＴを形成
する場合には、導電型がｎ型となるように、リン等を注
入すればよい。続いて、ゲート酸化膜１０６を２〜５ｎ
ｍ成長し、さらにゲート酸化膜１０６上にポリシリコン
からなるゲート電極１０７をパターニングする。ホット
キャリア対策のために、ｎ−型領域をゲート電極１０７
をマスクとしてイオン注入で形成した後、全面に酸化膜
もしくは窒化膜からなる絶縁膜を成長する。そして、全
面エッチバックして、サイドウオール１０８を形成す
る。その後、サイドウオールをマスクとして高ドーズの
イオン注入を行うことにより、ソース／ドレイン拡散領
域１０４を形成する。イオン注入する不純物としては、
ｎチャネル型ＭＯＳＦＥＴの場合には砒素を、ｐチャネ
ル型ＭＯＳＦＥＴの場合にはボロンもしくはＢＦ２を注
入する。尚、高周波用途のＭＯＳＦＥＴでは、ドレイン
容量を小さくしたいため、ゲート本数を偶数とし、最外
周の拡散層をソース領域としている。続いて、ｐウエル
をホトレジストで選択的に覆い、ｐ型不純物をイオン注
入することによりｐ＋型ウエルコンタクト領域１０５を
形成する。
【００２３】図５（ａ）、図５（ｂ）において、ソース
／ドレイン拡散領域１０４、ｐ＋型ウエルコンタクト領
域１０５に注入された不純物を電気的に活性化させるた
めに、１０００から１１００℃程度の温度で１０〜３０
秒ほど、ランプアニールを行う。その後、拡散層とゲー
ト電極の層抵抗を下げるために、コバルトなどの金属を
ソース／ドレイン拡散領域１０４上に形成してシリサイ
ド化する。そして、層間膜１１２を堆積し、コンタクト
１１３を開口する。
／ドレイン拡散領域１０４、ｐ＋型ウエルコンタクト領
域１０５に注入された不純物を電気的に活性化させるた
めに、１０００から１１００℃程度の温度で１０〜３０
秒ほど、ランプアニールを行う。その後、拡散層とゲー
ト電極の層抵抗を下げるために、コバルトなどの金属を
ソース／ドレイン拡散領域１０４上に形成してシリサイ
ド化する。そして、層間膜１１２を堆積し、コンタクト
１１３を開口する。
【００２４】図６（ａ）、図６（ｂ）において、コンタ
クト１１３を埋め込んでアルミ等の金属を堆積させ、Ｃ
ＭＰを行って平坦化した後、選択的にパターニングする
ことによって第１層の金属配線１１４を形成する。ゲー
ト電極の引き出し配線は、第１層の金属配線１１４を使
用する。
クト１１３を埋め込んでアルミ等の金属を堆積させ、Ｃ
ＭＰを行って平坦化した後、選択的にパターニングする
ことによって第１層の金属配線１１４を形成する。ゲー
ト電極の引き出し配線は、第１層の金属配線１１４を使
用する。
【００２５】図７（ａ）、図７（ｂ）において、第１層
の金属配線１１４上を覆うように層間膜１１５を堆積
し、選択的にスルーホール１１６を開口する。そして、
スルーホール１１６を埋め込んでアルミ等の金属を堆積
させ、ＣＭＰを行って平坦化した後、選択的にパターニ
ングすることによって第２層の金属配線１１７を形成す
る。ソース／ドレインの引き出し配線及びウエル電位を
与える配線は、第２層の金属配線１１７を使用する。
の金属配線１１４上を覆うように層間膜１１５を堆積
し、選択的にスルーホール１１６を開口する。そして、
スルーホール１１６を埋め込んでアルミ等の金属を堆積
させ、ＣＭＰを行って平坦化した後、選択的にパターニ
ングすることによって第２層の金属配線１１７を形成す
る。ソース／ドレインの引き出し配線及びウエル電位を
与える配線は、第２層の金属配線１１７を使用する。
【００２６】このように、ゲート電極の引き出し配線と
して第１層の金属配線を使用し、ソースドレインの引き
出し配線として第２層の金属配線を使用することによっ
て、櫛形構造のゲート電極の引き出し配線と、ソースド
レインの引き出し配線とを第１層の金属配線とすると、
配線がぶつかるという問題を解決することができ、ま
た、ゲート電極の引き出し配線とソースドレインの引き
出し配線の厚さ方向の間隔が広がるので、これら配線間
の寄生容量の低減することもできる。
して第１層の金属配線を使用し、ソースドレインの引き
出し配線として第２層の金属配線を使用することによっ
て、櫛形構造のゲート電極の引き出し配線と、ソースド
レインの引き出し配線とを第１層の金属配線とすると、
配線がぶつかるという問題を解決することができ、ま
た、ゲート電極の引き出し配線とソースドレインの引き
出し配線の厚さ方向の間隔が広がるので、これら配線間
の寄生容量の低減することもできる。
【００２７】本実施例の構成は、ＭＯＳＦＥＴのウエル
領域の外側にＭＯＳＦＥＴのウエル領域からある一定距
離を離して基板コンタクトを設けることによって実効的
な基板抵抗（接地とウエルとの間の抵抗）を増加させる
とともに、２層ポリシリコンからなるＭＯＳ容量をウエ
ル領域と基板コンタクトの間に設け、かつウエル、基板
コンタクトと同電位に接続することによって、Ｓｉ−Ｍ
ＯＳＦＥＴの基板インピーダンスを調整することによ
り、基板電流を抑制するものである。
領域の外側にＭＯＳＦＥＴのウエル領域からある一定距
離を離して基板コンタクトを設けることによって実効的
な基板抵抗（接地とウエルとの間の抵抗）を増加させる
とともに、２層ポリシリコンからなるＭＯＳ容量をウエ
ル領域と基板コンタクトの間に設け、かつウエル、基板
コンタクトと同電位に接続することによって、Ｓｉ−Ｍ
ＯＳＦＥＴの基板インピーダンスを調整することによ
り、基板電流を抑制するものである。
【００２８】第２の実施例のコンタクト工程前の平面図
と断面図を図９（ａ）、（ｂ）に示す。本実施例の構造
を図９（ａ）の平面図で説明すると、シャロートレンチ
分離２０１、ｐウエル領域２０２、ｎ＋型ソース／ドレ
イン拡散領域２０４、ｐ＋型ウエルコンタクト領域２０
５、４本のゲート電極２０７から構成されている。ｐウ
エル２０１は、ｐ＋型ウエルコンタクト領域２０５より
も内側に形成されている。そして、ｎ＋型ソース／ドレ
イン領域となる拡散層２０３の両端に２層ポリシリコン
容量２０９が設置されている。図９（ａ）は、図９
（ｂ）のＣ−Ｃ‘線での断面図である。図９（ｂ）で
は、ｐ型Ｓｉ基板２００、シャロートレンチ分離２０
１、ｐウエル領域２０２、ｎ＋型ソース／ドレイン領域
となる拡散層２０３、ｎ＋型ソース／ドレイン領域２０
４、ｐ＋型ウエルコンタクト領域２０５、ゲート酸化膜
２０６、４本のゲート電極２０７、サイドウオール絶縁
膜２０８が示されている。さらに、２層ポリシリコン容
量２０９が設けられており、２層ポリシリコン容量２０
９は下層電極がゲート電極２０６からなり、上層電極は
別のポリシリコン２１１からなっている。そして上部電
極と下層電極の間には容量絶縁膜２１０が形成されてい
る。尚、２層ポリシリコンはその下部電極とｐ＋型ウエ
ルコンタクト領域１０３が電気的に接続されており、上
部電極にはコントロール電圧が印加されている。コント
ロール電圧を印加することによって、ポリシリ容量２０
９の容量値を制御することが可能となる。すなわち、容
量部の下部電極はグランド固定なので、容量部の上部電
極の電圧を変えることによって、容量値を制御すること
ができる。この容量絶縁膜及び上部電極はを形成する工
程は、ＣＭＯＳだけのプロセスであれば工程増加になる
が、高周波回路やアナログ回路のように性能のよい抵抗
素子や容量素子の形成が通常必要であるため、その容量
素子を形成する工程をそのまま使用すれば、工程増加に
はならない。ＣＭＯＳに容量素子を付加する工程は、Ｍ
ＯＳゲート電極を容量素子の上部電極と共用するか、下
部電極と共用するかで違ってくるが、ここでは、下部電
極を共用しているので、ゲートのサイドウオールを形成
した後、容量の上部電極を形成している。また、図９
（ｂ）で“Ｘ‘“はｐ＋型ウエルコンタクト領域２０５
とｐウエル２０１の距離を表し、基板抵抗を意図的に高
くするために第一の実施例よりもさらに離すことができ
る。
と断面図を図９（ａ）、（ｂ）に示す。本実施例の構造
を図９（ａ）の平面図で説明すると、シャロートレンチ
分離２０１、ｐウエル領域２０２、ｎ＋型ソース／ドレ
イン拡散領域２０４、ｐ＋型ウエルコンタクト領域２０
５、４本のゲート電極２０７から構成されている。ｐウ
エル２０１は、ｐ＋型ウエルコンタクト領域２０５より
も内側に形成されている。そして、ｎ＋型ソース／ドレ
イン領域となる拡散層２０３の両端に２層ポリシリコン
容量２０９が設置されている。図９（ａ）は、図９
（ｂ）のＣ−Ｃ‘線での断面図である。図９（ｂ）で
は、ｐ型Ｓｉ基板２００、シャロートレンチ分離２０
１、ｐウエル領域２０２、ｎ＋型ソース／ドレイン領域
となる拡散層２０３、ｎ＋型ソース／ドレイン領域２０
４、ｐ＋型ウエルコンタクト領域２０５、ゲート酸化膜
２０６、４本のゲート電極２０７、サイドウオール絶縁
膜２０８が示されている。さらに、２層ポリシリコン容
量２０９が設けられており、２層ポリシリコン容量２０
９は下層電極がゲート電極２０６からなり、上層電極は
別のポリシリコン２１１からなっている。そして上部電
極と下層電極の間には容量絶縁膜２１０が形成されてい
る。尚、２層ポリシリコンはその下部電極とｐ＋型ウエ
ルコンタクト領域１０３が電気的に接続されており、上
部電極にはコントロール電圧が印加されている。コント
ロール電圧を印加することによって、ポリシリ容量２０
９の容量値を制御することが可能となる。すなわち、容
量部の下部電極はグランド固定なので、容量部の上部電
極の電圧を変えることによって、容量値を制御すること
ができる。この容量絶縁膜及び上部電極はを形成する工
程は、ＣＭＯＳだけのプロセスであれば工程増加になる
が、高周波回路やアナログ回路のように性能のよい抵抗
素子や容量素子の形成が通常必要であるため、その容量
素子を形成する工程をそのまま使用すれば、工程増加に
はならない。ＣＭＯＳに容量素子を付加する工程は、Ｍ
ＯＳゲート電極を容量素子の上部電極と共用するか、下
部電極と共用するかで違ってくるが、ここでは、下部電
極を共用しているので、ゲートのサイドウオールを形成
した後、容量の上部電極を形成している。また、図９
（ｂ）で“Ｘ‘“はｐ＋型ウエルコンタクト領域２０５
とｐウエル２０１の距離を表し、基板抵抗を意図的に高
くするために第一の実施例よりもさらに離すことができ
る。
【００２９】尚、本発明でのＭＯＳＦＥＴのゲート幅は
２００μｍであり、ソース・ドレイン拡散層容量は約６
０〜８０ｆＦ程度ある。並列接続する容量の値として
は、使用するＭＯＳＦＥＴのゲート幅に対応して容量値
を設定する必要がある。一般に、本発明の効果を得るに
は、並列接続する容量の値を使用するＭＯＳＦＥＴのソ
ース／ドレイン拡散層容量の少なくとも１０倍以上の値
に設定しなければならない。
２００μｍであり、ソース・ドレイン拡散層容量は約６
０〜８０ｆＦ程度ある。並列接続する容量の値として
は、使用するＭＯＳＦＥＴのゲート幅に対応して容量値
を設定する必要がある。一般に、本発明の効果を得るに
は、並列接続する容量の値を使用するＭＯＳＦＥＴのソ
ース／ドレイン拡散層容量の少なくとも１０倍以上の値
に設定しなければならない。
【００３０】本発明の効果は、図８に示すように、従来
（基板抵抗値は６０Ω）に対して基板抵抗のみを増加さ
せた場合（基板抵抗は６００Ω）、２．５ＧＨｚより高
周波領域は挿入損失が改善されているが、低周波領域は
挿入損失が悪化している。しかし、さらに容量を基板抵
抗と並列に接続した場合（容量値が１ｐＦ）には全周波
数領域にわたって挿入損失が改善されていることがわか
る。これは、基板抵抗が大きい場合、直流基板電流によ
る基板電位の上昇を起こすが、容量を並列に接続するこ
とによって、交流基板電流が流れて電位上昇を抑えるこ
とができるからである。
（基板抵抗値は６０Ω）に対して基板抵抗のみを増加さ
せた場合（基板抵抗は６００Ω）、２．５ＧＨｚより高
周波領域は挿入損失が改善されているが、低周波領域は
挿入損失が悪化している。しかし、さらに容量を基板抵
抗と並列に接続した場合（容量値が１ｐＦ）には全周波
数領域にわたって挿入損失が改善されていることがわか
る。これは、基板抵抗が大きい場合、直流基板電流によ
る基板電位の上昇を起こすが、容量を並列に接続するこ
とによって、交流基板電流が流れて電位上昇を抑えるこ
とができるからである。
【００３１】
【発明の効果】このように、本発明によれば、基板抵抗
を増加させることによって高周波領域の挿入損失を改善
することができ、さらに、容量を基板抵抗と並列に接続
することによって、低周波領域の挿入損失をも改善する
ことができる。
を増加させることによって高周波領域の挿入損失を改善
することができ、さらに、容量を基板抵抗と並列に接続
することによって、低周波領域の挿入損失をも改善する
ことができる。
【図１】（ａ）本発明の第１の実施例における半導体装
置の上面図、（ｂ）本発明の第１の実施例における半導
体装置の断面図
置の上面図、（ｂ）本発明の第１の実施例における半導
体装置の断面図
【図２】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図３】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図４】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図５】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図６】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図７】（ａ）本発明の第１の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第１の実施
例における半導体装置の製造工程を示す断面図
【図８】周波数と挿入損失との関係を表す特性図
【図９】（ａ）本発明の第２の実施例における半導体装
置の製造工程を示す上面図、（ｂ）本発明の第２の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、（ｂ）本発明の第２の実施
例における半導体装置の製造工程を示す断面図
【図１０】（ａ）本発明の第２の実施例における半導体
装置の製造工程を示す上面図、（ｂ）本発明の第２の実
施例における半導体装置の製造工程を示す断面図
装置の製造工程を示す上面図、（ｂ）本発明の第２の実
施例における半導体装置の製造工程を示す断面図
【図１１】（ａ）本発明の第２の実施例における半導体
装置の製造工程を示す上面図、（ｂ）本発明の第２の実
施例における半導体装置の製造工程を示す断面図
装置の製造工程を示す上面図、（ｂ）本発明の第２の実
施例における半導体装置の製造工程を示す断面図
【図１２】スイッチ回路の等価回路
【図１３】対基板容量と挿入損失との関係を示す特性図
【図１４】（ａ）従来の半導体装置の上面図、（ｂ）従
来の半導体装置の断面図
来の半導体装置の断面図
１００、２００ ｐ型基板
１０１、２０１ 素子分離領域
１０２、２０２ ｐ＋型ウエル
１０４、２０４ ｎ＋型ソース・ドレイン拡散領域
１０５、２０５ ウエルコンタクト領域
１０６、２０６ ゲート絶縁膜
１０７、２０７ ゲート電極
１０８、２０８ サイドウオール
１０９、２０９ ＭＯＳ容量
２１０ 容量絶縁膜
２１１ 上部電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8234
H01L 21/822
H01L 27/04
Claims (2)
- 【請求項１】 一導電型の半導体基板と、前記半導体基
板上のトランジスタが形成されるべき第１の領域に形成
された前記一導電型のウエルと、前記ウエル内に形成さ
れた前記トランジスタを形成する前記ウエルと逆導電型
の拡散層と、前記ウエルを囲むように形成された素子分
離領域と、前記一導電型のウエルの外側に一定距離を離
して基板抵抗が容量素子と並列に接続されるように設け
られ且つ前記素子分離領域の外側に形成され所定の固定
電位に接続された前記一導電型のウエルコンタクト領域
と、前記ウエル上に形成された容量素子とを有し、前記
容量素子は前記ウエルを電極とする下部電極と、容量絶
縁膜と、上部電極とからなり、前記上部電極は前記ウエ
ルコンタクト領域と電気的に接続されていることを特徴
とする半導体装置。 - 【請求項２】 前記ウエルコンタクト領域は前記素子分
離領域を囲むように形成されていることを特徴とする請
求項１記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33961899A JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
| US09/725,271 US6531746B2 (en) | 1999-11-30 | 2000-11-29 | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33961899A JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156182A JP2001156182A (ja) | 2001-06-08 |
| JP3520973B2 true JP3520973B2 (ja) | 2004-04-19 |
Family
ID=18329208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33961899A Expired - Fee Related JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6531746B2 (ja) |
| JP (1) | JP3520973B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US7200378B2 (en) * | 2001-12-14 | 2007-04-03 | Freescale Semiconductor, Inc. | Rocking potential-well switch and mixer |
| US20050085028A1 (en) * | 2003-10-21 | 2005-04-21 | International Business Machines Corporation | Method and structure to suppress external latch-up |
| JP4083142B2 (ja) * | 2004-06-02 | 2008-04-30 | 富士通株式会社 | 半導体装置 |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
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