JP3188168B2 - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置において、特にＰ型、Ｎ型ウエハ基板にかかわらず機
能するキャパシタを提供する技術に関する。
置において、特にＰ型、Ｎ型ウエハ基板にかかわらず機
能するキャパシタを提供する技術に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ半導体装置は、要求され
る回路特性、デバイス特性、その他の目的に応じて、Ｐ
型ウエハ基板とＮ型ウエハ基板を使い分けていた。ま
た、キャパシタは、ゲート酸化膜形成とゲート酸化膜工
程のプロセスモニター及び完成品の質を検査するため
に、必須のデバイスである。
る回路特性、デバイス特性、その他の目的に応じて、Ｐ
型ウエハ基板とＮ型ウエハ基板を使い分けていた。ま
た、キャパシタは、ゲート酸化膜形成とゲート酸化膜工
程のプロセスモニター及び完成品の質を検査するため
に、必須のデバイスである。
【０００３】そして、現行ではＰ型ウエハ基板とＮ型ウ
エハ基板とでは、キャパシタ形状を変えなければならな
かった。以下、Ｐ型ウエハ基板とＮ型ウエハ基板の各キ
ャパシタ形状について、図６乃至図９に基づき説明す
る。尚、図６及び図７はＰ型ウエハ基板で、図７は図６
のＡ−Ａ断面図で、図８及び図９はＮ型ウエハ基板で、
図９は図８のＢ−Ｂ断面図である。
エハ基板とでは、キャパシタ形状を変えなければならな
かった。以下、Ｐ型ウエハ基板とＮ型ウエハ基板の各キ
ャパシタ形状について、図６乃至図９に基づき説明す
る。尚、図６及び図７はＰ型ウエハ基板で、図７は図６
のＡ−Ａ断面図で、図８及び図９はＮ型ウエハ基板で、
図９は図８のＢ−Ｂ断面図である。
【０００４】先ず、Ｐ型ウエハ基板５１を使用する場合
には、図６及び図７に示すように当該基板５１上にＰ型
ウエル５２及びＮ型ウエル５３が形成され、該Ｐ型ウエ
ル５２上にＮチャネル型キャパシタ５５が形成され、ま
たＮ型ウエル５３上にＰチャネル型キャパシタ５６が形
成されている。そして、周知な方法によりゲート酸化膜
の膜質評価を行う際に、Ｎチャネル型キャパシタ５５側
では、電荷が基板表面からＰ型ウエル５２、そしてＰ型
基板５１を通って直接基板裏面に抜け、Ｐチャネル型キ
ャパシタ５６側では、電荷が基板表面からＮ型ウエル５
３を通って、Ｎ+ 型拡散層５８、金属配線５９、Ｐ+ 型
拡散層６０、そしてＰ型基板５１を通って基板裏面に抜
けるように形成されている。６２はＰ型ウエル５２内に
形成されたＰ+ 型拡散層である。尚、該拡散層６２は、
Ｐ型ウエル５２の電位固定に有効である。
には、図６及び図７に示すように当該基板５１上にＰ型
ウエル５２及びＮ型ウエル５３が形成され、該Ｐ型ウエ
ル５２上にＮチャネル型キャパシタ５５が形成され、ま
たＮ型ウエル５３上にＰチャネル型キャパシタ５６が形
成されている。そして、周知な方法によりゲート酸化膜
の膜質評価を行う際に、Ｎチャネル型キャパシタ５５側
では、電荷が基板表面からＰ型ウエル５２、そしてＰ型
基板５１を通って直接基板裏面に抜け、Ｐチャネル型キ
ャパシタ５６側では、電荷が基板表面からＮ型ウエル５
３を通って、Ｎ+ 型拡散層５８、金属配線５９、Ｐ+ 型
拡散層６０、そしてＰ型基板５１を通って基板裏面に抜
けるように形成されている。６２はＰ型ウエル５２内に
形成されたＰ+ 型拡散層である。尚、該拡散層６２は、
Ｐ型ウエル５２の電位固定に有効である。
【０００５】更に、Ｎ型ウエハ基板７１を使用する場合
には、図８及び図９に示すように当該基板７１上にＰ型
ウエル７２及びＮ型ウエル７３が形成され、該Ｐ型ウエ
ル７２上にＮチャネル型キャパシタ７５が形成され、ま
たＮ型ウエル７３上にＰチャネル型キャパシタ７６が形
成されている。そして、ゲート酸化膜の膜質評価を行う
際に、Ｎチャネル型キャパシタ７５側では、電荷が基板
表面からＰ型ウエル７２を通って、Ｐ+ 型拡散層７８、
金属配線７９、Ｎ+ 型拡散層８０、そしてＮ型基板７１
を通って基板裏面に抜け、Ｐチャネル型キャパシタ側７
６では、電荷が基板表面からＮ型ウエル７３、そしてＮ
型基板７１を通って直接基板裏面に抜けるように形成さ
れている。８２はＮ型ウエル７３内に形成されたＮ+ 型
拡散層である。尚、該拡散層８２は、Ｎ型ウエル７３の
電位固定に有効である。
には、図８及び図９に示すように当該基板７１上にＰ型
ウエル７２及びＮ型ウエル７３が形成され、該Ｐ型ウエ
ル７２上にＮチャネル型キャパシタ７５が形成され、ま
たＮ型ウエル７３上にＰチャネル型キャパシタ７６が形
成されている。そして、ゲート酸化膜の膜質評価を行う
際に、Ｎチャネル型キャパシタ７５側では、電荷が基板
表面からＰ型ウエル７２を通って、Ｐ+ 型拡散層７８、
金属配線７９、Ｎ+ 型拡散層８０、そしてＮ型基板７１
を通って基板裏面に抜け、Ｐチャネル型キャパシタ側７
６では、電荷が基板表面からＮ型ウエル７３、そしてＮ
型基板７１を通って直接基板裏面に抜けるように形成さ
れている。８２はＮ型ウエル７３内に形成されたＮ+ 型
拡散層である。尚、該拡散層８２は、Ｎ型ウエル７３の
電位固定に有効である。
【０００６】しかし、マスク設計をする際に、ウエハ基
板をＰ型あるいはＮ型に区別してキャパシタを設置する
のは、非常にわずらわしかった。また、キャパシタを誤
って使用すると、モニターできないとか、マスクを多数
枚修正しなければならず、不便であった。
板をＰ型あるいはＮ型に区別してキャパシタを設置する
のは、非常にわずらわしかった。また、キャパシタを誤
って使用すると、モニターできないとか、マスクを多数
枚修正しなければならず、不便であった。
【０００７】
【発明が解決しようとする課題】従って、本発明はＰ型
あるいはＮ型ウエハ基板にかかわらず、使用できるキャ
パシタを有するＣＭＯＳ半導体装置を提供することを目
的とする。
あるいはＮ型ウエハ基板にかかわらず、使用できるキャ
パシタを有するＣＭＯＳ半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】そこで、本発明のＣＭＯ
Ｓ半導体装置は、ウエハ基板上に形成された一導電型及
び逆導電型ウエル上の素子形成領域上に、それぞれ前記
ウエルを一方の電極として形成されたＭＯＳ型キャパシ
タと、前記一導電型ウエル内の周辺部を囲むように形成
された一導電型拡散層と、前記一導電型拡散層を囲むよ
うに前記一導電型ウエルの外側に形成された逆導電型拡
散層と、前記逆導電型ウエル内の周辺部を囲むように形
成された逆導電型拡散層と、前記逆導電型拡散層を囲む
ように前記逆導電型ウエルの外側に形成された一導電型
拡散層と、前記隣り合った一導電型拡散層及び逆導電型
拡散層を跨ぐ形で接続された金属配線とから成ることを
特徴とする。また、本発明のＣＭＯＳ半導体装置は、ウ
エハ基板上に隣り合うように形成された一導電型及び逆
導電型ウエル上の素子形成領域上に、それぞれ前記ウエ
ルを一方の電極として形成されたＭＯＳ型キャパシタ
と、前記一導電型ウエル内及び逆導電型ウエル内のそれ
ぞれの周辺部を囲むように形成された一導電型拡散層及
び逆導電型拡散層と、前記隣り合った一導電型拡散層及
び逆導電型拡散層を跨ぐ形で接続された金属配線とから
成ることを特徴とする。
Ｓ半導体装置は、ウエハ基板上に形成された一導電型及
び逆導電型ウエル上の素子形成領域上に、それぞれ前記
ウエルを一方の電極として形成されたＭＯＳ型キャパシ
タと、前記一導電型ウエル内の周辺部を囲むように形成
された一導電型拡散層と、前記一導電型拡散層を囲むよ
うに前記一導電型ウエルの外側に形成された逆導電型拡
散層と、前記逆導電型ウエル内の周辺部を囲むように形
成された逆導電型拡散層と、前記逆導電型拡散層を囲む
ように前記逆導電型ウエルの外側に形成された一導電型
拡散層と、前記隣り合った一導電型拡散層及び逆導電型
拡散層を跨ぐ形で接続された金属配線とから成ることを
特徴とする。また、本発明のＣＭＯＳ半導体装置は、ウ
エハ基板上に隣り合うように形成された一導電型及び逆
導電型ウエル上の素子形成領域上に、それぞれ前記ウエ
ルを一方の電極として形成されたＭＯＳ型キャパシタ
と、前記一導電型ウエル内及び逆導電型ウエル内のそれ
ぞれの周辺部を囲むように形成された一導電型拡散層及
び逆導電型拡散層と、前記隣り合った一導電型拡散層及
び逆導電型拡散層を跨ぐ形で接続された金属配線とから
成ることを特徴とする。
【０００９】また、本発明はＰ型あるいはＮ型ウエハ基
板上に隣り合うように形成されたＰ型ウエル２及びＮ型
ウエル３上の素子形成領域上に形成されたキャパシタ
４、５と、前記Ｐ型ウエル２内あるいはＮ型ウエル３内
の周辺部を囲むように形成されたＰ+ 型拡散層２０ある
いはＮ+ 型拡散層２１と、前記隣り合ったＰ+ 型拡散層
２０及びＮ+ 型拡散層２１を跨ぐ形で接続された金属配
線１６とから成るものである。
板上に隣り合うように形成されたＰ型ウエル２及びＮ型
ウエル３上の素子形成領域上に形成されたキャパシタ
４、５と、前記Ｐ型ウエル２内あるいはＮ型ウエル３内
の周辺部を囲むように形成されたＰ+ 型拡散層２０ある
いはＮ+ 型拡散層２１と、前記隣り合ったＰ+ 型拡散層
２０及びＮ+ 型拡散層２１を跨ぐ形で接続された金属配
線１６とから成るものである。
【００１０】
【発明の実施の形態】本発明のＣＭＯＳ半導体装置の一
実施の形態について、図１乃至図３の図面に基づき説明
する。尚、図２及び図３は図１のＣ−Ｃ断面図であり、
図２はＰ型ウエハ基板１Ａを使用し、図３はＮ型ウエハ
基板１Ｂを使用している。以下、便宜的にＰ型ウエハ基
板１Ａに形成されたＣＭＯＳ半導体装置について説明す
る。
実施の形態について、図１乃至図３の図面に基づき説明
する。尚、図２及び図３は図１のＣ−Ｃ断面図であり、
図２はＰ型ウエハ基板１Ａを使用し、図３はＮ型ウエハ
基板１Ｂを使用している。以下、便宜的にＰ型ウエハ基
板１Ａに形成されたＣＭＯＳ半導体装置について説明す
る。
【００１１】先ず、図２に示すように１ＡはＰ型ウエハ
基板で、当該基板１Ａ上にＰ型ウエハ２及びＮ型ウエハ
３が形成され、該Ｐ型ウエハ２上にＮチャネル型ＭＯＳ
キャパシタ４（以下、Ｎチャネル型キャパシタと略称す
る。）が形成され、Ｎ型ウエハ３上にＰチャネル型ＭＯ
Ｓキャパシタ５（以下、Ｐチャネル型キャパシタと略称
する。）が形成されている。即ち、基板１Ａ上に素子分
離用のＬＯＣＯＳ酸化膜８が形成された後に、該ＬＯＣ
ＯＳ酸化膜８をマスクにして基板全面が熱酸化され、ゲ
ート酸化膜９が形成される。次に、全面にポリシリコン
膜が形成された後に、周知な方法によりパターニングさ
れて素子形成領域上にゲート電極１０が形成されてい
る。
基板で、当該基板１Ａ上にＰ型ウエハ２及びＮ型ウエハ
３が形成され、該Ｐ型ウエハ２上にＮチャネル型ＭＯＳ
キャパシタ４（以下、Ｎチャネル型キャパシタと略称す
る。）が形成され、Ｎ型ウエハ３上にＰチャネル型ＭＯ
Ｓキャパシタ５（以下、Ｐチャネル型キャパシタと略称
する。）が形成されている。即ち、基板１Ａ上に素子分
離用のＬＯＣＯＳ酸化膜８が形成された後に、該ＬＯＣ
ＯＳ酸化膜８をマスクにして基板全面が熱酸化され、ゲ
ート酸化膜９が形成される。次に、全面にポリシリコン
膜が形成された後に、周知な方法によりパターニングさ
れて素子形成領域上にゲート電極１０が形成されてい
る。
【００１２】また、前記Ｐ型ウエル２内の周辺部を囲む
ようにＰ+ 型拡散層１２Ａが形成され、該Ｐ+ 型拡散層
１２Ａを囲むようにＰ型ウエル２の外側にＮ+ 型拡散層
１３Ａが形成されている。尚、前記拡散層１２Ａは、Ｐ
型ウエル２の電位固定に有効である。同様に、前記Ｎ型
ウエル３内の周辺部を囲むようにＮ+ 型拡散層１３Ｂが
形成され、該Ｎ+ 型拡散層１３Ｂを囲むようにＮ型ウエ
ル３の外側にＰ+ 型拡散層１２Ｂが形成されている。
尚、前記拡散層１３Ｂは、Ｎ型ウエル３の電位固定に有
効である。次に、全面に層間絶縁膜１５が形成され（後
述するゲート酸化膜の膜質評価検査のため、ゲート電極
１０の一部表面が露出している。）、該層間絶縁膜１５
に隣り合う前記Ｐ+ 型拡散層１２ＡとＮ+ 型拡散層１３
Ａ及びＮ+型拡散層１３ＢとＰ+ 型拡散層１２Ｂ上にコ
ンタクト孔が形成された後に、該コンタクト孔を介して
前記Ｐ+ 型拡散層１２ＡとＮ+ 型拡散層１３Ａ及びＮ+
型拡散層１３ＢとＰ+ 型拡散層１２Ｂにコンタクトする
金属配線１６が形成されている。同様にして、図３に示
すようにＮ型ウエル基板１ＢにもＣＭＯＳ半導体装置が
形成される。
ようにＰ+ 型拡散層１２Ａが形成され、該Ｐ+ 型拡散層
１２Ａを囲むようにＰ型ウエル２の外側にＮ+ 型拡散層
１３Ａが形成されている。尚、前記拡散層１２Ａは、Ｐ
型ウエル２の電位固定に有効である。同様に、前記Ｎ型
ウエル３内の周辺部を囲むようにＮ+ 型拡散層１３Ｂが
形成され、該Ｎ+ 型拡散層１３Ｂを囲むようにＮ型ウエ
ル３の外側にＰ+ 型拡散層１２Ｂが形成されている。
尚、前記拡散層１３Ｂは、Ｎ型ウエル３の電位固定に有
効である。次に、全面に層間絶縁膜１５が形成され（後
述するゲート酸化膜の膜質評価検査のため、ゲート電極
１０の一部表面が露出している。）、該層間絶縁膜１５
に隣り合う前記Ｐ+ 型拡散層１２ＡとＮ+ 型拡散層１３
Ａ及びＮ+型拡散層１３ＢとＰ+ 型拡散層１２Ｂ上にコ
ンタクト孔が形成された後に、該コンタクト孔を介して
前記Ｐ+ 型拡散層１２ＡとＮ+ 型拡散層１３Ａ及びＮ+
型拡散層１３ＢとＰ+ 型拡散層１２Ｂにコンタクトする
金属配線１６が形成されている。同様にして、図３に示
すようにＮ型ウエル基板１ＢにもＣＭＯＳ半導体装置が
形成される。
【００１３】以下、このようにして形成されたＣＭＯＳ
半導体装置のゲート酸化膜の膜質評価について説明す
る。先ず、図２に示すようにＰ型ウエハ基板１Ａを使用
したＣＭＯＳ半導体装置のゲート酸化膜の膜質評価にお
いては、Ｎチャネル型キャパシタ４側では、電荷が基板
表面からＰ型ウエル２、そしてＰ型基板１Ａを通って直
接基板裏面に抜け、Ｐチャネル型キャパシタ５側では、
電荷が基板表面からＮ型ウエル３を通って、Ｎ+ 型拡散
層１３Ｂ、金属配線１６、Ｐ+ 型拡散層１２Ｂ、そして
Ｐ型基板１Ａを通って基板裏面に抜ける（図面中の一点
鎖線参照）。
半導体装置のゲート酸化膜の膜質評価について説明す
る。先ず、図２に示すようにＰ型ウエハ基板１Ａを使用
したＣＭＯＳ半導体装置のゲート酸化膜の膜質評価にお
いては、Ｎチャネル型キャパシタ４側では、電荷が基板
表面からＰ型ウエル２、そしてＰ型基板１Ａを通って直
接基板裏面に抜け、Ｐチャネル型キャパシタ５側では、
電荷が基板表面からＮ型ウエル３を通って、Ｎ+ 型拡散
層１３Ｂ、金属配線１６、Ｐ+ 型拡散層１２Ｂ、そして
Ｐ型基板１Ａを通って基板裏面に抜ける（図面中の一点
鎖線参照）。
【００１４】また、図３に示すようにＮ型ウエハ基板１
Ｂを使用したＣＭＯＳ半導体装置のゲート酸化膜の膜質
評価においては、Ｐチャネル型キャパシタ５側では、電
荷が基板表面からＮ型ウエル３、そしてＮ型基板１Ｂを
通って直接基板裏面に抜け、Ｎチャネル型キャパシタ４
側では、電荷が基板表面からＰ型ウエル２を通って、Ｐ
+ 型拡散層１２Ａ、金属配線１６、Ｎ+ 型拡散層１３
Ａ、そしてＮ型基板１Ｂを通って基板裏面に抜ける（図
面中の一点鎖線参照）。
Ｂを使用したＣＭＯＳ半導体装置のゲート酸化膜の膜質
評価においては、Ｐチャネル型キャパシタ５側では、電
荷が基板表面からＮ型ウエル３、そしてＮ型基板１Ｂを
通って直接基板裏面に抜け、Ｎチャネル型キャパシタ４
側では、電荷が基板表面からＰ型ウエル２を通って、Ｐ
+ 型拡散層１２Ａ、金属配線１６、Ｎ+ 型拡散層１３
Ａ、そしてＮ型基板１Ｂを通って基板裏面に抜ける（図
面中の一点鎖線参照）。
【００１５】このように本発明では、キャパシタのデザ
イン・ルールを工夫することにより、Ｐ型、Ｎ型ウエハ
基板にかかわらず、どちらでも機能するキャパシタが得
られる。また、図４及び図５に示すように前述したＣＭ
ＯＳ半導体装置の微細化をはかるようにしても良い。
尚、図５は図４のＤ−Ｄ断面図である。
イン・ルールを工夫することにより、Ｐ型、Ｎ型ウエハ
基板にかかわらず、どちらでも機能するキャパシタが得
られる。また、図４及び図５に示すように前述したＣＭ
ＯＳ半導体装置の微細化をはかるようにしても良い。
尚、図５は図４のＤ−Ｄ断面図である。
【００１６】即ち、図５に示すようにＰ型あるいはＮ型
ウエハ基板１上にＰ型ウエル２及びＮ型ウエル３を隣り
合わせに形成して微細化をはかった状態で、Ｐ型ウエル
２内の周辺部にＰ+ 型拡散層２０を形成し、Ｎ型ウエル
３内の周辺部にＮ+ 型拡散層２１を形成している。
ウエハ基板１上にＰ型ウエル２及びＮ型ウエル３を隣り
合わせに形成して微細化をはかった状態で、Ｐ型ウエル
２内の周辺部にＰ+ 型拡散層２０を形成し、Ｎ型ウエル
３内の周辺部にＮ+ 型拡散層２１を形成している。
【００１７】
【発明の効果】以上、本発明のＣＭＯＳ半導体装置によ
れば、マスク設計をする際に、ウエハ基板のＰ型、Ｎ型
にかかわらず、同じキャパシタを使用することができ、
作業性が向上する。また、キャパシタの選択を誤った場
合に、従来の検査ができないとか、マスクを修正しなけ
ればならないといった不都合が解消される。
れば、マスク設計をする際に、ウエハ基板のＰ型、Ｎ型
にかかわらず、同じキャパシタを使用することができ、
作業性が向上する。また、キャパシタの選択を誤った場
合に、従来の検査ができないとか、マスクを修正しなけ
ればならないといった不都合が解消される。
【図１】本発明のＣＭＯＳ半導体装置を示す平面図であ
る。
る。
【図２】図１のＣ−Ｃ断面図である。
【図３】図１のＣ−Ｃ断面図である。
【図４】本発明の他のＣＭＯＳ半導体装置を示す平面図
である。
である。
【図５】図４のＤ−Ｄ断面図である。
【図６】従来のＣＭＯＳ半導体装置を示す平面図であ
る。
る。
【図７】図６のＡ−Ａ断面図である。
【図８】従来のＣＭＯＳ半導体装置を示す平面図であ
る。
る。
【図９】図８のＢ−Ｂ断面図である。
Claims (2)
- 【請求項１】 ウエハ基板上に形成された一導電型及び
逆導電型ウエル上の素子形成領域上に、それぞれ前記ウ
エルを一方の電極として形成されたＭＯＳ型キャパシタ
と、 前記一導電型ウエル内の周辺部を囲むように形成された
一導電型拡散層と、 前記一導電型拡散層を囲むように前記一導電型ウエルの
外側に形成された逆導電型拡散層と、 前記逆導電型ウエル内の周辺部を囲むように形成された
逆導電型拡散層と、 前記逆導電型拡散層を囲むように前記逆導電型ウエルの
外側に形成された一導電型拡散層と、 前記隣り合った一導電型拡散層及び逆導電型拡散層を跨
ぐ形で接続された金属配線とから成ることを特徴とする
ＣＭＯＳ半導体装置。 - 【請求項２】 ウエハ基板上に隣り合うように形成され
た一導電型及び逆導電型ウエル上の素子形成領域上に、
それぞれ前記ウエルを一方の電極として形成されたＭＯ
Ｓ型キャパシタと、 前記一導電型ウエル内及び逆導電型ウエル内のそれぞれ
の周辺部を囲むように形成された一導電型拡散層及び逆
導電型拡散層と、 前記隣り合った一導電型拡散層及び逆導電型拡散層を跨
ぐ形で接続された金属配線とから成ることを特徴とする
ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33057595A JP3188168B2 (ja) | 1995-12-19 | 1995-12-19 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33057595A JP3188168B2 (ja) | 1995-12-19 | 1995-12-19 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172091A JPH09172091A (ja) | 1997-06-30 |
| JP3188168B2 true JP3188168B2 (ja) | 2001-07-16 |
Family
ID=18234194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33057595A Expired - Fee Related JP3188168B2 (ja) | 1995-12-19 | 1995-12-19 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3188168B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3520973B2 (ja) | 1999-11-30 | 2004-04-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP3467013B2 (ja) | 1999-12-06 | 2003-11-17 | キヤノン株式会社 | 固体撮像装置 |
-
1995
- 1995-12-19 JP JP33057595A patent/JP3188168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172091A (ja) | 1997-06-30 |
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