JPH04354137A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04354137A JPH04354137A JP12940691A JP12940691A JPH04354137A JP H04354137 A JPH04354137 A JP H04354137A JP 12940691 A JP12940691 A JP 12940691A JP 12940691 A JP12940691 A JP 12940691A JP H04354137 A JPH04354137 A JP H04354137A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に電界効果トランジスタにおける
コンタクト領域の構造およびその形成方法に関するもの
である。
の製造方法に関し、特に電界効果トランジスタにおける
コンタクト領域の構造およびその形成方法に関するもの
である。
【０００２】図１１〜図１４は従来のＭＩＳ型半導体装
置の製造方法を工程順に示す断面図である。これらの図
を参照して、従来のＭＩＳ型半導体装置の構造とその製
造工程について説明する。
置の製造方法を工程順に示す断面図である。これらの図
を参照して、従来のＭＩＳ型半導体装置の構造とその製
造工程について説明する。
【０００３】図１１を参照して、ｐ型半導体基板１の主
表面上で所定の素子形成領域を分離するようにＬＯＣＯ
Ｓ法を用いて厚い分離酸化膜１３が形成される。この分
離酸化膜１３によって囲まれた素子形成領域内にｎチャ
ネルＭＯＳトランジスタが形成される。ｎチャネルＭＯ
Ｓトランジスタはゲート電極７と１対のソース／ドレイ
ン領域９ａ，９ｂとを含む。ゲート電極７はポリシリコ
ン層から形成され、ｐ型半導体基板１の上にゲート酸化
膜６を介在して形成されている。１対のソース／ドレイ
ン領域９ａ，９ｂは、それらの間にゲート電極７を挟ん
でｐ型半導体基板１の表面にｎ型不純物を含む領域とし
て形成される。ゲート電極７の側壁には側壁酸化膜１４
が形成される。
表面上で所定の素子形成領域を分離するようにＬＯＣＯ
Ｓ法を用いて厚い分離酸化膜１３が形成される。この分
離酸化膜１３によって囲まれた素子形成領域内にｎチャ
ネルＭＯＳトランジスタが形成される。ｎチャネルＭＯ
Ｓトランジスタはゲート電極７と１対のソース／ドレイ
ン領域９ａ，９ｂとを含む。ゲート電極７はポリシリコ
ン層から形成され、ｐ型半導体基板１の上にゲート酸化
膜６を介在して形成されている。１対のソース／ドレイ
ン領域９ａ，９ｂは、それらの間にゲート電極７を挟ん
でｐ型半導体基板１の表面にｎ型不純物を含む領域とし
て形成される。ゲート電極７の側壁には側壁酸化膜１４
が形成される。
【０００４】図１２を参照して、ｐ型半導体基板１の全
面上に層間絶縁膜１５０が形成される。
面上に層間絶縁膜１５０が形成される。
【０００５】図１３に示すように、層間絶縁膜１５０の
上にパターニングされたレジスト膜１６が形成される。 このレジスト膜１６をマスクとして用いて、層間絶縁膜
１５０をエッチングにより除去することによって、ソー
ス／ドレイン領域９ａ，９ｂの表面を露出させるコンタ
クト孔１７が形成される。
上にパターニングされたレジスト膜１６が形成される。 このレジスト膜１６をマスクとして用いて、層間絶縁膜
１５０をエッチングにより除去することによって、ソー
ス／ドレイン領域９ａ，９ｂの表面を露出させるコンタ
クト孔１７が形成される。
【０００６】図１４に示すように、コンタクト孔１７を
通じてソース／ドレイン領域９ａ，９ｂの表面に接触す
るようにアルミニウム配線層１８が形成される。このよ
うにして、ｎチャネルＭＯＳトランジスタにおけるコン
タクト領域の構造が形成される。
通じてソース／ドレイン領域９ａ，９ｂの表面に接触す
るようにアルミニウム配線層１８が形成される。このよ
うにして、ｎチャネルＭＯＳトランジスタにおけるコン
タクト領域の構造が形成される。
【０００７】
【発明が解決しようとする課題】従来のＭＩＳ型半導体
装置においてコンタクト領域の構造は、上述の図１３〜
図１４を参照して説明されるように、フォトリソグラフ
ィ技術を用いて形成される。すなわち、図１３に示すよ
うに、所定のパターンに従って形成されたソース／ドレ
イン領域９ａ，９ｂと、コンタクト孔１７との位置合わ
せが、光露光装置を用いたレジスト膜１７のパターニン
グによって行なわれる。そのため、半導体装置を構成す
る各素子の微細化が進むにつれて、その位置合わせの精
度がますます厳しくなる。
装置においてコンタクト領域の構造は、上述の図１３〜
図１４を参照して説明されるように、フォトリソグラフ
ィ技術を用いて形成される。すなわち、図１３に示すよ
うに、所定のパターンに従って形成されたソース／ドレ
イン領域９ａ，９ｂと、コンタクト孔１７との位置合わ
せが、光露光装置を用いたレジスト膜１７のパターニン
グによって行なわれる。そのため、半導体装置を構成す
る各素子の微細化が進むにつれて、その位置合わせの精
度がますます厳しくなる。
【０００８】上述のような状況下においてフォトリソグ
ラフィの位置合わせ精度が低下すると、コンタクト孔が
ゲート電極の一部表面を露出するように形成される場合
がある。このような場合、そのコンタクト孔を通じてア
ルミニウム配線層が形成されると、ゲート電極とソース
／ドレイン領域がコンタクト孔を通じて短絡することに
なる。
ラフィの位置合わせ精度が低下すると、コンタクト孔が
ゲート電極の一部表面を露出するように形成される場合
がある。このような場合、そのコンタクト孔を通じてア
ルミニウム配線層が形成されると、ゲート電極とソース
／ドレイン領域がコンタクト孔を通じて短絡することに
なる。
【０００９】また、フォトリソグラフィの位置合わせ精
度が低下することにより、素子分離領域を構成する酸化
膜がコンタクト孔の形成時においてエッチング除去され
る場合がある。このような場合、コンタクト孔を通じて
形成されるアルミニウム配線層により、ソース／ドレイ
ン領域と基板領域とが短絡する等の問題点があった。
度が低下することにより、素子分離領域を構成する酸化
膜がコンタクト孔の形成時においてエッチング除去され
る場合がある。このような場合、コンタクト孔を通じて
形成されるアルミニウム配線層により、ソース／ドレイ
ン領域と基板領域とが短絡する等の問題点があった。
【００１０】そこで、この発明の目的は上記のような問
題点を解消することであり、コンタクト孔がゲート電極
と素子分離領域とに対して自己整合的に形成されるとと
もに、接触領域の面積を精度よく制御することができ、
高集積化に適した半導体装置およびその製造方法を提供
することである。
題点を解消することであり、コンタクト孔がゲート電極
と素子分離領域とに対して自己整合的に形成されるとと
もに、接触領域の面積を精度よく制御することができ、
高集積化に適した半導体装置およびその製造方法を提供
することである。
【００１１】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、第１導電型の半導体基板と、素子
分離層と、ゲート電極と、第２導電型の不純物領域と、
側壁絶縁層と、導電層とを備える。半導体基板は主表面
を有する。素子分離層は、半導体基板の主表面上で素子
形成領域を分離するように選択的に形成され、少なくと
も第１の絶縁材料からなる表面層を含む。ゲート電極は
、素子形成領域内で素子分離層と間隔を有するように半
導体基板の主表面上で絶縁膜を介在して形成されている
。不純物領域は素子分離層とゲート電極の間で半導体基
板の主表面に形成されている。側壁絶縁層はゲート電極
の側壁に形成され、第１の絶縁材料と異なる第２の絶縁
材料からなる。導電層は不純物領域の表面に接触するよ
うに形成されている。
従った半導体装置は、第１導電型の半導体基板と、素子
分離層と、ゲート電極と、第２導電型の不純物領域と、
側壁絶縁層と、導電層とを備える。半導体基板は主表面
を有する。素子分離層は、半導体基板の主表面上で素子
形成領域を分離するように選択的に形成され、少なくと
も第１の絶縁材料からなる表面層を含む。ゲート電極は
、素子形成領域内で素子分離層と間隔を有するように半
導体基板の主表面上で絶縁膜を介在して形成されている
。不純物領域は素子分離層とゲート電極の間で半導体基
板の主表面に形成されている。側壁絶縁層はゲート電極
の側壁に形成され、第１の絶縁材料と異なる第２の絶縁
材料からなる。導電層は不純物領域の表面に接触するよ
うに形成されている。
【００１２】この発明のもう１つの局面に従った半導体
装置の製造方法によれば、まず、第１導電型の半導体基
板の主表面上で素子形成領域を分離するように、少なく
とも第１の絶縁材料からなる表面層を含む素子分離層が
選択的に形成される。素子形成領域内で素子分離層と間
隔を有するように半導体基板の主表面上で絶縁膜を介在
してゲート電極が形成される。第２導電型の不純物領域
は素子分離層とゲート電極の間で半導体基板の主表面に
形成される。第１の絶縁材料と異なる第２の絶縁材料か
らなる側壁絶縁層がゲート電極の側壁に形成される。導
電層は不純物領域の表面に接触するように形成される。
装置の製造方法によれば、まず、第１導電型の半導体基
板の主表面上で素子形成領域を分離するように、少なく
とも第１の絶縁材料からなる表面層を含む素子分離層が
選択的に形成される。素子形成領域内で素子分離層と間
隔を有するように半導体基板の主表面上で絶縁膜を介在
してゲート電極が形成される。第２導電型の不純物領域
は素子分離層とゲート電極の間で半導体基板の主表面に
形成される。第１の絶縁材料と異なる第２の絶縁材料か
らなる側壁絶縁層がゲート電極の側壁に形成される。導
電層は不純物領域の表面に接触するように形成される。
【００１３】
【作用】この発明においては、第１の絶縁材料からなる
表面層と、第２の絶縁材料からなる側壁絶縁層との間で
不純物領域の表面に接触するように導電層が形成されて
いる。そのため、素子分離層を構成する表面層と、ゲー
ト電極の側壁絶縁層とによってコンタクト領域の位置が
制御され得る。すなわち、フォトリソグラフィ技術によ
ってコンタクト孔を形成することなく、導電層と不純物
領域との間の接触構造が素子分離層とゲート電極とに対
して自己整合的に形成され得る。
表面層と、第２の絶縁材料からなる側壁絶縁層との間で
不純物領域の表面に接触するように導電層が形成されて
いる。そのため、素子分離層を構成する表面層と、ゲー
ト電極の側壁絶縁層とによってコンタクト領域の位置が
制御され得る。すなわち、フォトリソグラフィ技術によ
ってコンタクト孔を形成することなく、導電層と不純物
領域との間の接触構造が素子分離層とゲート電極とに対
して自己整合的に形成され得る。
【００１４】
【実施例】図１はこの発明の第１実施例によるＭＩＳ型
半導体装置の断面構造を示す部分断面図である。図１を
参照して、ｐ型半導体基板１の上には、素子形成領域を
分離するように、すなわち各電界効果トランジスタを分
離するためにフィールド・シールドと呼ばれる、ゲート
を有する分離層５１が形成されている。このフィールド
・シールドは分離用ゲート酸化膜２と、分離用ゲート３
と、上壁酸化膜４と、側壁酸化膜５とから構成される。 分離用ゲート酸化膜２はｐ型半導体基板１の上に形成さ
れている。分離用ゲート３は分離用ゲート酸化膜２の上
に形成され、ポリシリコン層からなる。上壁酸化膜４は
分離用ゲート３の上面に形成され、側壁酸化膜５は分離
用ゲート３の側壁面に形成されている。
半導体装置の断面構造を示す部分断面図である。図１を
参照して、ｐ型半導体基板１の上には、素子形成領域を
分離するように、すなわち各電界効果トランジスタを分
離するためにフィールド・シールドと呼ばれる、ゲート
を有する分離層５１が形成されている。このフィールド
・シールドは分離用ゲート酸化膜２と、分離用ゲート３
と、上壁酸化膜４と、側壁酸化膜５とから構成される。 分離用ゲート酸化膜２はｐ型半導体基板１の上に形成さ
れている。分離用ゲート３は分離用ゲート酸化膜２の上
に形成され、ポリシリコン層からなる。上壁酸化膜４は
分離用ゲート３の上面に形成され、側壁酸化膜５は分離
用ゲート３の側壁面に形成されている。
【００１５】このフィールド・シールドと呼ばれる分離
層５１によって囲まれた領域には、ｎチャネルＭＯＳト
ランジスタ６０が形成されている。ｎチャネルＭＯＳト
ランジスタ６０はゲート電極７と、ソース／ドレイン領
域９ａ，９ｂを含む。ゲート電極７はポリシリコン層か
らなり、ｐ型半導体基板１の上にゲート酸化膜６を介在
して形成されている。ソース／ドレイン領域９ａ，９ｂ
はゲート電極７を挾む領域でｐ型半導体基板１の表面に
形成され、ｎ型不純物を含む。ゲート電極７の上面には
上壁酸化膜８が形成されている。ゲート電極７と上壁酸
化膜８の側壁面には側壁窒化膜１１が形成されている。 この側壁窒化膜１１とソース／ドレイン領域９ａ，９ｂ
との間に介在するように薄い酸化膜１０が形成されてい
る。
層５１によって囲まれた領域には、ｎチャネルＭＯＳト
ランジスタ６０が形成されている。ｎチャネルＭＯＳト
ランジスタ６０はゲート電極７と、ソース／ドレイン領
域９ａ，９ｂを含む。ゲート電極７はポリシリコン層か
らなり、ｐ型半導体基板１の上にゲート酸化膜６を介在
して形成されている。ソース／ドレイン領域９ａ，９ｂ
はゲート電極７を挾む領域でｐ型半導体基板１の表面に
形成され、ｎ型不純物を含む。ゲート電極７の上面には
上壁酸化膜８が形成されている。ゲート電極７と上壁酸
化膜８の側壁面には側壁窒化膜１１が形成されている。 この側壁窒化膜１１とソース／ドレイン領域９ａ，９ｂ
との間に介在するように薄い酸化膜１０が形成されてい
る。
【００１６】分離層５１を構成する側壁酸化膜５と、側
壁窒化膜１１との間で露出されたソース／ドレイン領域
９ａ，９ｂの表面に接触するようにアルミニウム配線層
１２が形成されている。アルミニウム配線層１２とソー
ス／ドレイン領域９ａ，９ｂとの接触領域はゲート電極
７と分離層５１とに対して自己整合的に形成されている
。言換えれば、ゲート電極７の側壁面に形成された側壁
窒化膜１１と、分離層５１を構成する側壁酸化膜５とに
よって、その接触領域の位置が制御されている。これに
より、アルミニウム配線層１２とソース／ドレイン領域
９ａ，９ｂとの間の接触構造が、フォトリソグラフィ技
術を用いてコンタクト孔を形成することなく、実現され
ている。その結果、素子分離領域とｎチャネルＭＯＳト
ランジスタのゲート電極とによって囲まれる接触領域の
面積の均一化を図ることが可能になる。
壁窒化膜１１との間で露出されたソース／ドレイン領域
９ａ，９ｂの表面に接触するようにアルミニウム配線層
１２が形成されている。アルミニウム配線層１２とソー
ス／ドレイン領域９ａ，９ｂとの接触領域はゲート電極
７と分離層５１とに対して自己整合的に形成されている
。言換えれば、ゲート電極７の側壁面に形成された側壁
窒化膜１１と、分離層５１を構成する側壁酸化膜５とに
よって、その接触領域の位置が制御されている。これに
より、アルミニウム配線層１２とソース／ドレイン領域
９ａ，９ｂとの間の接触構造が、フォトリソグラフィ技
術を用いてコンタクト孔を形成することなく、実現され
ている。その結果、素子分離領域とｎチャネルＭＯＳト
ランジスタのゲート電極とによって囲まれる接触領域の
面積の均一化を図ることが可能になる。
【００１７】なお、上記第１の実施例においては、フィ
ールド・シールドを構成するゲート３としてポリシリコ
ン層を用いているが、ポリシリコン層とその上に形成さ
れたタングステンシリサイドやチタンシリサイド等の高
融点金属シリサイド層とからなる、いわゆるポリサイド
構造を用いてもよい。また、上記第１の実施例では、素
子分離領域として、ポリシリコン層からなる分離用ゲー
ト３を被覆するように形成された上壁酸化膜４と側壁酸
化膜５とを用いているが、分離用ゲート３も酸化膜から
構成してもよい。さらに、上記第１の実施例では、分離
層５１を構成する側壁層として酸化膜５を用いているが
、この側壁層に窒化膜を用い、ゲート電極７の側壁層と
して窒化膜１１の代わりに酸化膜を用いてもよい。
ールド・シールドを構成するゲート３としてポリシリコ
ン層を用いているが、ポリシリコン層とその上に形成さ
れたタングステンシリサイドやチタンシリサイド等の高
融点金属シリサイド層とからなる、いわゆるポリサイド
構造を用いてもよい。また、上記第１の実施例では、素
子分離領域として、ポリシリコン層からなる分離用ゲー
ト３を被覆するように形成された上壁酸化膜４と側壁酸
化膜５とを用いているが、分離用ゲート３も酸化膜から
構成してもよい。さらに、上記第１の実施例では、分離
層５１を構成する側壁層として酸化膜５を用いているが
、この側壁層に窒化膜を用い、ゲート電極７の側壁層と
して窒化膜１１の代わりに酸化膜を用いてもよい。
【００１８】図２はこの発明の第２実施例によるＭＩＳ
型半導体装置の断面構造を示す部分断面図である。図２
によれば、図１に示された構造と異なる点は、分離層５
２が窒化膜のみから構成され、ｎチャネルＭＯＳトラン
ジスタ６０のゲート電極７の側壁には側壁酸化膜１１１
が形成されている点である。このように、分離層をフィ
ールド・シールドによって構成せず、フィールド・シー
ルドと同様の形態を有する窒化膜から構成してもよい。
型半導体装置の断面構造を示す部分断面図である。図２
によれば、図１に示された構造と異なる点は、分離層５
２が窒化膜のみから構成され、ｎチャネルＭＯＳトラン
ジスタ６０のゲート電極７の側壁には側壁酸化膜１１１
が形成されている点である。このように、分離層をフィ
ールド・シールドによって構成せず、フィールド・シー
ルドと同様の形態を有する窒化膜から構成してもよい。
【００１９】次に、この発明の第１実施例によるＭＩＳ
型半導体装置の製造方法について説明する。図３〜図１
０はその製造方法を工程順に示す部分断面図である。
型半導体装置の製造方法について説明する。図３〜図１
０はその製造方法を工程順に示す部分断面図である。
【００２０】まず、図３を参照して、ｐ型半導体基板１
の上に順に酸化膜２０、ポリシリコン層３０、ＣＶＤ法
による酸化膜４０が形成される。
の上に順に酸化膜２０、ポリシリコン層３０、ＣＶＤ法
による酸化膜４０が形成される。
【００２１】図４を参照して、フォトリソグラフィ技術
と異方性エッチング技術とを用いて、酸化膜４０とポリ
シリコン層３０と酸化膜２０とが選択的に除去される。 これにより、素子分離領域を構成する上壁酸化膜４と分
離用ゲート３と分離用ゲート酸化膜２とが所定の素子形
成領域を分離するように形成される。
と異方性エッチング技術とを用いて、酸化膜４０とポリ
シリコン層３０と酸化膜２０とが選択的に除去される。 これにより、素子分離領域を構成する上壁酸化膜４と分
離用ゲート３と分離用ゲート酸化膜２とが所定の素子形
成領域を分離するように形成される。
【００２２】次に、図５に示すように、上壁酸化膜４と
分離用ゲート３とを被覆するようにｐ型半導体基板１の
全面上に酸化膜５０がＣＶＤ法を用いて形成される。
分離用ゲート３とを被覆するようにｐ型半導体基板１の
全面上に酸化膜５０がＣＶＤ法を用いて形成される。
【００２３】図６に示すように、酸化膜５０に異方性エ
ッチング処理が施されることにより、上壁酸化膜４と分
離用ゲート３の側壁面のみに酸化膜が残存する。これに
より、側壁酸化膜５が形成される。
ッチング処理が施されることにより、上壁酸化膜４と分
離用ゲート３の側壁面のみに酸化膜が残存する。これに
より、側壁酸化膜５が形成される。
【００２４】図７を参照して、上述のように形成された
分離層５１によって囲まれた領域内でｐ型半導体基板１
の上にゲート酸化膜６とポリシリコン層からなるゲート
電極７と上壁酸化膜８とが形成される。ｎ型不純物がｐ
型半導体基板１にイオン注入されることにより、ゲート
電極７と分離層５１との間の領域にソース／ドレイン領
域９ａ，９ｂが形成される。
分離層５１によって囲まれた領域内でｐ型半導体基板１
の上にゲート酸化膜６とポリシリコン層からなるゲート
電極７と上壁酸化膜８とが形成される。ｎ型不純物がｐ
型半導体基板１にイオン注入されることにより、ゲート
電極７と分離層５１との間の領域にソース／ドレイン領
域９ａ，９ｂが形成される。
【００２５】図８に示すように、露出しているｐ型半導
体基板１の表面に薄い酸化膜１０が形成される。ｐ型半
導体基板１の全面上に窒化膜１１０がＣＶＤ法により形
成される。このとき、ｐ型半導体基板１の上に形成され
る薄い酸化膜１０は、その上に形成される窒化膜１１０
の形成時に生ずる熱応力による影響から半導体基板１の
表面を保護する役割を果たす。
体基板１の表面に薄い酸化膜１０が形成される。ｐ型半
導体基板１の全面上に窒化膜１１０がＣＶＤ法により形
成される。このとき、ｐ型半導体基板１の上に形成され
る薄い酸化膜１０は、その上に形成される窒化膜１１０
の形成時に生ずる熱応力による影響から半導体基板１の
表面を保護する役割を果たす。
【００２６】図９に示すように、上壁酸化膜４と側壁酸
化膜５に対して選択比の大きい異方性エッチング技術を
用いて、窒化膜１１０が除去される。これにより、上壁
酸化膜８とゲート電極７の側壁のみに窒化膜１１が残存
する。このように、ｎチャネルＭＯＳトランジスタ６０
を構成するゲート電極７の側壁膜と、フィールドシール
ドを構成する分離用ゲート３の側壁膜の材料が異なって
いるので、フィールド・シールドの上壁酸化膜４と側壁
酸化膜５をエッチング除去することなく、側壁窒化膜１
１を形成することができる。
化膜５に対して選択比の大きい異方性エッチング技術を
用いて、窒化膜１１０が除去される。これにより、上壁
酸化膜８とゲート電極７の側壁のみに窒化膜１１が残存
する。このように、ｎチャネルＭＯＳトランジスタ６０
を構成するゲート電極７の側壁膜と、フィールドシール
ドを構成する分離用ゲート３の側壁膜の材料が異なって
いるので、フィールド・シールドの上壁酸化膜４と側壁
酸化膜５をエッチング除去することなく、側壁窒化膜１
１を形成することができる。
【００２７】最後に、図１０に示すようにスパッタ法等
を用いてアルミニウム層が形成され、所定のパターンに
従ってエッチング除去することにより、アルミニウム配
線層１２が形成される。このアルミニウム配線層１２は
ソース／ドレイン領域９ａ，９ｂの表面に接触するよう
に形成される。
を用いてアルミニウム層が形成され、所定のパターンに
従ってエッチング除去することにより、アルミニウム配
線層１２が形成される。このアルミニウム配線層１２は
ソース／ドレイン領域９ａ，９ｂの表面に接触するよう
に形成される。
【００２８】
【発明の効果】以上のように、この発明によれば、素子
分離層と電界効果トランジスタを構成するゲート電極と
に対して自己整合的にコンタクト領域が形成されるので
、微細なコンタクト領域を精度よく形成することができ
、ＭＩＳ型半導体装置の高集積化に寄与することができ
る。
分離層と電界効果トランジスタを構成するゲート電極と
に対して自己整合的にコンタクト領域が形成されるので
、微細なコンタクト領域を精度よく形成することができ
、ＭＩＳ型半導体装置の高集積化に寄与することができ
る。
【図１】この発明の第１実施例による半導体装置を示す
部分断面図である。
部分断面図である。
【図２】この発明の第２実施例による半導体装置を示す
部分断面図である。
部分断面図である。
【図３】この発明の第１実施例による半導体装置の製造
方法の第１工程における断面図である。
方法の第１工程における断面図である。
【図４】この発明の第１実施例による半導体装置の製造
方法の第２工程における断面図である。
方法の第２工程における断面図である。
【図５】この発明の第１実施例による半導体装置の製造
方法の第３工程における断面図である。
方法の第３工程における断面図である。
【図６】この発明の第１実施例による半導体装置の製造
方法の第４工程における断面図である。
方法の第４工程における断面図である。
【図７】この発明の第１実施例による半導体装置の製造
方法の第５工程における断面図である。
方法の第５工程における断面図である。
【図８】この発明の第１実施例による半導体装置の製造
方法の第６工程における断面図である。
方法の第６工程における断面図である。
【図９】この発明の第１実施例による半導体装置の製造
方法の第７工程における断面図である。
方法の第７工程における断面図である。
【図１０】この発明の第１実施例による半導体装置の製
造方法の第８工程における断面図である。
造方法の第８工程における断面図である。
【図１１】従来の半導体装置の製造方法の第１工程にお
ける断面図である。
ける断面図である。
【図１２】従来の半導体装置の製造方法の第２工程にお
ける断面図である。
ける断面図である。
【図１３】従来の半導体装置の製造方法の第３工程にお
ける断面図である。
ける断面図である。
【図１４】従来の半導体装置の製造方法の第４工程にお
ける断面図である。
ける断面図である。
１ ｐ型半導体基板
５ 側壁酸化膜
６ ゲート酸化膜
７ ゲート電極
９ａ，９ｂ ソース／ドレイン領域
１１ 側壁窒化膜
１２ アルミニウム配線層
５１ 分離層
Claims (2)
- 【請求項１】 主表面を有する第１導電型の半導体基
板と、前記半導体基板の主表面上で素子形成領域を分離
するように選択的に形成され、少なくとも第１の絶縁材
料からなる表面層を含む素子分離層と、前記素子形成領
域内で前記素子分離層と間隔を有するように前記半導体
基板の主表面上で絶縁膜を介在して形成されたゲート電
極と、前記素子分離層と前記ゲート電極の間で前記半導
体基板の主表面に形成された第２導電型の不純物領域と
、前記ゲート電極の側壁に形成され、前記第１の絶縁材
料と異なる第２の絶縁材料からなる側壁絶縁層と、前記
不純物領域の表面に接触するように形成された導電層と
を備えた、半導体装置。 - 【請求項２】 第１導電型の半導体基板の主表面上で
素子形成領域を分離するように、少なくとも第１の絶縁
材料からなる表面層を含む素子分離層を選択的に形成す
る工程と、前記素子形成領域内で前記素子分離層と間隔
を有するように前記半導体基板の主表面上で絶縁膜を介
在してゲート電極を形成する工程と、前記素子分離層と
前記ゲート電極の間で前記半導体基板の主表面に第２導
電型の不純物領域を形成する工程と、前記第１の絶縁材
料と異なる第２の絶縁材料からなる側壁絶縁層を前記ゲ
ート電極の側壁に形成する工程と、前記不純物領域の表
面に接触するように導電層を形成する工程とを備えた、
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940691A JPH04354137A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940691A JPH04354137A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354137A true JPH04354137A (ja) | 1992-12-08 |
Family
ID=15008764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12940691A Pending JPH04354137A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPH02216848A (ja) * | 1989-02-16 | 1990-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-05-31 JP JP12940691A patent/JPH04354137A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPH02216848A (ja) * | 1989-02-16 | 1990-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |