KR940003606B1 - 반도체장치 - Google Patents
반도체장치 Download PDFInfo
- Publication number
- KR940003606B1 KR940003606B1 KR1019910001172A KR910001172A KR940003606B1 KR 940003606 B1 KR940003606 B1 KR 940003606B1 KR 1019910001172 A KR1019910001172 A KR 1019910001172A KR 910001172 A KR910001172 A KR 910001172A KR 940003606 B1 KR940003606 B1 KR 940003606B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- polysilicon
- conductive
- semiconductor substrate
- impurity
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 239000012535 impurity Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 77
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 43
- 229920005591 polysilicon Polymers 0.000 description 43
- 238000002347 injection Methods 0.000 description 18
- 239000007924 injection Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 1실시예를 표시한 반도체장치의 컨택트 구조를 설명하는 단면도.
제2도는 종래의 반도체장치의 컨택트 구조를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 3a,3b,3c : 게이트전극
4a,4b,4c : 절연막 6a,6b,6c :사이드월
8c : 폴리실리콘패드 9 : 절연막
10a,10b : 사이드월 11 : 폴리실리콘패드
13a,13b : 상층배선 15a,15b : 컨택트홀
이 발명은, 반도체장치에 관한 것이고, 특히, 제1도전형의 반도체기판상의 소자분리영역간에 소정의 간격을 두고 적어도 2개의 도전형의 불순물영역이 형성된 반도체장치에 관한 것이다.
종래, 반도체기판상의 소자분리영역간에 소정의 간격을 두고 2개의 불순물영역이 형성된 반도체장치가 알려져 있다. 그리고, 그 불순물영역에는 배선층이 접속되어 있다. 그 배선층과 불순물영역이 접촉하는 컨택트부의 구조로서, 배선층과 불순물영역과의 사이에 도전층을 형성하는 구조가 알려져 있다.
제2도는 종래의 반도체장치의 컨택트구조를 표시한 단면도이다.
제2도를 참조하여, 반도체장치는 반도체기판(1)과, 반도체(1)기판상에 형성된 소자를 분리하기 위해서의 소자분리(2a, 2b)와, 소자분리(2a, 2b)에 에워쌓인 영역에 소정의 간격을 두고 형성된 불순물주입층(5a, 7a, 5b, 7b)과, 소자분리(2a, 2b)상에 직접 형성되는 동시에 불순물주입층(5a, 7a, 5b, 7b)사이에 게이트절연막(14)을 끼워서 형성된 게이트전극(3a, 3b, 3c)과, 게이트전극(3a, 3b, 3c)의 측벽부에 형성된 사이드월(6a, 6b, 6c)과, 게이트(3a, 3b, 3c)상에 형성된 절연막(4a, 4b, 4c)와, 불순물주입층(5a, 7a)에 접속되어 게이트전극(3a, 3b)의 측벽부 및 상부에 사이드월(6a, 6b) 및 절연막(4a, 4b)을 끼워 형성된 전극재료로 되는 폴리실리콘패드(8a)와, 불순물주입층(5b, 7b)에 접속되어 게이트전극(3b, 3c)의 측벽부 및 상부에 사이드월(6b, 6c) 및 절연막(4b, 4c)을 끼워 형성된 폴리실리콘패드(8b)와, 반도체기판(1)상의 전면에 형성되어, 폴리실리콘패드(8a, 8b)상에 컨택트홀(15a, 15b)이 형성된 층간절연막(12)과 층간절연막(12)상 및 컨택트홀(15a)내에 폴리실리콘패드(8a)과 접촉하도록 형성된 상층배선(13a)과, 층간절연막(12)상 및 컨택트홀(15b)내에 폴리실리콘패드(8b)와 접촉하도록 형성된 상층배선(13b)을 포함한다.
이와 같이, 종래에는, 상층배선(13a, 13b)과, 불순물주입층(5a, 7a, 5b, 7b)사이에 폴리실리콘패드(8a, 8b)를 형성하였었다.
이 폴리실리콘패드(8a, 8b)를 형성하는 것에 의해, 상층배선(13a, 13b)을 형성하는 공정이 간단하게 되어, 제조프로세스상의 곤란성을 해소하였다.
다음은 제2도에 표시한 반도체장치의 제조방법에 대해 설명한다.
우선, 반도체기판(1)상에 선택적으로 소자분리(2a, 2b)를 형성한다.
그리고, 열산화를 행하는 것에 의해 게이트절연막(14)을 형성하다.
게이트절연막(14)상에 불순물이 도프된 폴리실리콘등의 전극재료를 퇴적한다.
더욱 그위에 실리콘산화막등의 절연막을 퇴적한다.
이 전극재료 및 절연막중 게이트전극(3a, 3b, 3c)이 형성되는 이외의 부분을 사진제판 및 에칭을 사용하여 제거한다.
반도체기판(1)에 반도체기판(1)과 반대의 도전형을 가지는 이온을 주입한다.
이것에 의해, 우선 불순물주입층(5a, 5b)이 형성된다.
그리고, 반도체기판(1)상의 전면에 실리콘산화막등의 절연막을 퇴격하고 에치백을 행하는 것에 의해 사이드월(6a, 6b, 6c)을 형성한다.
그후, 반도체기판(1)상의 인접하는 게이트전극간에 반도체기판(1)과 반대의 도전형 이온을 주입한다.
이것에 의해, 불순물주입층(7a, 7b)가 형성된다.
불순물주입층(5a, 7a, 5b, 7b)상에 도전성을 가진 재료를 형성하여 폴리실리콘패드(8a, 8b)을 패터닝한다.
층간절연막(12)을 전면에 퇴적하여 컨택트홀(15a, 15b)을 형성한다.
층간절연막(12)상 및 컨택트홀(15a, 15b)내에 각각 상층배선(13a, 13b)을 형성한다.
상기와 같이, 종래에는, 상층배선(13a, 13b)과 불순물주입층(5a, 7a, 5b, 7b)사이에 폴리실리콘패드(8a, 8b)를 각각 사이에 끼워 형성하는 것에 의해, 상층배선(13a, 13b)의 형성을 용이하게 하였다.
그러나, 반도체장치의 집적화에 수반하여 소자가 미세화하면, 게이트전극 자체에 길이가 짧게 되어, 인접하는 게이트전극 간격도 작게 된다.
이와 같은 상황하에서는, 종래와 같이 폴리실리콘패드(8a, 8b)를 게이트전극(3b)상에서 사진제판하여 에칭하는 것이 곤란하게 된다고 하는 불편이 생긴다.
따라서, 소자가 미세화되면 폴리실리콘패드를 형성하는 것이 곤란하다는 문제점이 있었다.
또, 설사, 소자가 미세화된 때에 폴리실리콘패드를 형성할 수 있다고 하여도, 폴리실리콘패드상에 상층배선을 정확히 형성하는 것은 곤란하고, 상층배선의 1부가 게이트전극상에 직접 형성되어서 상층배선과 게이트전극이 쇼트한다고 하는 불편이 생기는 경우도 있었다.
더욱, 실리콘패드가 형성될 수 없는 경우에는, 컨택트홀의 컨택트경 자체도 작게 할 필요가 있고, 이 결과, 컨택트홀형성 때문에 사진제판 및 에칭을 행하는 것이 곤란하게 된다는 문제점이 있었다.
즉, 종래에는, 반도체장치의 집적화에 수반하여 소자가 미세화되어, 인접하는 게이트전극간의 간격이 작게된 경우에, 배선층과 불순물영역과의 사이에 도전층으로서의 폴리실리콘패드를 형성하는 것은 곤란하고, 이 결과 컨택트부의 형성이 곤란하게 된다고 하는 문제점이 있었다.
이 발명은 상기와 같은 과제를 해결하기 위해 이루워진 것이고, 반도체소자의 집적화에 수반하여 인접하는 게이트전극간의 간격이 작게된 경우에도, 불순물영역과 배선층과의 사이에 도전층을 형성하여 컨택트부를 용이하게 형성하는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
이 발명에 있어 반도체장치는, 소자분리영역상에 형성되는 동시에 반도체기판상의 불순물영역간의 제1의 절연막을 끼워 형성된 복수의 게이트전극과, 제1도전형의 반도체기판의 소자분리영역간에 소정의 간격을 두고 형성된 적어도 2개의 제2도전형의 불순물영역중의 한쪽의 불순물영역에 접속되어 게이트전극의 측벽부 및 상부에 제2의 절연막을 끼워 형성된 제1의 도전층과, 적어도 2개의 제2도전형의 불순물영역중의 다른쪽의 불순물영역에 접속되어 적어도 그 단부가 제1의 도전층상에 제3의 절연막을 끼워 형성된 제2의 도전층과, 제1의 도전층에 접속된 제1의 배선층과, 제2의 도전층에 접속된 제2의 배선층을 포함한다.
이 발명에 관한 반도체장치에서는, 복수의 게이트전극이, 소자분리영역상에 형성되는 동시에 반도체기판상의 불순물영역간에 제1의 절연막을 끼워 형성되어, 제1의 도전층이 적어도 2개의 제2도전형의 불순물영역중의 한쪽의 불순물영역에 접속되어 게이트전극의 측벽부 및 상부에 제2의 절연막을 끼워 형성되어, 제2의 도전층이 적어도 2개의 제2도전형의 불순물영역중의 다른쪽의 불순물영역에 접속되어 적어도 그 단부가 제1의 도전층상에 제3의 절연막을 끼워 형성되고, 제1의 배선층이 제1의 도전층에 접속되어, 제2의 배선층이 제2의 도전층에 접속된다.
즉, 제1의 도전층이 게이트전극의 측벽부 및 상부에 제2의 절연막을 끼워 형성되고, 제2의 도전층의 적어도 단부가 제1의 도전층상에 제3의 절연막을 끼워 형성되므로, 인접하는 게이트전극의 간격이 작게되었을 경우에도, 불순물영역과 배선층과의 사이에 도전층을 형성할 수가 있다.
[실시예]
제1도는 본 발명의 1실시예를 표시한 반도체장치의 컨택트구조를 설명하는 단면도이다.
제1도를 참조하여, 반도체장치는, 반도체기판(1)과, 반도체기판(1)상에 형성된 소자를 분리하기 위해 소자분리(2a, 2b)와, 반도체기판(1)상의 소자분리(2a, 2b)에 에워쌓인 영역에 소정의 간격을 두고 형성된 불순물주입층(5a, 7a, 5b, 7b)과, 소자분리(2a, 2b)상에 직접 형성되고, 또한 불순물주입층(5a, 7a, 5b, 7b)사이에 게이트절연막(14)을 끼워 형성된 게이트전극(3a, 3b, 3c)과, 게이트전극(3a, 3b, 3c)의 측벽부에 각각 형성된 사이드월(6a, 6b, 6c)과, 게이트전극(3a, 3b, 3c)상에 각각 형성된 절연막(4a, 4b, 5c)과, 불순물주입층(5a, 7a)에 접속되어, 게이트전극(3a, 3b)의 사이드월(6a, 6b) 및 절연막(4a, 4b)상에 형성된 폴리실리콘패드(8c)와, 폴리실리콘패드(8c)의 측벽부에 형성된 사이드월(10a, 10b)과, 폴리실리콘패드(8c)상에 형성된 절연막(9)과, 불순물주입층(5b, 7b)에 접속되고, 게이트전극(3b, 3c)의 사이드월(6a, 6b) 및 절연막(4b, 4c)상에 형성되고 또한 폴리실리콘패드(8c)상에 절연막(9) 및 사이드월(10b)을 끼워 형성된 폴리실리콘패드(11)와, 폴리실리콘패드(8c)상의 절연막(9) 및 절연막(12)에 설치된 컨택트홀(15a)과, 폴리실리콘패드(11)상의 절연막(12)에 설치된 컨택트홀(15b)과, 컨택트홀(15a) 및 절연막(12)상에 폴리실리콘패드(8c)와 접촉하도록 형성된 상층배선(13a)과, 컨택트홀(15b) 및 절연막(12)상에 폴리실리콘패드(11)와 접촉하도록 형성된 상층배선(13b)을 포함한다.
본 실시예에서는, 이와 같이, 폴리실리콘패드(8c)와 폴리실리콘패드(11)를 겹쳐 쌓는 구조로 하는 것에 의하여, 반도체장치의 집적화에 수반하여 소자가 미세화하여 게이트전극길이 및 게이트전극간격이 짧아진 경우에도, 제조상의 곤란성을 수반하는 일은 없고 불순물주입층(5a, 7a, 5b, 7b)과 상층배선층(13a, 13b)사이에 각각 폴리실리콘패드(8c, 11)를 형성할 수가 있다.
이 결과, 상층배선(13a, 13b)을 형성하기 위해서는 컨택트홀(15a, 15b)의 형성이 용이하게 된다.
즉, 미세화되었거나 하더라도, 컨택트홀(15a, 15b)의 치수정도(精度)가 엄격히 요구되는 일은 없고, 또, 컨택트홀(15a, 15b)의 내경자체도 크게 할 수가 있다.
따라서, 컨택트부에서의 소자의 미세화에 수반하는 제법상의 곤란성을 해소할 수가 있어, 제조시의 제품율을 높게 할 수가 있다.
다음은, 제1도에 표시한 반도체장치의 컨택트구조를 형성하기 위해서의 제조프로세스에 대해 설명한다.
우선, 반도체기판(1)상에 선택적으로 소자분리(2a, 2b)를 형성한다.
그리고, 열산화를 행하는 것에 의해 게이트절연막(14)을 형성하고, 더욱 그위에 불순물이 도프된 폴리실리콘등의 전극재료를 퇴적한다.
전극재료상에 실리콘산화막등의 절연막을 퇴적한다.
최종적으로 게이트전극(3a, 3b, 3c)이 형성되는 영역이외의 영역을 사진제판기술 및 에칭에 의해 패터닝하여 제거한다.
다음은, 반도체기판(1)상에 반도체기판(1)과 반대의 도전형 이온을 주입한다.
이것에 의해, 우선 불순물주입층(5a, 5b)이 형성된다.
반도체기판(1)상의 전면에 실리콘산화막등의 절연막을 퇴적한다.
이 퇴적한 절연막을 에치백하는 것에 의해 사이드월(6a, 6b, 6c)을 형성한다.
그리고, 반도체기판(1)상에 반도체기판(1)과 반대의 도전형 이온을 주입한다.
이것에 의해, 불순물주입층(7a, 7b)이 형성된다.
폴리실리콘등에 도전성을 가지는 재료를 전면에 퇴적한 후, 실리콘산화막등의 절연막을 퇴적한다.
그리고, 사진제판기술 및 에칭기술을 사용하여, 불순물주입층(5a, 7a)에 접속되고 또한 게이트전극(3a, 3b)에 얹힌 형으로 폴리실리콘패드(8c)를 형성한다.
그리고, 전면에 실리콘산화막등의 절연막을 퇴적하고 에치백을 행하는 것에 의해 폴리실리콘패드(8c)의 측벽부에 사이드월(10a, 10b)을 형성한다.
다음은, 폴리실리콘등의 도전성재료를 전면에 퇴적한다.
사진제판기술 및 에칭기술을 사용하여 불순물주입층(5b, 7b)에 접속되어, 게이트전극(3b, 3c)상에 얹히게 하는 동시에 폴리실리콘패드(8c)상에 절연막(9)을 끼워 형성된 구조의 폴리실리콘패드(11)를 형성한다.
그후, 층간 절연막(12)을 퇴적하여 폴리실리콘패드(8c, 11)상에 컨택트홀(15a, 15b)을 형성한다.
컨택트홀(15a, 15b)에 각각 상층배선(13a, 13b)을 형성한다.
이것에 의해, 불순물주입층(5a, 7a)과 상층배선(13b)과는 폴리실리콘패드(8c)에 의해 접속되고, 불순물주입층(5b, 7b)과 상층배선(13b)과는 폴리실리콘패드(11)에 의해 접속되는 구조로 된다.
더욱, 본 실시예에서는, 불순물주입층과 상층배선과의 컨택트방법으로서 폴리실리콘패드를 형성하도록 하였으나, 본 발명은 이것에 한정하지 않고, 일반적인 하부배선과 상부배선과의 컨택트부에 대해서도 적용가능하다.
또, 본 실시예에서는, 게이트전극의 재료로서, 불순물이 도프된 폴리실리콘을 사용했으나, 본 발명은 이것에 한정하지 않고, 고융점금속 실리사이드층 또는 고융점금속 폴리사이드 또는 고융점금속등이라도 좋다.
더욱, 본 실시예에서는, 전개재료의 1예로서 폴리실리콘등으로 되는 폴리실리콘패드를 표시했으나, 본 발명은 이것에 한정하지 않고, 전동성을 가지는 재료이면 어느것이라도 좋다.
이상과 같이, 이 발명에 의하면, 제1의 도전층을 게이트전극의 측벽부 및 상부에 제2의 절연막을 끼워 형성하고, 제2의 도전층의 적어도 단부를 제1의 도전층상에 제3의 절연막을 끼워 형성하는 것에 의해, 인접하는 게이트전극간의 간격이 작을 경우에도 불순물영역과 배선층과의 사이에 도전층을 형성할 수 있기 때문에, 반도체소자의 집적화에 수반하여 게이트전극간격이 작게된 경우에도, 컨택트부를 용이하게 형성할 수가 있다.
Claims (1)
- 제1도전형의 반도체기판상의 소자분리영역간에 소정의 간격을 두고 적어도 2개의 제2도전형의 불순물영역이 형성된 반도체장치에 있어서, 상기 소자분리영역상에 형성되는 동시에 상기 반도체기판상의 상기 불순물영역간에 제1의 절연막을 끼워 형성된 복수의 게이트전극과, 상기 적어도 2개의 제2도전형의 불순물영역중의 한쪽의 불순물영역에 접속되고, 상기 게이트전극의 측벽부 및 상부에 제2의 절연막을 끼워 형성된 제1의 도전층과, 상기 적어도 2개의 제2도전형의 불순물 영역중의 다른쪽의 불순물영역에 접속되고, 적어도 그 단부가 상기 제1의 도전층상에 제3의 절연막을 끼워 형성된 제2의 도전층과, 상기 제1의 도전층에 접속된 제1의 배선층과, 상기 제2의 도전층에 접속된 제2의 배선층을 포함하는 반도체장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-63671 | 1990-03-13 | ||
JP2063671A JP2623019B2 (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910017656A KR910017656A (ko) | 1991-11-05 |
KR940003606B1 true KR940003606B1 (ko) | 1994-04-25 |
Family
ID=13236052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910001172A KR940003606B1 (ko) | 1990-03-13 | 1991-01-24 | 반도체장치 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2623019B2 (ko) |
KR (1) | KR940003606B1 (ko) |
DE (1) | DE4107883A1 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4143389C2 (de) * | 1990-04-27 | 1994-11-24 | Mitsubishi Electric Corp | Verfahren zum Herstellen eines DRAM |
DE4113733C2 (de) * | 1990-04-27 | 1996-01-25 | Mitsubishi Electric Corp | Feldeffekttransistor, Verfahren zur Herstellung derselben und DRAM unter Verwendung desselben |
US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
JP2934325B2 (ja) * | 1990-05-02 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
USRE40790E1 (en) | 1992-06-23 | 2009-06-23 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
US5229326A (en) * | 1992-06-23 | 1993-07-20 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5559773A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Method of fabricating mis semiconductor device |
JPS58142579A (ja) * | 1982-02-18 | 1983-08-24 | Mitsubishi Electric Corp | Mosトランジスタ |
JPS6110271A (ja) * | 1985-05-02 | 1986-01-17 | Hitachi Ltd | 半導体装置 |
JPS61292951A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置の製法 |
JP2548957B2 (ja) * | 1987-11-05 | 1996-10-30 | 富士通株式会社 | 半導体記憶装置の製造方法 |
JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR940005729B1 (ko) * | 1989-06-13 | 1994-06-23 | 삼성전자 주식회사 | 디램셀의 제조방법 및 구조 |
-
1990
- 1990-03-13 JP JP2063671A patent/JP2623019B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-24 KR KR1019910001172A patent/KR940003606B1/ko not_active IP Right Cessation
- 1991-03-12 DE DE4107883A patent/DE4107883A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE4107883A1 (de) | 1991-09-19 |
JP2623019B2 (ja) | 1997-06-25 |
KR910017656A (ko) | 1991-11-05 |
JPH03263330A (ja) | 1991-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930007754B1 (ko) | 반도체장치의 제조방법 | |
US5444021A (en) | Method for making a contact hole of a semiconductor device | |
KR890008984A (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
JPH05206451A (ja) | Mosfetおよびその製造方法 | |
US4616402A (en) | Method of manufacturing a semiconductor device with a stacked-gate-electrode structure | |
KR940003606B1 (ko) | 반도체장치 | |
US5643832A (en) | Semiconductor device and method for fabrication thereof | |
US4268847A (en) | Semiconductor device having an insulated gate type field effect transistor and method for producing the same | |
US5390144A (en) | Semiconductor memory | |
US5396105A (en) | Semiconductor device | |
JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
KR100473307B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
JP2767104B2 (ja) | 半導体装置の製造方法 | |
JP2695812B2 (ja) | 半導体装置 | |
JPH10326896A (ja) | 半導体装置及びその製造方法 | |
JP2701828B2 (ja) | 半導体装置及びその製造方法 | |
KR0167669B1 (ko) | 반도체장치의 제조방법 | |
JPH06244206A (ja) | Misトランジスタの製造方法 | |
JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
KR100247229B1 (ko) | 개선된콘택구조를가지는반도체장치및콘택형성방법 | |
JPH01307269A (ja) | 半導体装置 | |
JPS6194371A (ja) | 半導体装置 | |
JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
JPS5843574A (ja) | 電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 19990408 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |