JPH01307269A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01307269A JPH01307269A JP13821888A JP13821888A JPH01307269A JP H01307269 A JPH01307269 A JP H01307269A JP 13821888 A JP13821888 A JP 13821888A JP 13821888 A JP13821888 A JP 13821888A JP H01307269 A JPH01307269 A JP H01307269A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、S OI (5olid 5tate On
In5ulator)構造の大規模集積回路などの半
導体装置に関する。
In5ulator)構造の大規模集積回路などの半
導体装置に関する。
従来の技術
第3図は典型的な先行技術の半導体装置(MOS F
ET)10の構成を示す断面図であり、第4図は半導体
装置10の平面図である。半導体装置10は、基板1と
絶縁層4と、配線層6とを含んで構成される。シリコン
などから成る基板1の所定の領域にはゲート電極5が積
層される。このゲート電極5はたとえばシリコンまたは
各種金属などであって基板1に対向する表面には、たと
えば熱酸化によって酸化膜8が形成されている。基板1
の一方の表面の所定部位には不純物イオンの注入によっ
てソース及びドレイン領域の拡散層2a、2bが形成さ
れる。
ET)10の構成を示す断面図であり、第4図は半導体
装置10の平面図である。半導体装置10は、基板1と
絶縁層4と、配線層6とを含んで構成される。シリコン
などから成る基板1の所定の領域にはゲート電極5が積
層される。このゲート電極5はたとえばシリコンまたは
各種金属などであって基板1に対向する表面には、たと
えば熱酸化によって酸化膜8が形成されている。基板1
の一方の表面の所定部位には不純物イオンの注入によっ
てソース及びドレイン領域の拡散層2a、2bが形成さ
れる。
また隣接して基板1上に形成される半導体素子との電気
的影響を防止するために熱酸化によって選択的に酸化膜
3が形成されている。
的影響を防止するために熱酸化によって選択的に酸化膜
3が形成されている。
基板1の拡散層2a、2bが形成されている表面には、
絶縁膜4が設けられる。この絶縁膜4にはホトリソグラ
フィおよびエツチングなどによって拡散層2a、2bが
形成されている領域内にソース及びトレインのコンタク
トホール7a、7bがそれぞれ形成される。第3図さら
に上層にはアルミニウムシリコンなどの配線層6a、6
bがホトリソグラフィなどの工程によって選択的に形成
される。この配線層6a、6bと拡散N2a、2bとは
コンタクトホール7a、7bにおいてそれぞれ電気的に
接続されている。
絶縁膜4が設けられる。この絶縁膜4にはホトリソグラ
フィおよびエツチングなどによって拡散層2a、2bが
形成されている領域内にソース及びトレインのコンタク
トホール7a、7bがそれぞれ形成される。第3図さら
に上層にはアルミニウムシリコンなどの配線層6a、6
bがホトリソグラフィなどの工程によって選択的に形成
される。この配線層6a、6bと拡散N2a、2bとは
コンタクトホール7a、7bにおいてそれぞれ電気的に
接続されている。
このようにして半導体装置10において電界効果トラン
ジスタ素子が形成される。また、Sol構造の半導体装
置にあっても、上記のような素子構造を踏襲して同様に
作製されている。
ジスタ素子が形成される。また、Sol構造の半導体装
置にあっても、上記のような素子構造を踏襲して同様に
作製されている。
発明が解決しようとする課題
上述した半導体装置10において、半導体装置10の高
機能化を図るために集積度を向上しようとする場合には
、基板1に形成される回路パターンをvl、ti化する
必要がある。したがってコンタクトホール7a、7bの
面積も小さくなってしまう。
機能化を図るために集積度を向上しようとする場合には
、基板1に形成される回路パターンをvl、ti化する
必要がある。したがってコンタクトホール7a、7bの
面積も小さくなってしまう。
コンタクトホールの面積が小さくなると、接続の信頼性
が低下するとともに配線層6a、6bと拡散層2a、2
bとの接続面での電気抵抗が増大し、動作の信頼性も低
下してしまう、また微細なコンタクトホールを形成する
ためには、紫外線S光工程、エツチング工程および検査
などの一連の製作工程を複雑化しなければならないとい
う問題が生じる。
が低下するとともに配線層6a、6bと拡散層2a、2
bとの接続面での電気抵抗が増大し、動作の信頼性も低
下してしまう、また微細なコンタクトホールを形成する
ためには、紫外線S光工程、エツチング工程および検査
などの一連の製作工程を複雑化しなければならないとい
う問題が生じる。
本発明の目的は、上記技術的課題を解決し、集積度を格
段に向上し、その高機能化を図ることができる半導体装
置を提供することである。
段に向上し、その高機能化を図ることができる半導体装
置を提供することである。
課題を解決するための手段
本発明は、電気絶縁性材料から成る第1の絶縁層と、
この第1の絶縁層上に部分的に形成された半導体層と、
この半導体層上および第1の絶縁層上に形成された電気
絶縁性材料から成る第2の絶縁層と、前記半導体層の所
定表面からその側壁に亘って露出するように前記第2の
絶縁層に形成されたコンタクトホールと、 前記第2の絶縁層から露出している前記半導体層の所定
表面部分からその側壁に亘って形成された電極とを有す
ることを特徴とする半導体装置である。
絶縁性材料から成る第2の絶縁層と、前記半導体層の所
定表面からその側壁に亘って露出するように前記第2の
絶縁層に形成されたコンタクトホールと、 前記第2の絶縁層から露出している前記半導体層の所定
表面部分からその側壁に亘って形成された電極とを有す
ることを特徴とする半導体装置である。
作 用
本発明に従えば、電気絶縁性材料から成る第1絶縁層上
に半導体層が部分的に、換言すれば、複数の場合には相
互に分散されて形成される。この半導体層上および第1
の絶縁層上には前記絶縁性材料から成る第2絶縁層が形
成され、前記半導体層の所定表面からその側壁に亘って
露出するように、前記第2の絶縁層にコンタクトホール
が形成され、電極は、このコンタクトホールを介して第
2絶縁層から露出している半導体層の所定表面部分から
その側壁に亘って形成される。
に半導体層が部分的に、換言すれば、複数の場合には相
互に分散されて形成される。この半導体層上および第1
の絶縁層上には前記絶縁性材料から成る第2絶縁層が形
成され、前記半導体層の所定表面からその側壁に亘って
露出するように、前記第2の絶縁層にコンタクトホール
が形成され、電極は、このコンタクトホールを介して第
2絶縁層から露出している半導体層の所定表面部分から
その側壁に亘って形成される。
したがって電極は少なくとも半導体層の側壁にまで形成
され得るので、電極の面積を増大することができ、電極
形成において高精度を要しないので製造工程を簡単化す
ることができ、なおかつ電極と半導体層との接触抵抗を
減少することができる。
され得るので、電極の面積を増大することができ、電極
形成において高精度を要しないので製造工程を簡単化す
ることができ、なおかつ電極と半導体層との接触抵抗を
減少することができる。
実施例
第1図は本発明の一実施例の半導体装置20の一部構成
を示す断面図であり、第2図は半導体装!20の平面図
である。半導体装置20では第1の絶縁層である絶縁1
1118の形成されたシリコン基板11上に半導体層1
9、ゲート電w115.絶縁膜14および配線116a
、16bなどを形成して半導体素子であるFETなどが
形成されている。以下、半導体装置20の製造工程にし
たがって構成を説明する。
を示す断面図であり、第2図は半導体装!20の平面図
である。半導体装置20では第1の絶縁層である絶縁1
1118の形成されたシリコン基板11上に半導体層1
9、ゲート電w115.絶縁膜14および配線116a
、16bなどを形成して半導体素子であるFETなどが
形成されている。以下、半導体装置20の製造工程にし
たがって構成を説明する。
シリコン基板11は、単結晶シリコンまたは多結晶シリ
コンなどから成り、従来の公知の方法によって必要に応
じて回路素子が作り込まれる。このシリコン基板11の
一方の表面には絶縁11i118が形成される。
コンなどから成り、従来の公知の方法によって必要に応
じて回路素子が作り込まれる。このシリコン基板11の
一方の表面には絶縁11i118が形成される。
絶縁膜18は半導体装置20をシリコン基板11上に形
成された5OInI造となすためのもので、シリコン基
板11を酸化して形成してもよいし、CVDなどによっ
て形成してもよい。
成された5OInI造となすためのもので、シリコン基
板11を酸化して形成してもよいし、CVDなどによっ
て形成してもよい。
絶縁膜18の第112I上層には、半導体層19が積層
される。この半導体層19はたとえば多結晶シリコンを
溶融再結晶して得られ、絶縁膜18上全面に形成した後
、回路素子を形成する部分以外の領域の半導体層をエツ
チング等によって除去し、島状等に加工して形成される
。
される。この半導体層19はたとえば多結晶シリコンを
溶融再結晶して得られ、絶縁膜18上全面に形成した後
、回路素子を形成する部分以外の領域の半導体層をエツ
チング等によって除去し、島状等に加工して形成される
。
この半導体層19の第1図上面には回路素子の形成部分
である所定の部位に、ゲート絶縁膜21が形成される。
である所定の部位に、ゲート絶縁膜21が形成される。
ゲート絶縁膜21はたとえばStO□等から成る。この
ゲート絶縁膜21の第1図上層にはドーピングされた低
抵抗多結晶シリコンあるいは各種金属などから成るゲー
ト電極15が被着される。
ゲート絶縁膜21の第1図上層にはドーピングされた低
抵抗多結晶シリコンあるいは各種金属などから成るゲー
ト電極15が被着される。
この後、ゲート電極15をマスクとして不純物イオンの
注入を行うことによって、半導体層19上にソース領域
およびドレイン領域として拡散層12a、12bが選択
的に形成される。
注入を行うことによって、半導体層19上にソース領域
およびドレイン領域として拡散層12a、12bが選択
的に形成される。
次に半導体20のさらに上層には、第2の絶縁層である
絶縁膜14が被覆される。この絶縁膜14はたとえばC
VDなどによって全面的に被着された酸化膜などであっ
て、コンタクトホール17a、17bが開口される。コ
ンタクトホール17a、17bは、ホトレジストをマス
クを介して露光し、RI E (Reactive ■
on Etching)などの方法によって、この拡散
層12a、12bの形成される領域の一部からこの側壁
に亘って、および絶縁膜18に達するように所定部位に
開口される。
絶縁膜14が被覆される。この絶縁膜14はたとえばC
VDなどによって全面的に被着された酸化膜などであっ
て、コンタクトホール17a、17bが開口される。コ
ンタクトホール17a、17bは、ホトレジストをマス
クを介して露光し、RI E (Reactive ■
on Etching)などの方法によって、この拡散
層12a、12bの形成される領域の一部からこの側壁
に亘って、および絶縁膜18に達するように所定部位に
開口される。
なおコンタクトホール17a、17bの形成に際して、
絶縁膜18に達するまで絶縁膜14をエツチングする必
要はなく、少なくとも半導体層1つの所定表面及びその
側壁が露出するようになせばよい。
絶縁膜18に達するまで絶縁膜14をエツチングする必
要はなく、少なくとも半導体層1つの所定表面及びその
側壁が露出するようになせばよい。
この後、コンタクトホール17a、17bを含む領域に
個別的にソース及びドレイン配線層16a、16bが形
成される。なお半導体層19は、RIEによるエツチン
グを行う場合にはエツチングのマスクとなるので絶縁膜
18のサイドエツチングを防止することができる。また
コンタクトホール17a、17bの形成時には高精度の
エツチングを必要としない。
個別的にソース及びドレイン配線層16a、16bが形
成される。なお半導体層19は、RIEによるエツチン
グを行う場合にはエツチングのマスクとなるので絶縁膜
18のサイドエツチングを防止することができる。また
コンタクトホール17a、17bの形成時には高精度の
エツチングを必要としない。
さらにコンタクトホール17a、17bを含む領域にお
いて配線J116a、16bが形成される。
いて配線J116a、16bが形成される。
この配線層16a、16bは、CVDおよびホトリング
ラフィなどによって所定の部位に形成されコンタクトホ
ール17a、17bにおいては拡散Ji12a、12b
とそれぞれ電気的に接続されている。
ラフィなどによって所定の部位に形成されコンタクトホ
ール17a、17bにおいては拡散Ji12a、12b
とそれぞれ電気的に接続されている。
上述したようにコンタクトホール17a、17bを形成
することによって配線層16a、16bと、拡散層12
a、12t+との接触領域は拡散層12a、12bの第
1図上面だけでなく、拡散層12a、12bの側壁にま
で広がる。したがって従来技術に関連して説明した配線
層と拡散層との接触面積よりも広い接触面積で配線層1
6a、16bと拡散層12a、12bとを接続すること
ができる。これによって配線層16a、16bと拡散層
12a、12bとの接触抵抗を低減することができる。
することによって配線層16a、16bと、拡散層12
a、12t+との接触領域は拡散層12a、12bの第
1図上面だけでなく、拡散層12a、12bの側壁にま
で広がる。したがって従来技術に関連して説明した配線
層と拡散層との接触面積よりも広い接触面積で配線層1
6a、16bと拡散層12a、12bとを接続すること
ができる。これによって配線層16a、16bと拡散層
12a、12bとの接触抵抗を低減することができる。
さらに本実施例においては、コンタクトホール17a、
17bにおける拡散層12a、12bと絶縁膜14との
表面段差が軽減されるので、接続の信頼性が一層向上さ
れる。
17bにおける拡散層12a、12bと絶縁膜14との
表面段差が軽減されるので、接続の信頼性が一層向上さ
れる。
具体的には、たとえば1Mビットダイナミックランダム
アクセスメモリの半導体装置においては、従来の技術で
は、1μm径以下のコンタクトホールを形成しなけらば
ならなかった。しかしながら本発明によれば2μmある
いはそれ以上の径を有するコンタクトホールを形成して
、1Mビットダイナミックランダムアクセスメモリを製
造することができる。したがって、高精度を必要とする
製造工程が簡略化され、より一層の集積度の向上を図る
ことができる。
アクセスメモリの半導体装置においては、従来の技術で
は、1μm径以下のコンタクトホールを形成しなけらば
ならなかった。しかしながら本発明によれば2μmある
いはそれ以上の径を有するコンタクトホールを形成して
、1Mビットダイナミックランダムアクセスメモリを製
造することができる。したがって、高精度を必要とする
製造工程が簡略化され、より一層の集積度の向上を図る
ことができる。
本実施例においては、シリコン基板11上に絶縁膜18
を形成し、この絶縁膜18上に半導体素子を形成する場
きについて説明したけれども、たとえばガラス基板など
に薄膜で半導体素子を形成するT P T (Thin
Filn+ Transistor)などにおいても
、本発明を実施することが可能である。
を形成し、この絶縁膜18上に半導体素子を形成する場
きについて説明したけれども、たとえばガラス基板など
に薄膜で半導体素子を形成するT P T (Thin
Filn+ Transistor)などにおいても
、本発明を実施することが可能である。
本実施例では、SOI構造でFET (Field E
ffect Transistor)を構成する場合に
本発明を実施したけれども、FETに限る必要はなく、
SOI構造であれば池の半導体素子を構成する場合にも
本発明を実施することができる。
ffect Transistor)を構成する場合に
本発明を実施したけれども、FETに限る必要はなく、
SOI構造であれば池の半導体素子を構成する場合にも
本発明を実施することができる。
発明の詳細
な説明したように本発明によれば、コンタクトホールに
おける配線層と拡散層との接触面禎を増大することがで
き、配線層と拡散層との接触抵抗を低減することができ
る。したがって半導体装置の集積度を格段に向上するこ
とができ、半導体装置の高機能化を図ることができる。
おける配線層と拡散層との接触面禎を増大することがで
き、配線層と拡散層との接触抵抗を低減することができ
る。したがって半導体装置の集積度を格段に向上するこ
とができ、半導体装置の高機能化を図ることができる。
しかもコンタクトホールの形成が容易になるので製造工
程が簡単化され半導体装置の信頼性を向上することがで
きる。
程が簡単化され半導体装置の信頼性を向上することがで
きる。
第1図および第2図は本発明の一実施例の半導体装W2
0の構成を示す断面図および平面図、第3図および第4
図は先行技術の半導体装置10の構成を示す断面図およ
び平面図である。 11−・・基板、12a、12b・=拡散層、14゜1
8・・・絶縁膜、15・・・ゲート電極、16・・・配
線層、17a、17b・・・コンタクトホール、19・
・・半導体層、20・・・半導体装置、21・・・ゲー
ト酸化膜代理人 弁理士 画数 圭一部 第 1 : 落 22
0の構成を示す断面図および平面図、第3図および第4
図は先行技術の半導体装置10の構成を示す断面図およ
び平面図である。 11−・・基板、12a、12b・=拡散層、14゜1
8・・・絶縁膜、15・・・ゲート電極、16・・・配
線層、17a、17b・・・コンタクトホール、19・
・・半導体層、20・・・半導体装置、21・・・ゲー
ト酸化膜代理人 弁理士 画数 圭一部 第 1 : 落 22
Claims (1)
- 【特許請求の範囲】 電気絶縁性材料から成る第1の絶縁層と、 この第1の絶縁層上に部分的に形成された半導体層と、 この半導体層上および第1の絶縁層上に形成された電気
絶縁性材料から成る第2の絶縁層と、前記半導体層の所
定表面からその側壁に亘って露出するように前記第2の
絶縁層に形成されたコンタクトホールと、 前記第2の絶縁層から露出している前記半導体層の所定
表面部分からその側壁に亘って形成された電極とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13821888A JPH01307269A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13821888A JPH01307269A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01307269A true JPH01307269A (ja) | 1989-12-12 |
Family
ID=15216850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13821888A Pending JPH01307269A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01307269A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003188386A (ja) * | 2001-12-20 | 2003-07-04 | Sony Corp | 半導体装置およびその製造方法 |
JP2013055080A (ja) * | 2011-08-31 | 2013-03-21 | Japan Display East Co Ltd | 表示装置および表示装置の製造方法 |
-
1988
- 1988-06-03 JP JP13821888A patent/JPH01307269A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003188386A (ja) * | 2001-12-20 | 2003-07-04 | Sony Corp | 半導体装置およびその製造方法 |
JP2013055080A (ja) * | 2011-08-31 | 2013-03-21 | Japan Display East Co Ltd | 表示装置および表示装置の製造方法 |
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