JPS6315467A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置に関するもので、特に三次元的
に構成された〜ＩＯＳトランジスタに係わる。

（従来の技術） 一般に、ＭＯＳトランジスタは半導体基体上に形成され
ている。しかし、近年Ｓｏｌ＜　ｓ　１ｌｉｃｏｎ　　
ｏ　ｎ　　Ｉｎ５ｕｌａｔｏｒ）技術を使って、半導体
基体の表面にＭＯＳトランジスタを、さらにこの基体上
に絶縁膜を介して形成した単結晶シリコン層の表面にも
ＭＯＳ　トランジスタを形成するいわゆる三次元ＩＣ技
術の開発が進められている。このような構成を取ること
によって、半導体基体表面およびその上に形成された単
結晶シリコン層の両層にＭｏＳトランジスタを形成する
ことができ、二次元的なものに比べて単位面積あたりの
集積度を向上させることができる。

しかし、従来の三次元ＩＣ技術では、水平面にのみトラ
ンジスタを形成するため、単位体積あたりの集積度を上
げるためには、それぞれの平面パターンの集積度を上げ
る以外に方法がなかった。

このため、高集積化には自ずと限界がある。

（発明が解決しようとする問題点） 上述したように、従来の三次元ＩＣ技術では、単位体積
あたりの集積度を向上させるためには平面パターンの集
積度を上げる必要があり、これには限界があった。

この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、平面パターンの集積度を上
げることなく単位体積あたりの集ｌａ［を向上できる半
導体装置を提供することである。

［発明の構成］ （問題点を解決するための手段） この発明においては、単位体積あたりの集積度を向上さ
せるために、半導体基体の表面に第１の絶縁層を形成し
た後、この絶縁層に開口パターン（溝）を形成し、上記
絶縁層上、上記溝の側壁部、および溝の底部に連続的に
第１の多結晶シリコン層を形成する。次に、上記絶縁層
上の上記多結晶シリコン層の一部領域上および上記溝内
の上記多結晶シリコン層の側壁部に沿って第２の絶縁層
を形成し、上記第１の絶縁層上に形成した上記第２の絶
縁層上および上記溝内の第２の絶縁層の側壁部に沿って
第２の多結晶シリコン層を形成している。

（作用） 上記のような構成において、第１の絶縁層上の上記第１
の多結晶シリコン層および上記溝の底部の第１の多結晶
シリコン層に不純物を注入してソース、ドレイン領域と
し、上記第２の多結晶シリコン層をゲート重陽として用
いることにより、溝の側壁部（半導体基体表面と垂直な
面）に沿ってＭＯＳトランジスタのゲート電極およびチ
ャネル！′ｉ域を形成している。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｅ）は、この発明における半導
体装置の製造工程を順次示している。まず、（ａ）図に
示すように、シリコン基板１１上にＣＶＤ法により第１
の５ｉＯ２１！１２を約２μｍ形成する。次に、写真蝕
刻法により上記ＳｉＯ２膜１２に開口パターン（溝）１
３を形成する。

その後、上記半導体基体の全面に第１の多結晶シリコン
層（半導体層）１４を４０００人程度堆積形成する。こ
の多結晶シリコン中には体積濃度で約１ＸｌＸ１０ｌ７
”程度の不純物（ボロン）が含まれている。次に、上記
多結晶シリコン層１４の表面を５００人程堆積化し、第
２のＳ！０ｚｌｕ１５を形成する。その後、上記半導体
基体上に第２の多結晶シリコン層（導電層）１６を堆積
形成する。そして、ＰＯＣｌ２により上記多結晶シリコ
ン層１６の表面にＮ＋型の不純物であるリンを拡散する
。

次に、上記半導体基体上の全面にフォトレジストを塗布
し、ゲート＠極端子取り出しのためのコンタクトホール
となる部分に（ｂ）図に示すようなレジストパターン１
７を形成する。

その後、リアクティブ　イオン　エツチング法を用いて
上記多結晶シリコン層１６をエツチングすると、（Ｃ）
図に示すようにゲート電極パターン１６Ａおよび開口パ
ターン１３の側室部における多結晶シリコンＦＪ　１６
Ｂが残存される。

次に、上記ゲート電極パターン１６Ａおよびチャネル領
域部１６Ｃを覆うようにレジストパターン（図示せず）
を形成し、このレジストパターンをマスクにしてＳ　ｉ
　０２膜の側壁部に残存された不要な多結晶シリコン届
１６３を等方性のエツチング法であるＣＤＥ　（Ｃｈｅ
ｍｉｃａｌ　　Ｄｒｙ　　Ｅｃｈｉｎｇ　）を用いて除
去する（（ｄ）図）。

次に、上記ゲート電機パターン１６Ａをマスクにして、
上記Ｓ　ｉ　０２　Ｉｌ！　（ケート絶縁１！！ｌ）　
１５ヲエツチングする。その後、写頁蝕刻法により多結
晶シリコン１ｓ１４をエツチングして、（ｅ）図に示す
ようなソースあるいはドレイン用のパターンを形成する
。次に、上記半導体基体の全面にヒ素イオンを６Ｘ１０
”ｃｍ”程度イオン注入し、ソースおよびドレイン領１
ａｉ１４Ａ、　１４３を形成する。

この様な構成によれば、シリコン基板１１の表面に垂直
なＳｉＯ２！ｌ１１１２の側壁部にＭＯＳトランジスタ
のゲート電極およびチャネル領域を形成できるので、平
面パターンの集積度が同じであっても単位体積あたりの
集積度を向上できる。

なお、ドレイン電極の導出は、半導体基体上に絶縁層を
介して配線層を形成し、上記絶縁層にコンタクトホール
を形成して接続しても良いが、第２図に示すようにシリ
コン基板１１の表面領域に拡散ｌ！１８を形成し、この
拡散層１８を用いて導出するようにしても良い。このよ
うに構成することにより、ドレイン電極の取り出しにお
ける設計の自由度を大きくでき、このＭＯＳトランジス
タをＬＳＩチップ上に形成するのに最適である。この際
、上記拡散層１８は、シリコン基板１１にＳｉＯ２膜１
２膜形２する前に予め形成しておく。また、上記実施例
では、ソース領域１４Ａ＠ＳｉＯ２膜１２上に、ドレイ
ン領域１４Ｂを開口パターン１３の底部に形成したが、
ドレイン領域１４Ｂを５１０２Ｍ１１２上に、ソース領
域１４Ａを開口パターン１３の底部にそれぞれ形成して
も良いのはもちろんである。

第３図は、この発明の他の実施例を示すもので、上記実
施例では形成されたＭＯＳトランジスタのチャネル方向
がシリコン基板１１の表面に対して垂直方向になるのに
対し、ソース領域１４Ａをシリコン基板１１の表面に対
して水平方向に延長して形成（ソース領域１４Ａとドレ
イン領域１４Ｂをずらして形成）することにより、チャ
ネル方向をシリコン基板１１の表面に対して水平方向に
形成している。

第２図において前記第１図に対応する部分には同じ符号
を付してその詳細な説明は省略する。このような構成に
よれば、前記第１図に示した構成ではチャネル長が５ｉ
０２１１１２の！ｌＩＪｇ［で決定され、同一工程で形
成される全てのＭＯＳトランジスタのチャネル長が同じ
になる（Ｓ　ｉ　０２膜１２の膜厚を部分的に変えて形
成すればチャネル長を変えられるが）のに対し、チャネ
ル長は５ｉＯ２１１１２の膜厚に関係せず任息の値に設
定できる。

なお、上記第３図のような構成においても、前記第２図
の場合と同様に第４図に示すようにドレイン電極１４Ｂ
の導出に拡Ｗｉ層１８を用いても良い。

また、ドレイン領域１４Ｂを５ｉ０２ｊｌｌＺ上に、ソ
ース領［１４Ａを開口パターン１３の底部にそれぞれ形
成しても良いのはもちろんである。

第５図（ａ）、（ｂ）は、この発明の他の実施例を示す
もので、（ａ）図は断面構成を示す図、（ｂ）図はパタ
ーン平面図である。第５図において、前記第１図ないし
第４図と同一構成部には同じ符号を付している。この構
成は、開口パターン１３を円形に形成しており、ドレイ
ン領域１４Ａおよびゲート電極１６Ａを上記円形の開口
パターン１３の側壁部から周辺の５ｉＯ２ｉ１１２上に
渡って形成している。また、上記開口パターン１３の底
部にドレイン１Ｅｉｉｉ！１４Ｂを形成し、シリコン基
板１１の表面領域に形成した拡散層１８によりドレイン
電極を導出している。

このような構成においても上述した各実施例と同様にゲ
ート電極およびチャネル領域をシリコン基板１１の表面
と垂直な方向に形成するので、平面パターンの集積度を
向上させることなく単位体積あたりの集積度を向上でき
る。

なお、上記各実施例では、ソース、ドレイン領域１４Ａ
、　１４Ｂを形成する半導体層１４として多結晶シリコ
ンを用いたが、アモルファスシリコン、単結晶シリコン
、ガリウムリン、あるいはガリウムヒ素を用いても良い
。また、ゲート電ｉ　１６Ａとして働く導電層１６とし
て多結晶シリコンを用いたが、タングステン、チタン等
の高融点金属、アルミニウム、あるいはシリサイドを用
いても同様に形成でき、同じ効果が得られる。

［発明の効果］ 以上説明したようにこの発明によれば、平面パターンの
集積度を上げることなく単位体積あたりの集積度を向上
できる半導体装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体装置につい
て説明するための図、第２図ないし第５図はそれぞれこ
の発明の他の実施例について説明するための図である。 １１・・・シリコン基板（半導体基体）、１２・・・Ｓ
ｉＯ２膜（第１の絶縁層）、１３・・・開口パターン、
１４・・・多結晶シリコン層、１４Ａ・・・ソース領域
、１４３・・・ドレイン領域、１５・・・Ｓ！０２１１
（第２の絶縁層）　、１６Ａ・・・多結晶シリコン層（
ゲート電極）、。 出願人代理人　弁理士　鈴江武彦 第１図 何１図 第１図 第２０

Claims (4)

【特許請求の範囲】
1. （１）半導体基体と、この半導体基体上に形成され開口
   パターンを有する第１の絶縁層と、この絶縁層上、上記
   開口パターンの側壁部、および開口パターンの底部に連
   続的に形成される半導体層と、上記絶縁層上の上記半導
   体層の一部領域上および上記開口パターン内の上記半導
   体層の側壁部に沿って形成される第２の絶縁層と、上記
   第１の絶縁膜上に形成された上記第２の絶縁層上および
   上記開口パターン内の第２の絶縁層の側壁部に沿つて形
   成される導電層とを具備し、上記第１の絶縁層上の上記
   半導体層および上記開口パターンの底部の半導体層に不
   純物を注入してソース、ドレイン領域を形成し、上記導
   電層をゲート電極として用いることを特徴とする半導体
   装置。
2. （２）前記開口パターンの底部に形成されたソースある
   いはドレイン領域の電極の導出を、前記半導体基体の表
   面領域に形成した拡散層を用いて行なうことを特徴とす
   る特許請求の範囲第１項記載の半導体装置。
3. （３）前記半導体層は、多結晶シリコン、アモルファス
   シリコン、単結晶シリコン、ガリウムリン、あるいはガ
   リウムヒ素から成ることを特徴とする特許請求の範囲第
   １項記載の半導体装置。
4. （４）前記導電層は、多結晶シリコン、金属、あるいは
   シリサイドから成ることを特徴とする特許請求の範囲第
   １項記載の半導体装置。