JP2537202B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2537202B2 JP2537202B2 JP61159131A JP15913186A JP2537202B2 JP 2537202 B2 JP2537202 B2 JP 2537202B2 JP 61159131 A JP61159131 A JP 61159131A JP 15913186 A JP15913186 A JP 15913186A JP 2537202 B2 JP2537202 B2 JP 2537202B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置に関するもので、特に三次元
的に構成されたMOSトランジスタに係わる。
的に構成されたMOSトランジスタに係わる。
（従来の技術） 一般に、MOSトランジスタは半導体基体上に形成され
ている。しかし、近年SOI（Silicon On Insulator）
技術を使って、半導体基体の表面にMOSトランジスタ
を、さらにこの基体上に絶縁膜を介して形成した単結晶
シリコン層の表面にもMOSトランジスタを形成するいわ
ゆる三次元IC技術の開発が進められている。このような
構成を取ることによって、半導体基体表面およびその上
に形成された単結晶シリコン層の両層にMOSトランジス
タを形成することができ、二次元的なものに比べて単位
面積あたりの集積度を向上させることができる。
ている。しかし、近年SOI（Silicon On Insulator）
技術を使って、半導体基体の表面にMOSトランジスタ
を、さらにこの基体上に絶縁膜を介して形成した単結晶
シリコン層の表面にもMOSトランジスタを形成するいわ
ゆる三次元IC技術の開発が進められている。このような
構成を取ることによって、半導体基体表面およびその上
に形成された単結晶シリコン層の両層にMOSトランジス
タを形成することができ、二次元的なものに比べて単位
面積あたりの集積度を向上させることができる。
しかし、従来の三次元IC技術では、水平面にのみトラ
ンジスタを形成するため、単位体積あたりの集積度を上
げるためには、それぞれの平面パターンの集積度を上げ
る以外には方法がなかった。このため、高集積化には自
ずと限界がある。
ンジスタを形成するため、単位体積あたりの集積度を上
げるためには、それぞれの平面パターンの集積度を上げ
る以外には方法がなかった。このため、高集積化には自
ずと限界がある。
（発明が解決しようとする問題点） 上述したように、従来の三次元IC技術では、単位体積
あたりの集積度を向上させるためには平面パターンの集
積度を上げる必要があり、これには限界があった。
あたりの集積度を向上させるためには平面パターンの集
積度を上げる必要があり、これには限界があった。
この発明は、上記のような事情に鑑みてなされたもの
で、その目的とするところは、平面パターンの集積度を
上げることなく単位体積あたりの集積度を向上できる半
導体装置を提供することである。
で、その目的とするところは、平面パターンの集積度を
上げることなく単位体積あたりの集積度を向上できる半
導体装置を提供することである。
［発明の構成］ （問題点を解決するための手段） この発明の半導体装置は、第１導電型の半導体基体
と、この半導体基体上に形成され開口パターンを有する
第１の絶縁層と、上記開口パターン内の上記半導体基体
の一部の表面領域に形成された第２導電型の不純物拡散
層と、上記第１の絶縁層上、上記開口パターンの側壁
部、および上記開口パターンの底部に亘って連続的に形
成され、上記第１の絶縁層上に第２導電型のソースまた
はドレイン領域、上記開口パターンの底部の上記不純物
拡散層上に上記半導体基体の主表面と平行な方向に上記
ソースまたはドレイン領域と離隔して第２導電型のドレ
インまたはソース領域、および上記開口パターンの側壁
部にチャネル領域が形成された半導体層と、上記第１の
絶縁層上の上記半導体層の一部領域上および上記開口パ
ターン内の上記半導体層の側壁部に沿って形成される第
２の絶縁層と、この第２の絶縁層上に形成され、上記開
口パターンの側壁部の領域がゲート電極として働き、上
記第１の絶縁層上の領域がゲート電極端子取り出し領域
となる導電層とを具備し、上記第１の絶縁層上の上記ソ
ースまたはドレイン領域と上記ゲート電極端子取り出し
領域との距離、および上記第１の絶縁層の膜厚によって
チャネル長とチャネル幅を設定し、上記チャネル領域
を、上記開口パターンの底部の上記半導体基体と接触さ
せて電気的に接続することによりバックゲートバイアス
を与えることを特徴とする。
と、この半導体基体上に形成され開口パターンを有する
第１の絶縁層と、上記開口パターン内の上記半導体基体
の一部の表面領域に形成された第２導電型の不純物拡散
層と、上記第１の絶縁層上、上記開口パターンの側壁
部、および上記開口パターンの底部に亘って連続的に形
成され、上記第１の絶縁層上に第２導電型のソースまた
はドレイン領域、上記開口パターンの底部の上記不純物
拡散層上に上記半導体基体の主表面と平行な方向に上記
ソースまたはドレイン領域と離隔して第２導電型のドレ
インまたはソース領域、および上記開口パターンの側壁
部にチャネル領域が形成された半導体層と、上記第１の
絶縁層上の上記半導体層の一部領域上および上記開口パ
ターン内の上記半導体層の側壁部に沿って形成される第
２の絶縁層と、この第２の絶縁層上に形成され、上記開
口パターンの側壁部の領域がゲート電極として働き、上
記第１の絶縁層上の領域がゲート電極端子取り出し領域
となる導電層とを具備し、上記第１の絶縁層上の上記ソ
ースまたはドレイン領域と上記ゲート電極端子取り出し
領域との距離、および上記第１の絶縁層の膜厚によって
チャネル長とチャネル幅を設定し、上記チャネル領域
を、上記開口パターンの底部の上記半導体基体と接触さ
せて電気的に接続することによりバックゲートバイアス
を与えることを特徴とする。
また、第１導電型の半導体基体と、この半導体基体上
に形成され開口パターンを有する第１の絶縁層と、上記
開口パターン内の上記半導体基体の中央部の領域に形成
された第２導電型の不純物拡散層と、上記第１の絶縁層
上、上記開口パターンの内周に沿った側壁部、および上
記開口パターンの底部に亘って連続的に形成され、上記
第１の絶縁層上に上記開口パターンを囲んで第２導電型
のソースまたはドレイン領域、上記開口パターンの底部
の上記不純物拡散層上に第２導電型のドレインまたはソ
ース領域、および開口パターンの内周に沿った側壁部に
チャネル領域が形成された半導体層と、上記第１の絶縁
層上の上記半導体層の一部領域上および上記開口パター
ン内の上記半導体層の側壁部に沿って形成される第２の
絶縁層と、この第２の絶縁層上に形成され、上記開口パ
ターンの側壁部の領域がゲート電極として働き、上記第
１の絶縁層上の領域がゲート電極端子取り出し領域とな
る導電層とを具備し、上記開口パターンの内周の距離に
よってチャネル幅を設定し、上記第１の絶縁層の膜厚に
よってチャネル長を設定し、上記チャネル領域を、上記
開口パターンの底部の上記半導体基体と接触させて電気
的に接続することによりバックゲートバイアスを与える
ことを特徴とする。
に形成され開口パターンを有する第１の絶縁層と、上記
開口パターン内の上記半導体基体の中央部の領域に形成
された第２導電型の不純物拡散層と、上記第１の絶縁層
上、上記開口パターンの内周に沿った側壁部、および上
記開口パターンの底部に亘って連続的に形成され、上記
第１の絶縁層上に上記開口パターンを囲んで第２導電型
のソースまたはドレイン領域、上記開口パターンの底部
の上記不純物拡散層上に第２導電型のドレインまたはソ
ース領域、および開口パターンの内周に沿った側壁部に
チャネル領域が形成された半導体層と、上記第１の絶縁
層上の上記半導体層の一部領域上および上記開口パター
ン内の上記半導体層の側壁部に沿って形成される第２の
絶縁層と、この第２の絶縁層上に形成され、上記開口パ
ターンの側壁部の領域がゲート電極として働き、上記第
１の絶縁層上の領域がゲート電極端子取り出し領域とな
る導電層とを具備し、上記開口パターンの内周の距離に
よってチャネル幅を設定し、上記第１の絶縁層の膜厚に
よってチャネル長を設定し、上記チャネル領域を、上記
開口パターンの底部の上記半導体基体と接触させて電気
的に接続することによりバックゲートバイアスを与える
ことを特徴とする。
（作 用） 上記のような構成では、開口パターンの側壁部（半導
体基体の表面と垂直な面）に沿ってMOSトランジスタの
チャネル領域およびゲート電極を形成しているので、平
面パターンの集積度を上げることなく単位体積あたりの
集積度を向上できる。
体基体の表面と垂直な面）に沿ってMOSトランジスタの
チャネル領域およびゲート電極を形成しているので、平
面パターンの集積度を上げることなく単位体積あたりの
集積度を向上できる。
（実施例） 以下、この発明の一実施例について図面を参照して説
明する。第１図（ａ）〜（ｅ）は、この発明に至る前段
階の半導体装置の製造工程を順次示している。この半導
体装置の製造方法は基本的にはこの発明の実施例と同様
である。まず、（ａ）図に示すように、シリコン基体11
上にCVD法により第１のSiO2膜12を約２μｍ形成する。
次に、写真蝕刻法により上記SiO2膜12に開口パターン
（溝）13を形成する。その後、上記半導体基体の全面に
第１の多結晶シリコン層（半導体層）14を4000Å程度堆
積形成する。この多結晶シリコン中には体積濃度で約１
×1017cm-3程度の不純物（ボロン）が含まれている。次
に、上記多結晶シリコン層14の表面を500Å程度酸化
し、第２のSiO2膜15を形成する。その後、上記半導体基
体上に第２の多結晶シリコン層（導電層）16を堆積形成
する。そして、POCl3により上記多結晶シリコン層16の
表面にN+型の不純物であるリンを拡散する。
明する。第１図（ａ）〜（ｅ）は、この発明に至る前段
階の半導体装置の製造工程を順次示している。この半導
体装置の製造方法は基本的にはこの発明の実施例と同様
である。まず、（ａ）図に示すように、シリコン基体11
上にCVD法により第１のSiO2膜12を約２μｍ形成する。
次に、写真蝕刻法により上記SiO2膜12に開口パターン
（溝）13を形成する。その後、上記半導体基体の全面に
第１の多結晶シリコン層（半導体層）14を4000Å程度堆
積形成する。この多結晶シリコン中には体積濃度で約１
×1017cm-3程度の不純物（ボロン）が含まれている。次
に、上記多結晶シリコン層14の表面を500Å程度酸化
し、第２のSiO2膜15を形成する。その後、上記半導体基
体上に第２の多結晶シリコン層（導電層）16を堆積形成
する。そして、POCl3により上記多結晶シリコン層16の
表面にN+型の不純物であるリンを拡散する。
次に、上記半導体基体上の全面にフォトレジストを塗
布し、ゲート電極端子取り出しのためのコンタクトホー
ルとなる部分に（ｂ）図に示すようなレジストパターン
17を形成する。
布し、ゲート電極端子取り出しのためのコンタクトホー
ルとなる部分に（ｂ）図に示すようなレジストパターン
17を形成する。
その後、リアクティブ イオン エッチング法を用い
て上記多結晶シリコン層16をエッチングすると、（ｃ）
図に示すようにゲート電極パターン16Aおよび開口パタ
ーン13の側壁部における多結晶シリコン層16Bが残存さ
れる。
て上記多結晶シリコン層16をエッチングすると、（ｃ）
図に示すようにゲート電極パターン16Aおよび開口パタ
ーン13の側壁部における多結晶シリコン層16Bが残存さ
れる。
次に、上記ゲート電極パターン16Aおよびチャネル領
域部16Cを覆うようにレジストパターン（図示せず）を
形成し、このレジストパターンをマスクにしてSiO2膜の
側壁部に残存された不要な多結晶シリコン層16Bを等方
性のエッチング法であるCDE（Chemical Dry Eching）
を用いて除去する（（ｄ）図）。
域部16Cを覆うようにレジストパターン（図示せず）を
形成し、このレジストパターンをマスクにしてSiO2膜の
側壁部に残存された不要な多結晶シリコン層16Bを等方
性のエッチング法であるCDE（Chemical Dry Eching）
を用いて除去する（（ｄ）図）。
次に、上記ゲート電極パターン16Aをマスクにして、
上記SiO2膜（ゲート絶縁膜）15をエッチングする。その
後、写真蝕刻法により多結晶シリコン層14をエッチング
して、（ｅ）図に示すようなソースあるいはドレイン用
のパターンを形成する。次に、上記半導体基体の全面に
ヒ素イオンを６×1015cm-2程度イオン注入し、ソースお
よびドレイン領域14A,14Bを形成する。
上記SiO2膜（ゲート絶縁膜）15をエッチングする。その
後、写真蝕刻法により多結晶シリコン層14をエッチング
して、（ｅ）図に示すようなソースあるいはドレイン用
のパターンを形成する。次に、上記半導体基体の全面に
ヒ素イオンを６×1015cm-2程度イオン注入し、ソースお
よびドレイン領域14A,14Bを形成する。
この様な構成によれば、シリコン基体11の表面に垂直
なSiO2膜12の側壁部にMOSトランジスタのゲート電極お
よびチャネル領域を形成できるので、平面パターンの集
積度が同じであっても単位体積あたりの集積度を向上で
きる。
なSiO2膜12の側壁部にMOSトランジスタのゲート電極お
よびチャネル領域を形成できるので、平面パターンの集
積度が同じであっても単位体積あたりの集積度を向上で
きる。
なお、ドレイン電極の導出は、半導体基体上に絶縁層
を介して配線層を形成し、上記絶縁層にコンタクトホー
ルを形成して接続しても良いが、第２図に示すようにシ
リコン基板11の表面領域に拡散層18を形成し、この拡散
層18を用いて導出するようにしても良い。このように構
成することにより、ドレイン電極の取り出しにおける設
計の自由度を大きくでき、このMOSトランジスタをLSIチ
ップ上に形成するのに最適である。この際、上記拡散層
18は、シリコン基板11にSiO2膜12を形成する前に予め形
成しておく。また、ソース領域14AをSiO2膜12上に、ド
レイン領域14Bを開口パターン13の底部に形成したが、
ドレイン領域14BをSiO2膜12上に、ソース領域14Aを開口
パターン13の底部にそれぞれ形成しても良いのはもちろ
んである。
を介して配線層を形成し、上記絶縁層にコンタクトホー
ルを形成して接続しても良いが、第２図に示すようにシ
リコン基板11の表面領域に拡散層18を形成し、この拡散
層18を用いて導出するようにしても良い。このように構
成することにより、ドレイン電極の取り出しにおける設
計の自由度を大きくでき、このMOSトランジスタをLSIチ
ップ上に形成するのに最適である。この際、上記拡散層
18は、シリコン基板11にSiO2膜12を形成する前に予め形
成しておく。また、ソース領域14AをSiO2膜12上に、ド
レイン領域14Bを開口パターン13の底部に形成したが、
ドレイン領域14BをSiO2膜12上に、ソース領域14Aを開口
パターン13の底部にそれぞれ形成しても良いのはもちろ
んである。
第３図は、この発明の一実施例に係る半導体装置につ
いて説明するためのもので、上記第１図及び第２図に示
した半導体装置では、MOSトランジスタのチャネル方向
がシリコン基板11の表面に対して垂直方向になるのに対
し、ソース領域14Aをシリコン基板11の表面に対して水
平方向に延長して形成（ソース領域14Aとドレイン領域1
4Bをずらして形成）することにより、チャネル方向をシ
リコン基板11の表面に対して水平方向に形成している。
第３図において前記第１図に対応する部分には同じ符号
を付してその詳細な説明は省略する。このような構成に
よれば、前記第１図に示した構成ではチャネル長がSiO2
膜12の膜厚で決定され、同一工程で形成される全てのMO
Sトランジスタのチャネル長が同じになる（SiO2膜12の
膜厚を部分的に変えて形成すればチャネル長を変えられ
るが）のに対し、チャネル長はSiO2膜12の膜厚に関係せ
ず任意の値に設定できる。
いて説明するためのもので、上記第１図及び第２図に示
した半導体装置では、MOSトランジスタのチャネル方向
がシリコン基板11の表面に対して垂直方向になるのに対
し、ソース領域14Aをシリコン基板11の表面に対して水
平方向に延長して形成（ソース領域14Aとドレイン領域1
4Bをずらして形成）することにより、チャネル方向をシ
リコン基板11の表面に対して水平方向に形成している。
第３図において前記第１図に対応する部分には同じ符号
を付してその詳細な説明は省略する。このような構成に
よれば、前記第１図に示した構成ではチャネル長がSiO2
膜12の膜厚で決定され、同一工程で形成される全てのMO
Sトランジスタのチャネル長が同じになる（SiO2膜12の
膜厚を部分的に変えて形成すればチャネル長を変えられ
るが）のに対し、チャネル長はSiO2膜12の膜厚に関係せ
ず任意の値に設定できる。
上記第３図に示したような構成において、前記第２図
の場合と同様に、第４図に示すようにドレイン電極14B
の導出には拡散層18を用いると良い。拡散層18を用いる
ことによって、ドレイン電極の取り出しにおける設計の
自由度を大きくでき、このMOSトランジスタをLSIチップ
上に形成するのに最適である。
の場合と同様に、第４図に示すようにドレイン電極14B
の導出には拡散層18を用いると良い。拡散層18を用いる
ことによって、ドレイン電極の取り出しにおける設計の
自由度を大きくでき、このMOSトランジスタをLSIチップ
上に形成するのに最適である。
なお、ドレイン領域14BをSiO2膜12上に、ソース領域1
4Aを開口パターン13の底部にそれぞれ形成しても良いの
はもちろんである。
4Aを開口パターン13の底部にそれぞれ形成しても良いの
はもちろんである。
第５図（ａ），（ｂ）は、この発明の他の実施例を示
すもので、（ａ）図は断面構成を示す図、（ｂ）図はパ
ターン平面図である。第５図において、前記第１図ない
し第４図と同一構成部には同じ符号を付している。この
構成は、開口パターン13を円形に形成しており、ドレイ
ン領域14Aおよびゲート電極16Aを上記円形の開口パター
ン13の側壁部から周辺のSiO2膜12上に渡って形成してい
る。また、上記開口パターン13の底部にドレイン領域14
Bを形成し、シリコン基板11の表面領域に形成した拡散
層18によりドレイン電極を導出している。
すもので、（ａ）図は断面構成を示す図、（ｂ）図はパ
ターン平面図である。第５図において、前記第１図ない
し第４図と同一構成部には同じ符号を付している。この
構成は、開口パターン13を円形に形成しており、ドレイ
ン領域14Aおよびゲート電極16Aを上記円形の開口パター
ン13の側壁部から周辺のSiO2膜12上に渡って形成してい
る。また、上記開口パターン13の底部にドレイン領域14
Bを形成し、シリコン基板11の表面領域に形成した拡散
層18によりドレイン電極を導出している。
このような構成においても上述した実施例と同様にゲ
ート電極およびチャネル領域をシリコン基板11の表面と
垂直な方向に形成するので、平面パターンの集積度を向
上させることなく単位体積あたりの集積度を向上でき
る。
ート電極およびチャネル領域をシリコン基板11の表面と
垂直な方向に形成するので、平面パターンの集積度を向
上させることなく単位体積あたりの集積度を向上でき
る。
なお、上記各実施例では、ソース，ドレイン領域14A,
14Bを形成する半導体層14として多結晶シリコンを用い
たが、アモルファスシリコン，単結晶シリコン，ガリウ
ムリン、あるいはガリウムヒ素を用いても良い。また、
ゲート電極16Aとして働く導電層16として多結晶シリコ
ンを用いたが、タングステン，チタン等の高融点金属、
アルミニウム、あるいはシリサイドを用いても同様に形
成でき、同じ効果が得られる。
14Bを形成する半導体層14として多結晶シリコンを用い
たが、アモルファスシリコン，単結晶シリコン，ガリウ
ムリン、あるいはガリウムヒ素を用いても良い。また、
ゲート電極16Aとして働く導電層16として多結晶シリコ
ンを用いたが、タングステン，チタン等の高融点金属、
アルミニウム、あるいはシリサイドを用いても同様に形
成でき、同じ効果が得られる。
［発明の効果］ 以上説明したようにこの発明によれば、平面パターン
の集積度を上げることなく単位体積あたりの集積度を向
上できる半導体装置が得られる。
の集積度を上げることなく単位体積あたりの集積度を向
上できる半導体装置が得られる。
第１図及び第２図はそれぞれこの発明に至る前段階の半
導体装置について説明するための図、第３図及び第４図
はそれぞれこの発明の一実施例に係る半導体装置につい
て説明するための図、第５図はこの発明の他の実施例に
ついて説明するための図である。 11……シリコン基板（半導体基体）、12……SiO2膜（第
１の絶縁層）、13……開口パターン、14……多結晶シリ
コン層、14A……ソース領域、14B……ドレイン領域、15
……SiO2膜（第２の絶縁層）、16A……多結晶シリコン
層（ゲート電極）。
導体装置について説明するための図、第３図及び第４図
はそれぞれこの発明の一実施例に係る半導体装置につい
て説明するための図、第５図はこの発明の他の実施例に
ついて説明するための図である。 11……シリコン基板（半導体基体）、12……SiO2膜（第
１の絶縁層）、13……開口パターン、14……多結晶シリ
コン層、14A……ソース領域、14B……ドレイン領域、15
……SiO2膜（第２の絶縁層）、16A……多結晶シリコン
層（ゲート電極）。
Claims (6)
- 【請求項１】第１導電型の半導体基体と、この半導体基
体上に形成され開口パターンを有する第１の絶縁層と、
上記開口パターン内の上記半導体基体の一部の表面領域
に形成された第２導電型の不純物拡散層と、上記第１の
絶縁層上、上記開口パターンの側壁部、および上記開口
パターンの底部に亘って連続的に形成され、上記第１の
絶縁層上に第２導電型のソースまたはドレイン領域、上
記開口パターンの底部の上記不純物拡散層上に上記半導
体基体の主表面と平行な方向に上記ソースまたはドレイ
ン領域と離隔して第２導電型のドレインまたはソース領
域、および上記開口パターンの側壁部にチャネル領域が
形成された半導体層と、上記第１の絶縁層上の上記半導
体層の一部領域上および上記開口パターン内の上記半導
体層の側壁部に沿って形成される第２の絶縁層と、この
第２の絶縁層上に形成され、上記開口パターンの側壁部
の領域がゲート電極として働き、上記第１の絶縁層上の
領域がゲート電極端子取り出し領域となる導電層とを具
備し、上記第１の絶縁層上の上記ソースまたはドレイン
領域と上記ゲート電極端子取り出し領域との距離、およ
び上記第１の絶縁層の膜厚によってチャネル長とチャネ
ル幅を設定し、上記チャネル領域を、上記開口パターン
の底部の上記半導体基体と接触させて電気的に接続する
ことによりバックゲートバイアスを与えることを特徴と
する半導体装置。 - 【請求項２】前記半導体層は、多結晶シリコン，アモル
ファスシリコン，単結晶シリコン，ガリウムリン、ある
いはガリウムヒ素から成ることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項３】前記導電層は、多結晶シリコン，金属、あ
るいはシリサイドから成ることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項４】第１導電型の半導体基体と、この半導体基
体上に形成され開口パターンを有する第１の絶縁層と、
上記開口パターン内の上記半導体基体の中央部の領域に
形成された第２導電型の不純物拡散層と、上記第１の絶
縁層上、上記開口パターンの内周に沿った側壁部、およ
び上記開口パターンの底部に亘って連続的に形成され、
上記第１の絶縁層上に上記開口パターンを囲んで第２導
電型のソースまたはドレイン領域、上記開口パターンの
底部の上記不純物拡散層上に第２導電型のドレインまた
はソース領域、および開口パターンの内周に沿った側壁
部にチャネル領域が形成された半導体層と、上記第１の
絶縁層上の上記半導体層の一部領域上および上記開口パ
ターン内の上記半導体層の側壁部に沿って形成される第
２の絶縁層と、この第２の絶縁層上に形成され、上記開
口パターンの側壁部の領域がゲート電極として働き、上
記第１の絶縁層上の領域がゲート電極端子取り出し領域
となる導電層とを具備し、上記開口パターンの内周の距
離によってチャネル幅を設定し、上記第１の絶縁層の膜
厚によってチャネル長を設定し、上記チャネル領域を、
上記開口パターンの底部の上記半導体基体と接触させて
電気的に接続することによりバックゲートバイアスを与
えることを特徴とする半導体装置。 - 【請求項５】前記半導体層は、多結晶シリコン，アモル
ファスシリコン，単結晶シリコン，ガリウムリン、ある
いはガリウムヒ素から成ることを特徴とする特許請求の
範囲第４項記載の半導体装置。 - 【請求項６】前記導電層は、多結晶シリコン，金属、あ
るいはシリサイドから成ることを特徴とする特許請求の
範囲第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159131A JP2537202B2 (ja) | 1986-07-07 | 1986-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159131A JP2537202B2 (ja) | 1986-07-07 | 1986-07-07 | 半導体装置 |
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