JPS61245566A - 半導体装置とその製法 - Google Patents
半導体装置とその製法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌ１上五旦旦遣１
この発明は絶縁体上のシリコン（８０１’）０ＭＯＳ装
置、更に特定して云えば、１個のＮ＋多結晶シリコン層
を用いてＮ及びＰチャンネルＳＯＩ−０ＭＯＳ装置の両
方に対する埋込み接点を形成する方法とこういう装置と
に関する。
置、更に特定して云えば、１個のＮ＋多結晶シリコン層
を用いてＮ及びＰチャンネルＳＯＩ−０ＭＯＳ装置の両
方に対する埋込み接点を形成する方法とこういう装置と
に関する。
従来の技術及び問題、
大規模集積回路（ＶＬＳＩ）を製造する時、部品の詰込
み密度を高くしなければならない。
み密度を高くしなければならない。
ＶＬＳＩレベルでは、詰込み密度は装置内にある相互接
続部のレベルの数の関数である。アルミニウム・レベル
の他に、少なくとも更に１つの埋込みレベルの相互接続
部を設けなければならない。
続部のレベルの数の関数である。アルミニウム・レベル
の他に、少なくとも更に１つの埋込みレベルの相互接続
部を設けなければならない。
このレベルはＣＭ’０’Ｓ装置の製造過程で、Ｐ及びＮ
チャンネル装置の両方のソース、ドレイン及びゲートに
接触することが出来る様にすべきである。
チャンネル装置の両方のソース、ドレイン及びゲートに
接触することが出来る様にすべきである。
更に、この追加のルベルは、余分の処理工程が処埋コス
トを高め、歩留りを低下するので、余分の処理工程を最
小限にして設けるべきである。
トを高め、歩留りを低下するので、余分の処理工程を最
小限にして設けるべきである。
例えばＮ＋にドープされた多結晶シリコンの庖をＮチャ
ンネル及びＰチャンネルの両方のＣＭＯＳ装置に対する
ゲート材料として使うことが出来ることが知られている
。多結晶シリコン層はＮ＋にドープされるのが普通であ
るから、ソース及びドレインがＮ＋にドープされている
Ｎチャンネル装置に埋込み接点をつけるのは比較的容易
である。然し、Ｐチャンネル装置にこの様な埋込み接点
をつけるのは簡単な作業ではない。
ンネル及びＰチャンネルの両方のＣＭＯＳ装置に対する
ゲート材料として使うことが出来ることが知られている
。多結晶シリコン層はＮ＋にドープされるのが普通であ
るから、ソース及びドレインがＮ＋にドープされている
Ｎチャンネル装置に埋込み接点をつけるのは比較的容易
である。然し、Ｐチャンネル装置にこの様な埋込み接点
をつけるのは簡単な作業ではない。
従来、埋込み接点の相互接続レベルを実現する方式があ
る。こういう方式は、例えば珪化物で覆われたＮ＋及び
Ｐ十多結晶シリコン層を利用する。
る。こういう方式は、例えば珪化物で覆われたＮ＋及び
Ｐ十多結晶シリコン層を利用する。
こういう方式は、十分機能を持つ相互接続レベルを実現
する。然し、従来の方式は、Ｎ十及びＰ＋形の両方の多
結晶シリコン層を必要とし、これは本質的に複雑な処哩
方法を必要とする欠点がある。
する。然し、従来の方式は、Ｎ十及びＰ＋形の両方の多
結晶シリコン層を必要とし、これは本質的に複雑な処哩
方法を必要とする欠点がある。
問題点を解決する為の手段及び作用
この発明では、Ｎ十多結晶シリコンの上に珪化物の単一
レベルだけを用いて、十分な機能を有する埋込みレベル
の相互接続部を実現する方法を提供する。このＮ十多結
晶シリコンが形成されるＮチャンネル及びＰチャンネル
装置の両方に対するゲート材料として作用する。ここで
説明する方法では、上に述べたことが出来る様にする為
に、１個の余分のマスクしか必要としない。
レベルだけを用いて、十分な機能を有する埋込みレベル
の相互接続部を実現する方法を提供する。このＮ十多結
晶シリコンが形成されるＮチャンネル及びＰチャンネル
装置の両方に対するゲート材料として作用する。ここで
説明する方法では、上に述べたことが出来る様にする為
に、１個の余分のマスクしか必要としない。
簡単に云うと、標準的なＳＯＩ処理手順に従って、シリ
コンのアイランド又は基板領域が、バルク・シリコン上
（ＳＯＩ）に形成された酸化シリコン内に隔離される。
コンのアイランド又は基板領域が、バルク・シリコン上
（ＳＯＩ）に形成された酸化シリコン内に隔離される。
アイランドが選択的にドープされ、一方のグループはＰ
形、使方のグループはＮ形になる。次にゲート酸化物を
成長させ、埋込み接点を形成しようとする区域で、エツ
チングによってパターンを定める。
形、使方のグループはＮ形になる。次にゲート酸化物を
成長させ、埋込み接点を形成しようとする区域で、エツ
チングによってパターンを定める。
次に酸化物の上、並びにこの酸化物を取去った領域の上
に多結晶シリコン層をデポジットし、この多結晶シリコ
ンをＮ＋にドープする。これによって酸化物を除去した
基板領域は、それに対してＮ＋ドーパントが移動する為
に、Ｎ十形に変換され、各々のアイランドにあるゲート
酸化物の両側にＮ十領域が出来る。次に多結晶シリコン
層をマスクし、Ｎ十領域に隣接した各々のシリコン・ア
イランドの一部分並びにＮ＋にドープしたシリコン領域
を露出する為にエッチする。その後、Ｐチャンネル装置
のゲート酸化物とＮ子基板領域の間にある露出した基板
の領域の上にマスクを配置し、Ｎ＋の打込みを実施する
。これによって露出したＮチャンネルのソース−ドレイ
ンがＮ十形にドープされると共に、露出したＰチャンネ
ルのソース−ドレイン領域の一部分もＮ十形に変換され
る。
に多結晶シリコン層をデポジットし、この多結晶シリコ
ンをＮ＋にドープする。これによって酸化物を除去した
基板領域は、それに対してＮ＋ドーパントが移動する為
に、Ｎ十形に変換され、各々のアイランドにあるゲート
酸化物の両側にＮ十領域が出来る。次に多結晶シリコン
層をマスクし、Ｎ十領域に隣接した各々のシリコン・ア
イランドの一部分並びにＮ＋にドープしたシリコン領域
を露出する為にエッチする。その後、Ｐチャンネル装置
のゲート酸化物とＮ子基板領域の間にある露出した基板
の領域の上にマスクを配置し、Ｎ＋の打込みを実施する
。これによって露出したＮチャンネルのソース−ドレイ
ンがＮ十形にドープされると共に、露出したＰチャンネ
ルのソース−ドレイン領域の一部分もＮ十形に変換され
る。
その後、マスクを取除き、装置の表面全体をＰ＋形トド
−パントドープするが、その量は、マスクを取去った区
域にＰ十領域が出来、Ｎ十領域はＮ＋のままであるが、
若干その程度が弱くなる様にする。
−パントドープするが、その量は、マスクを取去った区
域にＰ十領域が出来、Ｎ十領域はＮ＋のままであるが、
若干その程度が弱くなる様にする。
その後、基板の表面の上に酸化物層を形成し、それをエ
ッチして、Ｎ十多結晶シリコンの露出した垂直壁に沿っ
て側壁酸化物を設ける。珪化タングステン、白金又はチ
タンの様な珪化物を次に基板の表面の上に形成して、シ
リコンの上にチタンをデポジットすること等により、奇
生抵抗値を減少する。その後のウェット・エッチがチタ
ンを除去するが、珪化物は除去しない。この珪化物が、
Ｐ＋及びＮ＋領領域両方に対する導体であるから、この
珪化物がＰチャンネル装置のソース又はドレインで、Ｎ
±シリコンとＰ＋シリコンの間に埋込み接点を形成する
。珪化物は多結晶シリコン導体のシート抵抗値をも減少
する。次に、ゲート領域を除く装置全体の上に、化学蒸
気デポジション（ＣＶ、Ｄ）酸化物をデポジットし、接
点区域のパターンを定める。次にアルミニウムのデポジ
ション及びパターン区画を行なうことにより、このアル
ミニウムがゲートの多結晶シリコンの上にあるデポジッ
トされた珪化物と接触して、装置の間の相互接続部とな
る。
ッチして、Ｎ十多結晶シリコンの露出した垂直壁に沿っ
て側壁酸化物を設ける。珪化タングステン、白金又はチ
タンの様な珪化物を次に基板の表面の上に形成して、シ
リコンの上にチタンをデポジットすること等により、奇
生抵抗値を減少する。その後のウェット・エッチがチタ
ンを除去するが、珪化物は除去しない。この珪化物が、
Ｐ＋及びＮ＋領領域両方に対する導体であるから、この
珪化物がＰチャンネル装置のソース又はドレインで、Ｎ
±シリコンとＰ＋シリコンの間に埋込み接点を形成する
。珪化物は多結晶シリコン導体のシート抵抗値をも減少
する。次に、ゲート領域を除く装置全体の上に、化学蒸
気デポジション（ＣＶ、Ｄ）酸化物をデポジットし、接
点区域のパターンを定める。次にアルミニウムのデポジ
ション及びパターン区画を行なうことにより、このアル
ミニウムがゲートの多結晶シリコンの上にあるデポジッ
トされた珪化物と接触して、装置の間の相互接続部とな
る。
上に述べた方法の主な特徴は、十分な機能を持つ埋込み
相互接続能力を得る為に、１個のＮ十多結晶シリコン層
を使うことである。Ｎチャンネル及びＰチャンネル装置
の両方のソース、ドレイン及びゲート電極に対する埋込
み接点が得られる。
相互接続能力を得る為に、１個のＮ十多結晶シリコン層
を使うことである。Ｎチャンネル及びＰチャンネル装置
の両方のソース、ドレイン及びゲート電極に対する埋込
み接点が得られる。
更に、従来のＮ十及びＰ十多結晶シリコン方式の場合の
様に、処理を複雑にすることなく、詰込み密度が高くな
る。
様に、処理を複雑にすることなく、詰込み密度が高くな
る。
実施例
図面には、この発明のプロセス工程を用いてＳＯＴ−０
ＭＯＳ装置を形成することが示されている。装置を製造
する為、第１図ａに示す様に、好ましくはＮ形のバルク
・シリコン１を用意する。
ＭＯＳ装置を形成することが示されている。装置を製造
する為、第１図ａに示す様に、好ましくはＮ形のバルク
・シリコン１を用意する。
酸化シリコン層３をバルク・シリコン１の上に形成し又
はデポジットし、酸化シリコン層内にＰ形シリコン５及
びＮ形シリコン７のアイランド又は基板領域を形成する
が、こういうことは全て標準的に行なわれる。１つのＰ
形アイランド５及び１つのＮ形アイランド７しか示して
ないが、１個のチツプーヒに、以下説明する様にして、
数多くの隣接したＰ形及びＮ形アイランド５．７を形成
し且つ処理することが出来る。
はデポジットし、酸化シリコン層内にＰ形シリコン５及
びＮ形シリコン７のアイランド又は基板領域を形成する
が、こういうことは全て標準的に行なわれる。１つのＰ
形アイランド５及び１つのＮ形アイランド７しか示して
ないが、１個のチツプーヒに、以下説明する様にして、
数多くの隣接したＰ形及びＮ形アイランド５．７を形成
し且つ処理することが出来る。
次に第１図ａに示す装置の上面全体の上に酸化シリコン
層（図に示してない）を成長させる。この酸化物をマス
クし、後で各々の装置のゲート領域が形成される部分に
、第２図すに示す様なパターンを定めた酸化物層（ゲー
ト酸化物）９を形成する様にエッヂする。次に、形成し
ている装置の上面全体の上に多結晶シリコン層１１を形
成し、この多結晶シリコンをＮ十形ドーパントでドープ
してＮ＋５結晶シリコン１１を作ると共に、領域５．７
の内、酸化物９を取去った部分をＮ＋ドーパントを用い
て、領域１３．１５，１７．１９でドープする。これら
の領域が、それを一部分とする装置のソース及びドレイ
ン領域となる。Ｎ十領１１３．１５．１７．１９が、多
結晶シリコン領域１１内に形成されたＮ＋ドーパントの
移動によって形成されることが理解されよう。このＮ＋
ドーパントは、後でチャンネル領域になる所からは、ゲ
ート酸化物層９によって阻止されている。
層（図に示してない）を成長させる。この酸化物をマス
クし、後で各々の装置のゲート領域が形成される部分に
、第２図すに示す様なパターンを定めた酸化物層（ゲー
ト酸化物）９を形成する様にエッヂする。次に、形成し
ている装置の上面全体の上に多結晶シリコン層１１を形
成し、この多結晶シリコンをＮ十形ドーパントでドープ
してＮ＋５結晶シリコン１１を作ると共に、領域５．７
の内、酸化物９を取去った部分をＮ＋ドーパントを用い
て、領域１３．１５，１７．１９でドープする。これら
の領域が、それを一部分とする装置のソース及びドレイ
ン領域となる。Ｎ十領１１３．１５．１７．１９が、多
結晶シリコン領域１１内に形成されたＮ＋ドーパントの
移動によって形成されることが理解されよう。このＮ＋
ドーパントは、後でチャンネル領域になる所からは、ゲ
ート酸化物層９によって阻止されている。
第１図Ｃについて説明すると、各々のＮ十領域１３．１
５．１７．１９の一部分並びにアイランド５．７の内、
ゲート酸化物９の下に入り込む隣接部分を露出する為に
、Ｎ十多結晶シリコン１１を酸化物層９の一部分と共に
選択的に除去する。
５．１７．１９の一部分並びにアイランド５．７の内、
ゲート酸化物９の下に入り込む隣接部分を露出する為に
、Ｎ十多結晶シリコン１１を酸化物層９の一部分と共に
選択的に除去する。
これは周知の適当なマスク及びエツチングによって行な
われる。次に、Ｐチャンネル装置の領域９の内、前にＮ
十にドープされていないで且つゲート酸化物に隣接した
露出部分（第１図ｄの領域２１．２３＞の上にマスクを
形成する。次に硼素（Ｎ＋）の−面打込みを実施して、
第１図ｄに示す様に、全ての露出領域内にＮ＋のソース
及びドレイン領域を形成する。第１図ｄの領域２１及び
２３からマスクを取除き、チップの表面全体にＰ＋ドー
バン１〜を適用する。このＰ＋ドーパントが領域２１．
２３を第１図ｄに示す様にＰ＋にドープするが、Ｎ＋領
領域Ｎ＋ドーパント・レベル未満にドープする程の量で
はない。
われる。次に、Ｐチャンネル装置の領域９の内、前にＮ
十にドープされていないで且つゲート酸化物に隣接した
露出部分（第１図ｄの領域２１．２３＞の上にマスクを
形成する。次に硼素（Ｎ＋）の−面打込みを実施して、
第１図ｄに示す様に、全ての露出領域内にＮ＋のソース
及びドレイン領域を形成する。第１図ｄの領域２１及び
２３からマスクを取除き、チップの表面全体にＰ＋ドー
バン１〜を適用する。このＰ＋ドーパントが領域２１．
２３を第１図ｄに示す様にＰ＋にドープするが、Ｎ＋領
領域Ｎ＋ドーパント・レベル未満にドープする程の量で
はない。
次に第１図ｅについて説明すると、チップの表面全体を
酸化してエッチして、側壁酸化物領域２５を残す。次に
、チップの表面の上にチタンをデポジットし、公知の形
で接触するシリコンと共に珪化物を形成して、Ｎ＋５結
晶シリコン１１の上のソース及びドレイン領域１３，１
５．１７゜１９．２１．２３の上に珪化物層２７を設け
る。
酸化してエッチして、側壁酸化物領域２５を残す。次に
、チップの表面の上にチタンをデポジットし、公知の形
で接触するシリコンと共に珪化物を形成して、Ｎ＋５結
晶シリコン１１の上のソース及びドレイン領域１３，１
５．１７゜１９．２１．２３の上に珪化物層２７を設け
る。
珪化物２７がＮ十多結晶シリコンとＰチャンネル装置の
ソース又はドレインの間、並びにＰチャンネル装置のソ
ース及びトレインである領域１７〜２１及び１９〜２３
の間にも接点を形成することに注意されたい。Ｎ十多結
晶シリコンとＮチャンネルのソース及びドレインの間の
接点も出来る。
ソース又はドレインの間、並びにＰチャンネル装置のソ
ース及びトレインである領域１７〜２１及び１９〜２３
の間にも接点を形成することに注意されたい。Ｎ十多結
晶シリコンとＮチャンネルのソース及びドレインの間の
接点も出来る。
次に、ＣＶＤ酸化物２９をデポジットし、接点区域のパ
ターンを定める。次にアルミニウムのデポジション及び
パターンの決定３１がゲート酸化物上の珪化物に対して
行なわれ、相互接続部を完成して、第１図ｅに示す最終
的な装置となる。
ターンを定める。次にアルミニウムのデポジション及び
パターンの決定３１がゲート酸化物上の珪化物に対して
行なわれ、相互接続部を完成して、第１図ｅに示す最終
的な装置となる。
ごく簡単で少ない数の処理工程を用いて、Ｎチャンネル
及びＰチャンネルの両方の装置に対する埋込み接点を持
つ、絶縁体上シリコ２０ＭＯＳ装置が得られたことが理
解されよう。
及びＰチャンネルの両方の装置に対する埋込み接点を持
つ、絶縁体上シリコ２０ＭＯＳ装置が得られたことが理
解されよう。
この発明を特定の好ましい実施例について説明した″が
、当業者には、これまでの説明からいろいろな変更が考
えられよう。従って、特許請求の範囲の記載は、この−
な全での゛変更を包括する様に、従来技術からみて出来
る限り広く解釈されるべきである。
、当業者には、これまでの説明からいろいろな変更が考
えられよう。従って、特許請求の範囲の記載は、この−
な全での゛変更を包括する様に、従来技術からみて出来
る限り広く解釈されるべきである。
第１図はこの発明に従って装置を形成するのに使われる
処理工程を示す略図である。 主な符号の説明 ３：酸化シリコン層 ５：Ｐ形シリコンのアイランド ７：Ｎ形シリコンのアイランド １７．１９：Ｎ十形領域 ２１．２３：Ｐ十形領域 ２７：珪化物
処理工程を示す略図である。 主な符号の説明 ３：酸化シリコン層 ５：Ｐ形シリコンのアイランド ７：Ｎ形シリコンのアイランド １７．１９：Ｎ十形領域 ２１．２３：Ｐ十形領域 ２７：珪化物
Claims (16)
- （１）絶縁性基部部材と、該基部部材上に配置されてい
て互いに電気的に隔離された反対導電型の相隔たる半導
体材料の領域とを有し、該領域の一方にＮ及びＰチャン
ネルＭＯＳ装置の内の一方が形成され、前記領域の内の
他方に前記Ｐ及びＮチャンネル装置の内の他方が形成さ
れ、前記装置の内の一方はソース領域及びドレイン領域
を持つていて、その各々がＰ＋形材料並びに隣接するＮ
＋形材料の部分を持つており、更に、前記Ｎ＋形及びＰ
＋形部分を電気的に相互接続する手段を有する半導体装
置。 - （２）特許請求の範囲第１項に記載した半導体装置に於
て、前記電気的に相互接続する手段が珪化物である半導
体装置。 - （３）特許請求の範囲第２項に記載した半導体装置に於
て、前記珪化物が、珪化タングステン、珪化チタン、及
び珪化白金から成る群から選ばれている半導体装置。 - （４）特許請求の範囲第１項に記載した半導体装置に於
て、前記ソース領域及びドレイン領域を持つ一方のＭＯ
Ｓ装置がＰチャンネルＭＯＳ装置であり、前記Ｐ＋部分
が前記チャンネルに隣接し、前記Ｎ＋部分が前記Ｐ＋部
分に接すると共に前記チャンネルから離れている半導体
装置。 - （５）特許請求の範囲第２項に記載した半導体装置に於
て、前記一方のＭＯＳ装置がＰチャンネルＭＯＳ装置で
あり、前記Ｐ＋部分が前記チャンネルに隣接し、前記Ｎ
＋部分が前記Ｐ＋部分に接すると共に前記チャンネルか
ら離れている半導体装置。 - （６）特許請求の範囲第３項に記載した半導体装置に於
て、前記一方のＭＯＳ装置がＰチャンネルＭＯＳ装置で
あり、前記Ｐ＋部分が前記チャンネルに隣接し、前記Ｎ
＋部分が前記Ｐ＋部分に接すると共に前記チャンネルか
ら離れている半導体装置。 - （７）特許請求の範囲第１項に記載した半導体装置に於
て、予定の装置の予定のソース及びドレイン領域を相互
接続するドープされた多結晶シリコンを含む半導体装置
。 - （８）特許請求の範囲第２項に記載した半導体装置に於
て、予定の装置の予定のソース及びドレイン領域を相互
接続するドープされた多結晶シリコンを含む半導体装置
。 - （９）特許請求の範囲第３項に記載した半導体装置に於
て、予定の装置の予定のソース及びドレイン領域を相互
接続するドープされた多結晶シリコンを含む半導体装置
。 - （１０）特許請求の範囲第４項に記載した半導体装置に
於て、予定の装置の予定のソース及びドレイン領域を相
互接続するドープされた多結晶シリコンを含む半導体装
置。 - （１１）特許請求の範囲第５項に記載した半導体装置に
於て、予定の装置の予定のソース及びドレイン領域を相
互接続するドープされた多結晶シリコンを含む半導体装
置。 - （１２）特許請求の範囲第６項に記載した半導体装置に
於て、予定の装置の予定のソース及びドレイン領域を相
互接続するドープされた多結晶シリコンを含む半導体装
置。 - （１３）ドープされた多結晶シリコンの単一層を用いて
ＳＯＩ−ＣＭＯＳ装置を形成する方法に於て、電気的に
隔離された半導体材料の少なくとも２つのアイランドを
持つ絶縁性基部部材を用意し、各対のアイランドの内の
一方は該対の他方とは反対の導電型であり、各々の前記
アイランドにゲート酸化物を形成し、前記アイランド及
び前記ゲート酸化物の上にＮ＋多結晶層を形成し、前記
ゲート酸化物に隣接して前記アイランド内にＮ＋領域を
形成し、各々の前記Ｎ＋領域の一部分並びにそれに隣接
した領域の内、前記ゲート酸化物の下にある一部分を含
む前記アイランドの表面を露出し、前記ゲート酸化物に
隣接する、Ｎ形にドープされたアイランドだけで、前記
露出した表面の一部分をマスクし、前記露出してマスク
しなかつた表面にＮ＋ドーパントを導入し、前記マスク
を取去り、前にマスクされた領域にＰ＋領域を形成し且
つそれまでの全てのＮ＋ドープ領域のＮ＋ドーピング・
レベルを保持するのに十分なＰ＋形ドーパントを用いて
前記露出された表面をドープし、各々のアイランドの表
面の上に珪化物を形成し、各々のゲート酸化物領域で前
記珪化物に結合された導電パターンを形成する工程から
成る方法。 - （１４）特許請求の範囲第１３項に記載した方法に於て
、各々のアイランドの表面に珪化物を形成する工程が、
タングステン、チタン及び白金から成る群から選ばれた
金属を各々のアイランドの表面の上にデポジットするこ
とを含む方法。 - （１５）特許請求の範囲第１３項に記載した方法に於て
、前記ソース及びドレイン領域と接触する前記多結晶シ
リコン上に形成された前記珪化物と前記導電パターンの
間に絶縁層を形成する工程を含む方法。 - （１６）特許請求の範囲第１４項に記載した方法に於て
、前記ソース及びドレイン領域と接触する前記多結晶シ
リコン上に形成された前記珪化物と前記導電パターンの
間に絶縁層を形成する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US613679 | 1984-05-24 | ||
| US06/613,679 US4621276A (en) | 1984-05-24 | 1984-05-24 | Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245566A true JPS61245566A (ja) | 1986-10-31 |
| JPH0644603B2 JPH0644603B2 (ja) | 1994-06-08 |
Family
ID=24458282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111306A Expired - Lifetime JPH0644603B2 (ja) | 1984-05-24 | 1985-05-23 | 半導体装置とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4621276A (ja) |
| JP (1) | JPH0644603B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310177A (ja) * | 1987-06-12 | 1988-12-19 | Ricoh Co Ltd | 半導体装置 |
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1985
- 1985-05-23 JP JP60111306A patent/JPH0644603B2/ja not_active Expired - Lifetime
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Also Published As
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|---|---|
| US4621276A (en) | 1986-11-04 |
| JPH0644603B2 (ja) | 1994-06-08 |
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