JPS5966158A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、絶縁体基板上に設けられた半導体層に形成
されるＣＭＯＳインバータからなる半導体装置及びその
製造方法に関する。

〔発明の技術的背景とその問題点〕

絶縁体基板上に設けられた半導体層を用いて構成される
半導体装置として、たとえば５ＯＳ（シリコン・オン・
サファイア）構造の半導体装置がある。第１図は上記Ｓ
Ｏ８構造の、従来のＣＭＯＳインバータ（相補ＭＯ８形
反転回路）の素子構造を示す断面図である。第１図にお
いて、サファイア基板１上には、シリコン酸化膜、？に
よって絶縁分離されている島状の単結晶シリコン層３が
形成される。このシリコン層３には、ＰチャネルＭＯＳ
トランジスタのソース及びドレイン領域となるＰ型頭域
４，５と、ＮチャネルＭＯＳトランノスタのドレイン及
びソース領域と力る忙型領域６，７とが形成される。こ
こでＳＯ８構造のＣＭＯＳインバータでは、図示するよ
うにＰチャネルＭＯ８）ランソスタとＮチャネルＭＯ８
）ランノスタの両ドレイン領域を互いに接して形成する
ことができる。また、上記Ｐ型頭域４．５間のシリコン
層３の表面には、ダート絶縁膜となるシリコン酸化膜８
を介して、多結晶シリコンからなるＰチャネルＭＯＳト
ランジスタのゲート電極９が形成され、同様に上記炉型
領域６，７間のシリコン層３０表面には上記シリコン酸
化＠８を介して、多結晶シリコンからなるＮチャネル間
Ｏｓ　）ランゾスタのダート電極１０が形成される。さ
らに、ＰチャネルＭＯＳトランジスタのソース領域とな
るＰ加領域４とＮチャネルＭＯＳトランジスタのソース
領域となるＮ−＋ｒＨ領域７は、それぞれ前記シリコン
酸化膜８に開口されたコンタクトホール１１．１２ｆ：
介して、アルミニウムからなるソース電極１３．１４そ
れぞれと電気的に接続される。そして、上記Ｎ１領域６
は、前記シリコン酸化膜８に開口されたコンタクトホー
ル１５を介して、Ｎ型多結晶シリコンからなる出力電極
１６と電気的に接続される。

第２図は第１図のような構成のＣＭＯＳインバータの等
価回路図である。第２図において、ＱＩはＰチャネルＭ
Ｏ８）ランノスタ、Ｏ４はＮチャネルＭＯＳトランジス
タ、Ｇはｆ−ト端子、０は出力端子、ＶＤＤ及びＶＢ８
はそれぞれ電源端子でおる。

そして通常、上記電源端子■８１１はアース電位（Ｏｖ
）に、ｖＤＤは＋１〜＋５ｖにそれぞれ設定される。

前記第１図に示すように、出力端子０に対応する出力電
極１６はＮチャネルＭＯＳトランジスタのドレイン領域
となるＮ埠領域６から取出されている。−万、Ｎチャネ
ルＭＯＳ　？ランノスタのＮ十型領域６とＰチャネルＭ
ＯＳトランジスタのＰ増額域５とは接触して形成されて
いるため、この両領域間にはＰＮ接合が生じている。こ
のため、第２図に示すように、ＰチャネルＭＯ８）ラン
ノスタＱｌと出力端子Ｏとの間には寄生ダイオードＤ、
が図示の極性で挿入されている。

第３図は第２図で示されるＣＭＯＳイン／？−夕の入出
力特性曲線図であり、横軸にはダート入力端子■。が、
縦軸には出力電圧Ｖ。がそれぞれとられている。第２図
のＣＭＯＳインノ々−夕において、ケ゛−ト入力電圧Ｖ
。がｖ８Ｉ３レベルに近ずくと、ＭＯＳトランノスタＱ
ｌがオン状態、ＭＯＳトランジスタＱ２がオフ状態とな
シ、出力鯵１子Ｏはオン状態となっているＭＯＳ　トラ
ンゾスタＱ１を介して充電される。この場合、ダイオー
ドＤ１のＰＮ接合における接触電位差ＶＢがこのダイオ
ードＤｌの両端に加わるため、出力電圧Ｖ。はＶＤＤま
で上昇せず■。

だけ低下した値となる。この結果、出力端子Ｏの電圧■
。を用いる回路における信号レベルの判別はそれたけ困
難となる。

通常、ＰＮ接合の接巧虫電位差ＶＢは０．７Ｖ程度有り
、出力電圧Ｖ。のレベル低下は、特に使用する杭源電圧
が低い場合に大きな問題となる。

第４図は出力電圧Ｖ。の低下を防止するために、Ｎ型多
結晶シリコンからなる出力電極に替えて、Ｐ型多結晶シ
リコンからなる出力電極を設けるようにしたものである
。すなわち、ＰチャネルＭＯ８トランゾスタのドレイン
領域となるＰ加領域５に、シリコン酸化膜８に開口され
たコンタクトホール１７を介して、Ｐ型多結晶シリコン
からなる出力電極１８を接続している。この場合の等価
回路図は第５図に示すように、ＰチャネルＭＯ８トラン
ゾスタＱ３、ＮチャネルＭＯＳ　）ランソスタＱ４及び
寄生ダイオードＤ２を含み、ダイオードＤ２は第２図の
場合とｄ異なり、出力端子０とＮチャネルＭＯＳ　＋・
ランノスタＱ４との間に挿入された構成となる。

第６図は、上記第５図の等何回路で示されるＣＭＯＳイ
ン・ぐ−夕の入出力特性曲線図である。第５図ノＣＭＯ
Ｓインー々−夕において、ゲート入力電圧ｖ　がｖ　レ
ベルに近すき、ＭＯＳトランソスタＧ　　　　　　　８
５ Ｏ３がオン状態になると、この場合、ＭＯＳトランソス
タＱ３と出力端子Ｏとの間にダイオードが存在していな
いので、出力電圧Ｖ。は図示するようにＶＤＤまで上昇
する。ところが、寄生ダイオードＤ２は出力端子０とＮ
チャネルＲ１Ｏ８）ランジスタＱ４との間に存在するた
め、ダート入力端子ｖＧがＶ　レベルに近すきＭＯＳト
ランソスタｑがオＩ）Ｄ ン状態となる時に、このダイオードＤ２の接触電位差Ｖ
Ｂの存在により出力電圧Ｖ。はｖｓｓまで低下せずＶＢ
だけ高い値となる。

このように、従来のＣＭＯＳインバータでは出力電極と
して多結晶シリコンを用いる場合、その導電型としては
Ｐ、Ｎいずれか１つに設定する必要があり、このためＰ
チャネル、Ｎチャネルいずれか一方のＭＯＳトランノス
タのドレイン領域に対してのみ電気的接続を図るように
しなければならない。この結果、前記したような寄生ダ
イオードが発生し、このダイオードの存在によって出力
電圧の振幅が電源電圧よりも低下してしまう欠点がある
。

ところで、上記多結晶シリコンの代りに、ピ型領域及び
Ｎ加領域に対して同時に電気的接続を図ることが可能な
金属、たとえばアルミニウムによって出力電極を構成す
れば、上記欠点は解消し得る。しかしながら、素子の微
細化が進み、集積度が増すにつれて、２づのＭＯＳ　）
ランノスタのダート電極相互間にコンタクトホールを開
口する余裕がなくなり、この場合にも一方のＭＯＳトラ
ンソスタのドレイン領域に対してのみ電気的接続が図ら
れる。したがって、この場合にも、出力電圧振幅のレベ
ル低下は避けられない。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、寄生ダイオードの発生を解消するこ
とによって振幅の十分大きな出力電圧を得ることができ
る、絶縁体基板上に設けられた半導体層を用いた半導体
装置を提供することにある。

〔発明の概要〕

この発明の一実施例によれば、サファイア基板上に堆積
形成された単結晶シリコン層に、互いにドレイン領域が
接するように形成されるＮチャネルＭＯＳトランジスタ
及びＰチャネルＭＯＳトランジスタからなるＣＭＯＳイ
ンバータと、上記両ドレイン領域が互いに接する界面の
うち少なくともその表面に形成される金属シリサイド層
とを備えた半導体装置が提供されている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。第
７図（ａ）ないしくｊ）はこの発明をＣＭＯＳインバー
タに実施した場合に、このインバータを製造する際の＠
製造工程を示す断面図である。

このインバータは次のような工程で製造される。

まず、第７図（、）に示すように、絶縁基体であルサフ
ァイア基板２ノ上に、エピタキシャル成長法によって単
結晶シリコン層２２を０．５μｍの厚さに堆積形成し、
続いて公知の選択酸化法を用いてシリコン酸化膜２３に
より上記シリコン層２２を絶縁分離する。この具体的な
方法としてはたとえば、絶縁分離されるべきシリコン層
２２上に耐酸化性マスクとしてシリコン窒化膜を・ぐタ
ーニング形成し、この後に選択酸化を行ない、さらにこ
の後にシリコン窒化膜を除去するような方法が採用し得
る。上記絶縁分離の後は、酸素雰囲気中で９００℃の加
熱処理を行ない、上記シリコン層２２の露出面に２５０
Ｘ程度の厚みのシリコン酸化膜２４を形成する。なお、
上記シリコン酸化膜２４を形成する前又は後に、後の工
程で形成すべきＮチャネル及びＰチャネルＭＯ８）ラン
ノスタのチャネル領域となる部分に不純物イオン注入を
行なって、しきい値電圧の制御を行なう。

次に、第７図（ｂ）に示すように、周知の写真食刻技術
を用いて、上記シリコン酸化膜２４０所定位置に出力電
極用のコンタクトホール２５を開口する〇 次に、全面にＣＶＤ法によってＮ型不純物たとえば隣ψ
）をドープした３０００Ｘの厚みの多結晶シリコンを堆
積した後、再び写真食刻技術によってこの多結晶シリコ
ンを７９ターニングして、第７図（ｃ）Ｋ示すようにＰ
チャネル側のダート電極２６、Ｎチャネル仰ｊのダート
電極２７及び出力電極２８をそれぞれ形成する。

次に、第７図（ｄ）に示すように、ダート電極２６．２
７及び出力電極２８をマスクとしてシリコン酸化膜２４
を選択エツチングし、シリコン層２２の表面を露出させ
る。

次いで第７図（、）に示すように、ＣＶＤ法によシ全面
に２０００１の厚みのシリコン酸化膜２９を堆積形酸す
る。

次に上記シリコン酸化膜２９をその膜厚分だけ、リアク
ティブイオンエツチング法（ＲＩＥ　）Ｋよって除去す
る。この工程の際にシリコン酸化膜２９ばほとんど除去
されるが、第７図（ｆ）Ｋ示すようにダート電極２６　
＊　２７及び出力電極２８それぞれの側面では垂直方向
の厚みが厚い存する。

次に、第７図（ｇ）に示すようにフォトレゾスト膜３０
を選択的に形成いこの膜３０と前記ケ。

−ト電極２７及び出力電極２８′（１１−マスクとして
、Ｉ　Ｘ　１　ｔ）　１５／ｃｍ２　のドーズ量で砒素
（Ａｓ　）イオンケ５ｇＫｅｙの打込みエネルギーでシ
リコン層２２にイオン注入する。

次いで上記フォトレノスト膜３０を除去し新たに第７図
（ｈ）に示すようにフォトレノスト膜３１を選択的に形
成し、この膜３１と前記ダート電極２６をマスクとして
、１×１０にのドーズ量でホウ素（Ｂ）イオンを４０Ｋ
ｅｙの打込みエネルギーでシリコン層２２にイオン注入
する。

次に、第７図（ｉ）に示すように、スパッタリング法に
より、全面に２０００Ｘ程度の厚みのモリブデン（Ｍｏ
　）膜３２を蒸着形成し、続いて窒素雰囲気中において
１０００℃で約１５分間熱処理を行なう。この熱処理の
結果、モリブデン膜３２と接しているシリコン層２２の
界面及びｒ−トｖｔ極２６，２７と出力電極２８の上面
がそれぞれシリサイド化され、これらの部分にモリブデ
ンシリサイド層３３八〜３３Ｇがそれぞれが形成される
。また、この熱処理により上記工程でイオン注入された
Ａｓイオン及びＢイオンが活性化きれて、ＰチャネルＭ
Ｏ８）ランマスクのソース及びドレイン領域となる一対
のＰ〜領域３４゜３５とＮチャネルＭＯ８？ランヅスタ
のドレイン及びソース領域となる一対の離型領域３６゜
３７も同時に形成される。そしてこの場合、図示するよ
うに、ＰチャネルＭＯＳトランジスタのドレイン領域と
なる一方のＰ〜領域３５とＮチャネルＭＯ８トランジス
タのドレイン領域となる一方のず型領域３６とは互いに
接した状態となり、この両領域、？　５　、３６が接し
ている界面のうち表面には上記モリブデンシリサイド層
３３Ｂがまたがって形成された状態となっている。なお
、前記第７図（ｇ）の工程におけるＡｓイオン注入の際
に、出力電極２８の下部のシリコンＭ２２にはこの出力
電極２８がブロックとなってイオンが注入されないが、
この領域についてはこの熱処理工程の段階で、シリコン
酸化膜２４に開口されているコンタクトホール２５′ｆ
ｔ介して出力電極３１に含まれているＰイオンが熱拡散
されるため、炉型領域３６は図示するように連続した状
態となる。

次に、第７図（ｊ）に示ずように、ＣＶＤ法により全面
に５０００１の厚みのシリコン酸化膜３８を堆積形成し
、さらに続いてＰチャネルＭＯ８？ランジスタ及びＮチ
ャネルＭＯ８）ランマスクのソース領域となるＰ＋型領
域３４、炉型領域３７に対応した位置の上記シリコン酸
化膜３８にコンタクトホール３９，４Ｏｆ開口し、この
後、全面へのアルミニウムの堆積、パターニングを行な
うことによってソース電極４１．４２を形成する。

上記のようにして製造されたＣＭＯＳインバータの出力
電極２８は、ＮチャネルＭＯＳトランジスタのドレイン
領域（Ｎ”Ｗ領域３６）から直接数９出され、Ｐチャネ
ルＭＯ８）ランマスクのドレイン領域（Ｐ＋型領域３５
）は１型領域３６を介して出力電極２８に接続されてい
る。ところが、上記両ドレイン領域が互いに接する界面
のうちのその表面にはモリブデンシリサイド層３３Ｂが
形成されている。このため、上記両ドレイン領域間では
ダイオード特性は示されず、オーミックな電圧−電流特
性が与えられる。したがって、第７図（ｊ）に示すよう
な構成のＣＭＯＳインバータでは、前記第２図の等何回
路中の寄生ダイオードＤ、に相当するものは発生しない
。この結果、従来のように出力電圧Ｖ。がｖＤＤまで上
昇しないという不都合は生ぜず、ｖｏはｖＤＤまで上昇
させることができる。

一方、上記実施例の場合とは異なり、ケ゛−ト電極２６
．２７及び出力電極２８としてＰ型不純物をドーグした
多結晶シリコンを用い、出力電極２８をＰチャネルＭＯ
Ｓトランジスタのドレイン領域（Ｐ＋型領域３５）と接
続する場合には、前記第５図の等何回路中の寄生ダイオ
ードＤ２に相当するものは上記と同じ理由により発生し
ない。したがって、この場合にば、従来のように出力電
圧Ｖ。がｖｓｓまで低下ないという不都合は生じない。

このように、この発明のＣＭＯＳインパークでは、寄生
ダイオードの発生を解消することができ、振幅の大きな
出力電圧を得ることができる。

ところで、上記したように、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯ８）ランマスタの両ドレイン領域
の界面に生じるＰＮ接合を解消するためには、モリブデ
ンシリサイド層はこの両領域の界面の次面の層３３Ｂの
みを形成すれば充分である。しかしながら、上記５．９
３　Ｂと同時に＠領域３４．３６．３７の表面及び図示
しないがこれらの領域を延長して配線として用いる場合
のその表面にモリブデンシリサイド層３３Ａ、３３Ｃ，
３３Ｄを形成することにより、これら各領域における抵
抗値音減少せしめ、素子のスイッチング速度の増加が図
オＬる。しかも、ケ゛−ト筺極２６，２７及び出力電極
２８の上面にもモリブデンシリサイド層３３　Ｅ〜３３
Ｇを形成するよう（ｆこしたので、こ才しらにおける抵
抗値を減少でせることかでき、これによっても素子のス
イッチング速度の増加を図ることができる。

寸た、上記実施例において、ケ゛−ト電極２６゜２７及
び出力電極２８の側面に残存させたシリコン酸化膜２９
ば、ケ゛−ト電極２６．２７及び出力°電極２８？構成
する多結晶シリコンがシリコン層２２の表面と短絡を起
こすことを防止する作用を果たしているものであり、こ
のような恐れがない場合にはこれらのシリコン酸化膜２
９は形成する必要がない。また、上記残存したシリコン
酸化膜２９は、ダート電極２６．２７及び出力１Ｍ、極
２８の側面がシリサイド化され、この部分がチャネル領
域のしきい値電圧に影響を与えることを防止する作用も
果たしている。

なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能である。たとえば、上記実施例では
出力電極２８は多結晶シリコンによって形成する場合に
ついて説明したが、これを金属、たとえばアルミニウム
によって形成することも可能である。さらｌＩ？ｌｌ”
″−トＥ極及び出力電極における抵抗値を低減化し、こ
れによりスイッチング速度のより高速化を図るためには
、ケ゛−ト電極及び出力電極をより抵抗値の低い金属、
たとえばモリブデン（Ｍｏ）、プラチナ（ｐｔ　）、パ
ラゾウム（Ｐｄ　）、タンク／ｌ／　（Ｔａ　）または
これらのシリサイドを用いるようにしてもよい。

また、上記実施例では、シリコン層２２の表面及びダー
ト電極２６．２７と出力電極２８の上面にはモリブデン
シリサイド層３３１〜３３Ｇを形成する場合について説
明したが、これにモリブデンの代りにタングステン、プ
ラチナ、ノクラソウム等のうちいずれか１つの金属を用
いたシリサイド層全形成するようにしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、寄生ダイオード
の発生を解消することによって振幅の十分大きな出力電
圧を得ることができる、絶縁体基体上に設けられた半導
体層を用いた半導体装置を提供することができる。

【図面の簡単な説明】

第１図は５ｏＨＨζ造の従来ｔｙ）　ＣＭＯＳインバー
タの断面図、第２図は第１図の等価回路図、第３図は第
２図回路の入出力特性曲線図、第４図は従来の池のＣＭ
ＯＳインバータの断面図、第５図は第４図の等価回路図
、第６図１ｄ第５図回路の入出力特性曲線図、第７図（
、）ないしくｊ）はこの発明に係る半導体装置を製造す
る際の各製造工程を示す断面図である。 ２ノ・・・サファイア基板（絶縁基体）、２２・・・単
結晶シリコン層（半導体層）、２３．２４＊２９．３８
・・・シリコン酸化膜、２５，３９゜４０・・・コンタ
クトホール、２６，２７・・・タート電極、２８・・・
出力電極、３０．３１・・・フメトレソスト膜、３２・
・・モリブデン膜、３３・・・モリブデンシリサイド層
、３４・・・Ｐ＋型領域（ＰチャネルＭ、Ｏ８）ランゾ
スタのソース領域）　、３５・・・Ｐ＋型領域（Ｐチャ
ネルＭＯ８）ランマスタのドレイン領域）、３６・・・
離型領域（ＮチャネルＭＯ８トランジスタのドレイン領
域）、３７・・・離型領域（ＮチャネルＭＯ８）ランマ
スタのソース領域）、４１．４２・・・ソース電極。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 第３図 　Ｖｃ 第４図 ＩＩ５図 正り 第６図 　ＶＱ

Claims (2)

【特許請求の範囲】
1. （１）絶縁基体と、この基体上に設置された半導体層と
   、この半導体層に互いにドレイン領域が接するように形
   成される一方チャネル形ＭＯＳトランジスタ及び池方チ
   ャネル形ＭＯＳトランソスタからなる相補ＭＯ８形反転
   回路と、上記両ドレイン領域が互いに接する界面のうち
   少なくとも表面に形成される金属を含む化合物層とを具
   備したことを特徴とする半導体装置。
2. （２）　　前記金属を含む化合物層は、モリブデン、タ
   ングステン、グラチナ、パラゾウムのうちのいずれか１
   つの金属を含む金属シリサイドである特許請求の範囲第
   １項に記載の半導体装置。