JP2002536833A - 電流リミッタを備えたダイナミックしきい値電圧ｍｏｓトランジスタ、およびその製造方法 - Google Patents
電流リミッタを備えたダイナミックしきい値電圧ｍｏｓトランジスタ、およびその製造方法Info
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Abstract
(57)【要約】
本発明は、基板上に、ゲート（１１６）、第１の導電型のチャンネル（１１１）を備えた、ダイナミックしきい値電圧をもつ第１のＭＯＳトランジスタ（１０）、および前記第１のＭＯＳトランジスタのゲートとチャンネルとの間に接続される電流リミッタ（２０）を含む半導体装置に関する。本発明によれば、この第１のトランジスタは、チャンネルに接続される、第１の導電型の第１のドーピング領域（１６０）を備え、そして電流リミッタは第１のドーピング領域に対して配置されかつオーム接続によって第１領域に電気的に接続される、第２の導電型の第２のドーピング領域（１２４）からなっている。ＣＭＯＳ回路の製造への適用。
Description
【０００１】
本発明は集積された電流リミッタを備えたダイナミックしきい値電圧ＭＯＳト
ランジスタ（絶縁ゲートトランジスタ）に関する。このデバイス（装置）は、と
くにＳＯＩ（絶縁体上のシリコン）型基板上に作られるようになされ、言い換え
れば、基板は下方に横たわる酸化膜によって絶縁されたシリコンの薄い表面層を
有している。
ランジスタ（絶縁ゲートトランジスタ）に関する。このデバイス（装置）は、と
くにＳＯＩ（絶縁体上のシリコン）型基板上に作られるようになされ、言い換え
れば、基板は下方に横たわる酸化膜によって絶縁されたシリコンの薄い表面層を
有している。
【０００２】 本発明は、また、かかる装置を回路に集積するためにとくにコンパクトな形状
に装置を作るための方法に関する。
に装置を作るための方法に関する。
【０００３】 本発明は、例えば、マイクロプロセツサまたはデジタル信号プロセッサ（ＤＳ
Ｐ）のごとき極めて低い供給電圧により作動するＣＭＯＳ回路の製造にとくに用
途を見いだしている。
Ｐ）のごとき極めて低い供給電圧により作動するＣＭＯＳ回路の製造にとくに用
途を見いだしている。
【０００４】
従来技術は、以下で述べられる文献（１），（２），（３）および（４）にお
いてとくに示されそしてそれらについての参考文献はこの明細書の終わりに付与
されている。
いてとくに示されそしてそれらについての参考文献はこの明細書の終わりに付与
されている。
【０００５】 通常のＭＯＳトランジスタは２つの固有の構成要素から作られているように見
なすことができる。第１の構成要素はＭＯＳトランジスタそれ自体であり、その
際、ゲートによって制御された電流がドレインとソースとの間に流れ、そして基
板は一定の分極化に従う。第２の構成要素はドレインおよびソースがエミッタお
よびコレクタとして作用し、そして基板がベースとして作用する寄生バイポーラ
トランジスタである。
なすことができる。第１の構成要素はＭＯＳトランジスタそれ自体であり、その
際、ゲートによって制御された電流がドレインとソースとの間に流れ、そして基
板は一定の分極化に従う。第２の構成要素はドレインおよびソースがエミッタお
よびコレクタとして作用し、そして基板がベースとして作用する寄生バイポーラ
トランジスタである。
【０００６】 文献（１）は、半導体装置によって供給される合計電流を増加するようにかつ
これをその基板にトランジスタゲートを接続することによって行うようにＭＯＳ
構成要素およびバイポーラ構成要素を同時に活性化することを提案している。か
かる装置は、しかしながら、バイポーラ構成要素の作動に関連した静的電流の顕
著な増加のため僅かに使用されるのみである。確かに、最小の静的電流がＣＭＯ
Ｓ回路において一般に要求される。
これをその基板にトランジスタゲートを接続することによって行うようにＭＯＳ
構成要素およびバイポーラ構成要素を同時に活性化することを提案している。か
かる装置は、しかしながら、バイポーラ構成要素の作動に関連した静的電流の顕
著な増加のため僅かに使用されるのみである。確かに、最小の静的電流がＣＭＯ
Ｓ回路において一般に要求される。
【０００７】 文献（２）はＭＯＳの作動のハイブリッドモードを提案しかつゲートと基板と
の間を接続することによって、ＭＯＳのしきい値電圧が低くされかつしきい値に
よるトランジスタ特性勾配が、低い電圧において、言い換えればバイポーラトラ
ンジスタが活性化される前に、改善され得ることを示している。この作動原理は
文献（３）「ダイナミックしきい値電圧ＭＯＳＦＥＴ」または「ＤＴＭＯＳ」に
記載されたダイナミックしきい値電圧トランジスタを生ぜしめている。
の間を接続することによって、ＭＯＳのしきい値電圧が低くされかつしきい値に
よるトランジスタ特性勾配が、低い電圧において、言い換えればバイポーラトラ
ンジスタが活性化される前に、改善され得ることを示している。この作動原理は
文献（３）「ダイナミックしきい値電圧ＭＯＳＦＥＴ」または「ＤＴＭＯＳ」に
記載されたダイナミックしきい値電圧トランジスタを生ぜしめている。
【０００８】 トランジスタ１０は、ＭＯＳトランジスタと同様に、チャンネルによってソー
ス端子１４に接続されたドレイン端子１２、およびチャンネルを通過する電流を
制御するためのゲート端子１６を具備している。
ス端子１４に接続されたドレイン端子１２、およびチャンネルを通過する電流を
制御するためのゲート端子１６を具備している。
【０００９】 さらに、電気的接続１８がゲートと基板との間に確立される。図において電気
的接続１８が接続される基板接触端子は参照符号１１で識別されている。
的接続１８が接続される基板接触端子は参照符号１１で識別されている。
【００１０】 ＭＯＳトランジスタのしきい値電圧はその基板に印加される電圧に依存してい
る。
る。
【００１１】 文献（４）に示されるように、電圧Ｖｔ は以下の関係、
【００１２】
【数式１】 によって表され得る。
【００１３】 この式において、Ｖfbは平らな帯域の電圧であり、φf はフェルミポテンシャ
ルであり、γは基板の有効係数およびＶbsは基板とトランジスタソースとの間に
印加された電位差である。
ルであり、γは基板の有効係数およびＶbsは基板とトランジスタソースとの間に
印加された電位差である。
【００１４】 ゲートがＤＴＭＯＳの場合であるように基板に接続されるとき、ゲートに印加
された電圧は、また、基板に印加される。しきい値電圧は、その場合に、ゲート
に印加された電圧に依存し、そのことは用語「ダイナミックしきい値電圧トラン
ジスタ」を正当化する。
された電圧は、また、基板に印加される。しきい値電圧は、その場合に、ゲート
に印加された電圧に依存し、そのことは用語「ダイナミックしきい値電圧トラン
ジスタ」を正当化する。
【００１５】 ここで例示されたものは、ＮＭＯＳトランジスタについては、通常の作動の間
中、ゲートがソースに対して正となるように電圧が印加されるものである。それ
は基板とソースとの間に存在する接合の順方向のバイアス、かつ多分、基板とド
レイン（ドレインに印加された分極化に依存して）との間の接合の順方向のバイ
アスを引き起こす。高い電圧がゲートに印加されるならば、基板に印加された同
一の電圧が顕著な電流を接合に通過させる。これはＤＴＭＯＳ構成要素を備えた
回路における合計の静的電流の増加に寄与する。
中、ゲートがソースに対して正となるように電圧が印加されるものである。それ
は基板とソースとの間に存在する接合の順方向のバイアス、かつ多分、基板とド
レイン（ドレインに印加された分極化に依存して）との間の接合の順方向のバイ
アスを引き起こす。高い電圧がゲートに印加されるならば、基板に印加された同
一の電圧が顕著な電流を接合に通過させる。これはＤＴＭＯＳ構成要素を備えた
回路における合計の静的電流の増加に寄与する。
【００１６】 ＳＯＩ技術におけるＤＴＭＯＳに関する最大の許容電流は、トランジスタ幅の
ほぼ１００ｐＡ／μｍにこの接合電流を制限するように、約０．６Ｖである。よ
り高電圧でＤＴＭＯＳを使用する場合は接合電流を制限させる装置を挿入する必
要がある。かかる装置はゲートと基板との間に挿入されかつ電流リミッタと呼ば
れる。この主題については文献（３）が参照され得る。
ほぼ１００ｐＡ／μｍにこの接合電流を制限するように、約０．６Ｖである。よ
り高電圧でＤＴＭＯＳを使用する場合は接合電流を制限させる装置を挿入する必
要がある。かかる装置はゲートと基板との間に挿入されかつ電流リミッタと呼ば
れる。この主題については文献（３）が参照され得る。
【００１７】 電流リミッタはそれに関して種々の分極化の形状が考え得る第２のＭＯＳトラ
ンジスタである。
ンジスタである。
【００１８】 添付の図２に、第１の提案された形状を示す。 図２は、ゲート端子１６と基板端子１１との間に挿入された第２のＭＯＳトラ
ンジスタ２０の形の電流リミッタを備えた、図１のＭＯＳトランジスタ１０を示
している。
ンジスタ２０の形の電流リミッタを備えた、図１のＭＯＳトランジスタ１０を示
している。
【００１９】 第２のトランジスタのゲート２６はＮＭＯＳトランジスタの場合においては供
給電圧で分極化され、そしてＰＭＯＳトランジスタの場合においてはアースにお
いて分極化されている。 第２のトランジスタの他の考え得る分極化形状は添付の図３に示されている。 それは、実質上、第２のトランジスタ２０のゲート２６がこれからはそのソー
スに接続されることによって図２の形状から識別される。 具体的に述べられることは、第２のトランジスタ２０が基板へのアクセスを持
たない通常のトランジスタであるということである。その基板は浮遊状態にある
。
給電圧で分極化され、そしてＰＭＯＳトランジスタの場合においてはアースにお
いて分極化されている。 第２のトランジスタの他の考え得る分極化形状は添付の図３に示されている。 それは、実質上、第２のトランジスタ２０のゲート２６がこれからはそのソー
スに接続されることによって図２の形状から識別される。 具体的に述べられることは、第２のトランジスタ２０が基板へのアクセスを持
たない通常のトランジスタであるということである。その基板は浮遊状態にある
。
【００２０】 図２および図３の図による装置の製造に関連する実質的な困難は、リミッタト
ランジスタおよび第１のトランジスタとの接続を行うことが構成要素の大きさを
減少するための要求と矛盾するという事実に存する。 現実に、構成要素のさらなる高集積化を追求しても、上述された装置の電気的
ダイヤグラムが集積されたバージョンに直接転写することは許容され得ない。
ランジスタおよび第１のトランジスタとの接続を行うことが構成要素の大きさを
減少するための要求と矛盾するという事実に存する。 現実に、構成要素のさらなる高集積化を追求しても、上述された装置の電気的
ダイヤグラムが集積されたバージョンに直接転写することは許容され得ない。
【００２１】
本発明の目的は、上記困難なしに集積回路の形に製造し得る、電流リミッタつ
きＤＴＭＯＳトランジスタ装置を提案することにある。
きＤＴＭＯＳトランジスタ装置を提案することにある。
【００２２】 １つの目的は、とくに、装置がコンパクトに作られるように、トランジスタ間
に必要とされる接続の数および範囲を減少させ得るこの型の装置を提案すること
にある。 さらに、１つの目的は、装置のとくに経済的な実現方法を提案することにある
。
に必要とされる接続の数および範囲を減少させ得るこの型の装置を提案すること
にある。 さらに、１つの目的は、装置のとくに経済的な実現方法を提案することにある
。
【００２３】
これらの目的を達成するために、本発明のより詳細な対象は、基板上で、 −ゲートおよび第１の導電型のチャンネルを備え、ダイナミックしきい値電圧
をもつ第１のＭＯＳトランジスタ、および −前記第１のＭＯＳトランジスタのゲートとチャンネルとの間に接続された電
流リミッタからなる、半導体装置である。
をもつ第１のＭＯＳトランジスタ、および −前記第１のＭＯＳトランジスタのゲートとチャンネルとの間に接続された電
流リミッタからなる、半導体装置である。
【００２４】 本発明によれば、第１のＭＯＳトランジスタがチャンネルに接続された、第１
の導電型の第１のドーピング領域を備えており、そして電流リミッタが前記第１
のドーピング領域に対向して配置されかつオーム接続配線によって前記第１のド
ーピング領域に電気的に接続される、第２導電型の第２ドーピング領域からなっ
ている。
の導電型の第１のドーピング領域を備えており、そして電流リミッタが前記第１
のドーピング領域に対向して配置されかつオーム接続配線によって前記第１のド
ーピング領域に電気的に接続される、第２導電型の第２ドーピング領域からなっ
ている。
【００２５】 本発明の意味において、簡単な接続の第１および第２のドーピング領域間のオ
ーム接続はこれらの領域を並置することによって生じる物理的な接触によって特
徴づけられる。 オーム接続は、例えば、第１および第２のドーピング領域を互いに接続する、
シリサイド（ケイ化物）からなる層のごとき、導電性材料からなる層によって作
られることができる。
ーム接続はこれらの領域を並置することによって生じる物理的な接触によって特
徴づけられる。 オーム接続は、例えば、第１および第２のドーピング領域を互いに接続する、
シリサイド（ケイ化物）からなる層のごとき、導電性材料からなる層によって作
られることができる。
【００２６】 本発明の装置の特別な実施例において、電流リミッタは、第２のＭＯＳトラン
ジスタであることができる。その場合に、第２のドーピング領域および第２のド
ーピング領域と同一導電型の第３ドーピング領域が前記トランジスタのソースお
よびドレインを形成することができる。 第２のトランジスタのソースとドレインとの間に、言い換えれば、第２および
第３のドーピング領域の間に、すなわち、第１の導電型と逆の導電型のチャンネ
ル領域がある。しかしながら、チャンネルのドーピング濃度はソースおよびドレ
インのドーピング濃度より低い。
ジスタであることができる。その場合に、第２のドーピング領域および第２のド
ーピング領域と同一導電型の第３ドーピング領域が前記トランジスタのソースお
よびドレインを形成することができる。 第２のトランジスタのソースとドレインとの間に、言い換えれば、第２および
第３のドーピング領域の間に、すなわち、第１の導電型と逆の導電型のチャンネ
ル領域がある。しかしながら、チャンネルのドーピング濃度はソースおよびドレ
インのドーピング濃度より低い。
【００２７】 種々の分極化の形状によれば、第２のトランジスタのゲートはゲート分極端子
にまたは第２ドーピング領域に、言い換えれば、第２のトランジスタのソースに
接続され得る。 この第２の場合において、ゲートおよび第２のドーピング領域の両方に共通の
接続端子が設けられ得る。 第３ドーピング領域、言い換えれば、ここでは、第２のトランジスタのドレイ
ンは、第１のトランジスタのゲートに接続され得る。
にまたは第２ドーピング領域に、言い換えれば、第２のトランジスタのソースに
接続され得る。 この第２の場合において、ゲートおよび第２のドーピング領域の両方に共通の
接続端子が設けられ得る。 第３ドーピング領域、言い換えれば、ここでは、第２のトランジスタのドレイ
ンは、第１のトランジスタのゲートに接続され得る。
【００２８】 本発明の装置の他の特別な実施例において、電流リミッタは、さらに、ダイオ
ードにすることができる。第２のドーピング領域、および前記第２ドーピング領
域の導電型と逆導電型の、第３のドーピング領域が次いでダイオードの端子を形
成する。
ードにすることができる。第２のドーピング領域、および前記第２ドーピング領
域の導電型と逆導電型の、第３のドーピング領域が次いでダイオードの端子を形
成する。
【００２９】 第２および第３のドーピング領域が比較的高いドーピング濃度を有する一方、
それらはより低いドーピング濃度を有する第４のドーピング領域によって分離さ
れ得る。 第２および第３のドーピング領域が互いに逆の導電型からなる一方、第４の領
域は第２のドーピング領域の導電型、または第３のドーピング領域の導電型のい
ずれかからなることができる。 第４の領域は、かくして、Ｐ+ ＮまたはＮ+ Ｐ型の接合を形成するように第２
および第３のドーピング領域の１つを延長するように作用する。
それらはより低いドーピング濃度を有する第４のドーピング領域によって分離さ
れ得る。 第２および第３のドーピング領域が互いに逆の導電型からなる一方、第４の領
域は第２のドーピング領域の導電型、または第３のドーピング領域の導電型のい
ずれかからなることができる。 第４の領域は、かくして、Ｐ+ ＮまたはＮ+ Ｐ型の接合を形成するように第２
および第３のドーピング領域の１つを延長するように作用する。
【００３０】 前述された実施例におけると同様に、第３のドーピング領域は第１のＭＯＳト
ランジスタのゲートに接続され得る。
ランジスタのゲートに接続され得る。
【００３１】 さらに、ダイオードの特別な実施例によれば、ダイオードは第４ドーピング領
域の上方に延びるゲートを備えることができる。このゲートは、実際には、電気
的機能を持たず、しかも、以下の説明において明らかになるように、第４のドー
ピング領域を保持するために、第２および第３のドーピング領域の注入マスクと
して作用し得る。
域の上方に延びるゲートを備えることができる。このゲートは、実際には、電気
的機能を持たず、しかも、以下の説明において明らかになるように、第４のドー
ピング領域を保持するために、第２および第３のドーピング領域の注入マスクと
して作用し得る。
【００３２】 ダイオードのゲートは浮いたままにされてもよくまたはダイオードの端子の１
つに、言い換えれば、第２および第３のドーピング領域の１つに接続されてもよ
い。
つに、言い換えれば、第２および第３のドーピング領域の１つに接続されてもよ
い。
【００３３】 本発明は、また、前述の装置を製造する方法に関する。 装置がＭＯＳトランジスタ型の電流リミッタからなるならば、本方法は、以下
の連続する工程、すなわち、 ａ）基板内に、第１および第２のトランジスタを配置し得るように、第１の導
電型を有する活性領域を製造し、 ｂ）それぞれ前記第１および第２のトランジスタに対応して、前記活性領域の
上方に第１および第２ゲートを形成し、前記ゲートが、ゲート絶縁体によって前
記基板から分離されかつそれぞれ前記第１および第２のトランジスタのチャンネ
ル領域を被覆しており、 ｃ）前記第１および第２のゲートに対してセルフアライメントされたイオン注
入によって、前記第１および第２のトランジスタそれぞれに対応して、前記第１
の導電型と逆である第２の導電型の第１および第２のソースおよびドレイン領域
を形成し、そして前記第１のトランジスタの前記チャンネルと接触してかつ前記
第２のトランジスタの前記ソースおよびドレインの一方に隣接して、前記第１の
トランジスタのゲートに対してセルフアライメントされたイオン注入によって、
第１の導電型の第１ドーピング領域を形成し、 ｄ）前記第１のドーピング領域および前記第１のドーピング領域に隣接して前
記第２のトランジスタのソースおよびドレインの一方と電気的接続において、そ
れらを電気的に接続するように、導電体層を形成する工程からなっている。
の連続する工程、すなわち、 ａ）基板内に、第１および第２のトランジスタを配置し得るように、第１の導
電型を有する活性領域を製造し、 ｂ）それぞれ前記第１および第２のトランジスタに対応して、前記活性領域の
上方に第１および第２ゲートを形成し、前記ゲートが、ゲート絶縁体によって前
記基板から分離されかつそれぞれ前記第１および第２のトランジスタのチャンネ
ル領域を被覆しており、 ｃ）前記第１および第２のゲートに対してセルフアライメントされたイオン注
入によって、前記第１および第２のトランジスタそれぞれに対応して、前記第１
の導電型と逆である第２の導電型の第１および第２のソースおよびドレイン領域
を形成し、そして前記第１のトランジスタの前記チャンネルと接触してかつ前記
第２のトランジスタの前記ソースおよびドレインの一方に隣接して、前記第１の
トランジスタのゲートに対してセルフアライメントされたイオン注入によって、
第１の導電型の第１ドーピング領域を形成し、 ｄ）前記第１のドーピング領域および前記第１のドーピング領域に隣接して前
記第２のトランジスタのソースおよびドレインの一方と電気的接続において、そ
れらを電気的に接続するように、導電体層を形成する工程からなっている。
【００３４】 ゲート上からのセルフアライメントされた注入によって、ゲートがその間中少
なくとも部分的に注入マスクとしてまたは注入マスクの１部分として使用される
注入が理解される。
なくとも部分的に注入マスクとしてまたは注入マスクの１部分として使用される
注入が理解される。
【００３５】 本方法は、工程ｄ）の後に、基板上に絶縁体を配置し、これに続いてトランジ
スタのソース、ドレインおよびゲート領域上にコンタクトを形成することによっ
て完了される。
スタのソース、ドレインおよびゲート領域上にコンタクトを形成することによっ
て完了される。
【００３６】 加えて、本方法は、さらに、第１のドーピング領域から離れたドーピングされ
た領域に第１のトランジスタのゲートを接続しかつ第２のトランジスタのソース
およびドレインの一方を形成し、そして前記第１のドーピング領域に前記第２の
トランジスタの前記ゲートを接続することからなっている。
た領域に第１のトランジスタのゲートを接続しかつ第２のトランジスタのソース
およびドレインの一方を形成し、そして前記第１のドーピング領域に前記第２の
トランジスタの前記ゲートを接続することからなっている。
【００３７】 本明細書において検討される例において、第２のトランジスタのソースが第２
のドーピング領域によって構成されるならば、第１のＭＯＳトランジスタのゲー
トは第２のトランジスタのドレインに、言い換えれば、第３のドーピング領域に
接続される。
のドーピング領域によって構成されるならば、第１のＭＯＳトランジスタのゲー
トは第２のトランジスタのドレインに、言い換えれば、第３のドーピング領域に
接続される。
【００３８】 リミッタがダイオードからなる場合は、装置を製造するための方法は以下の連
続する工程、すなわち、 ａ）基板内に、前記第１のトランジスタおよびダイオードを配置しうるように
、第１の導電型を有する活性領域を形成し、 ｂ）それぞれ前記第１のトランジスタおよびダイオードに対応して、前記活性
領域の上方に、ゲート絶縁体によって前記基板から分離された第１および第２の
ゲートを形成し、 ｃ）前記第１のトランジスタのソースおよびドレイン領域のおよび前記第２の
ドーピング領域の１つを形成し、前記第１のトランジスタのチャンネルと前記第
２のドーピング領域との間に位置する第１のドーピング領域を形成し、そして前
記第２のドーピング領域によって前記第１のドーピング領域から分離された第３
のドーピング領域を形成し、前記ソースおよびドレイン領域および前記第１のド
ーピング領域が前記第１のゲートに対してセルフアライメントされた注入によっ
て形成され、 ｄ）前記第１のドーピング領域および前記第２のドーピング領域と接触して、
それらを電気的に接続するように、導電体層を形成する工程を含む。 工程ｃ）で異なるドーピング領域が形成される順序はどちらでもよい。
続する工程、すなわち、 ａ）基板内に、前記第１のトランジスタおよびダイオードを配置しうるように
、第１の導電型を有する活性領域を形成し、 ｂ）それぞれ前記第１のトランジスタおよびダイオードに対応して、前記活性
領域の上方に、ゲート絶縁体によって前記基板から分離された第１および第２の
ゲートを形成し、 ｃ）前記第１のトランジスタのソースおよびドレイン領域のおよび前記第２の
ドーピング領域の１つを形成し、前記第１のトランジスタのチャンネルと前記第
２のドーピング領域との間に位置する第１のドーピング領域を形成し、そして前
記第２のドーピング領域によって前記第１のドーピング領域から分離された第３
のドーピング領域を形成し、前記ソースおよびドレイン領域および前記第１のド
ーピング領域が前記第１のゲートに対してセルフアライメントされた注入によっ
て形成され、 ｄ）前記第１のドーピング領域および前記第２のドーピング領域と接触して、
それらを電気的に接続するように、導電体層を形成する工程を含む。 工程ｃ）で異なるドーピング領域が形成される順序はどちらでもよい。
【００３９】 本方法は、工程ｄ）後に、基板上に絶縁体を配置し、これに続いてソースおよ
びドレイン領域および第３ドーピング領域上にコンタクトを形成することによっ
て、完了する。
びドレイン領域および第３ドーピング領域上にコンタクトを形成することによっ
て、完了する。
【００４０】 さらに、第３ドーピング領域および第１のトランジスタのゲートの相互接続配
線を含むようにしてもよい。 この装置は、好ましくは、ＳＯＩ型の基板上に、言い換えれば、支持体として
作用するシリコンバルクに埋め込み酸化膜層で絶縁された、薄いシリコン表面層
を有する基板上に作られる。
線を含むようにしてもよい。 この装置は、好ましくは、ＳＯＩ型の基板上に、言い換えれば、支持体として
作用するシリコンバルクに埋め込み酸化膜層で絶縁された、薄いシリコン表面層
を有する基板上に作られる。
【００４１】 構成要素はこの場合に初表面層に形成される。その層は一般的には、最初はド
ーピングされない。しかしながら、製造工程ａ）は、薄い表面層の全部または１
部分に、第１の導電型の僅かなドーピングを行うようにしてもよい。
ーピングされない。しかしながら、製造工程ａ）は、薄い表面層の全部または１
部分に、第１の導電型の僅かなドーピングを行うようにしてもよい。
【００４２】 さらに、活性領域はフィールド酸化物ブロックを形成するような薄い表面層の
部分酸化によって画成され得る。この表面絶縁技術は通常「ＬＯＣＯＳ」（シリ
コンの局所的酸化−Localized Oxidation of Silicon）として知られている。活
性領域は、また、トレンチによる分離（浅いトレンチ分離）によって画成され得
る。
部分酸化によって画成され得る。この表面絶縁技術は通常「ＬＯＣＯＳ」（シリ
コンの局所的酸化−Localized Oxidation of Silicon）として知られている。活
性領域は、また、トレンチによる分離（浅いトレンチ分離）によって画成され得
る。
【００４３】 かくして、活性領域はフィールド酸化物ブロックおよび埋め込み酸化膜層によ
って完全に絶縁される。
って完全に絶縁される。
【００４４】 本発明の他の特徴および利点は、添付図面を参照して、以下の説明からより良
好に明らかになるであろう。
好に明らかになるであろう。
【００４５】
以下、ＳＯＩ型基板のシリコン表面層への装置の製造について説明する。 図４の平面図は第１の実施例による装置の上方からの図に対応している。 図４の実線１００はシリコンの表面層上に画成された活性領域１０２の限界を
示している。 線１００によって画成された領域の外部で、シリコンの表面層は活性領域を横
方向に絶縁するように酸化される。
示している。 線１００によって画成された領域の外部で、シリコンの表面層は活性領域を横
方向に絶縁するように酸化される。
【００４６】 活性領域の上方に画成され、かつ以下でより詳細に説明される一定数の不純物
注入範囲は、注入パターン設計の理由から、酸化されたシリコンに部分的に重な
り合う。しかしながら、留意されるべきことは、活性領域を取り囲んでいるシリ
コン酸化物に達する注入されたドーピング不純物は効果的でなくかつ酸化物の絶
縁電気的特性を変更しないということである。
注入範囲は、注入パターン設計の理由から、酸化されたシリコンに部分的に重な
り合う。しかしながら、留意されるべきことは、活性領域を取り囲んでいるシリ
コン酸化物に達する注入されたドーピング不純物は効果的でなくかつ酸化物の絶
縁電気的特性を変更しないということである。
【００４７】 少なくとも１つのｐ型注入が、とくに形成することが望まれる第１および第２
のトランジスタ１０および２０のチャンネルに対応する２つの注入範囲１１０，
１２０に実施される。これらの範囲は図に規則的な破線によって示されそして例
えば、図示しない注入マスクの開口によって画成される。
のトランジスタ１０および２０のチャンネルに対応する２つの注入範囲１１０，
１２０に実施される。これらの範囲は図に規則的な破線によって示されそして例
えば、図示しない注入マスクの開口によって画成される。
【００４８】 前述したように、これらのトランジスタはＤＴＭＯＳトランジスタおよび本発
明による電流リミッタに対応している。
明による電流リミッタに対応している。
【００４９】 第１の注入は、ＮＭＯＳトランジスタを作ることが望まれるトランジスタ１０
および２０に関するかぎりＰ型である。しかしながら、また、装置は、ＰＭＯＳ
で形成することも可能である。この場合に、第１の注入はＮ型である。
および２０に関するかぎりＰ型である。しかしながら、また、装置は、ＰＭＯＳ
で形成することも可能である。この場合に、第１の注入はＮ型である。
【００５０】 第１の注入には、例えば、酸化物などの、絶縁体層の形成、次いで、例えば多
結晶シリコンなどの、ゲート材料層の形成が続いている。
結晶シリコンなどの、ゲート材料層の形成が続いている。
【００５１】 これらの層はそれぞれにあった第１および第２のトランジスタのゲート１１６
および１２６の形状および配置を許容するパターンにしたがってエッチングされ
ている。
および１２６の形状および配置を許容するパターンにしたがってエッチングされ
ている。
【００５２】 ここで、第１のトランジスタのゲート１１６がＴ形状を有し、その少なくとも
１つの分岐が活性領域を超えて延びているということがわかる。
１つの分岐が活性領域を超えて延びているということがわかる。
【００５３】 ゲートの画成後、続いてゲート側部に横方向のスペーサが形成される。これら
のスペーサは明瞭にするために図４には示されない。
のスペーサは明瞭にするために図４には示されない。
【００５４】 ゲートの形成後、少なくとも１つのＮ+ 型注入が第１の注入の濃度以上の濃度
によって行われる。本テキストの後で、記号Ｎ+ およびＰ+ は、不純物濃度が高
いＮおよびＰ導電型の注入または注入された領域を示すのに使用される。
によって行われる。本テキストの後で、記号Ｎ+ およびＰ+ は、不純物濃度が高
いＮおよびＰ導電型の注入または注入された領域を示すのに使用される。
【００５５】 具体的には、第２の注入は、また、形成されるトランジスタがＰＭＯＳトラン
ジスタであるときＰ+ 型であってもよいということである。
ジスタであるときＰ+ 型であってもよいということである。
【００５６】 第２の注入は各ゲート１１６，１２６の少なくとも１部分の両側に延びている
注入範囲１３０，１４０で行われる。注入範囲は鎖線におい示されかつ例えば、
図示されない注入マスクの開口によって画成される。
注入範囲１３０，１４０で行われる。注入範囲は鎖線におい示されかつ例えば、
図示されない注入マスクの開口によって画成される。
【００５７】 第２の注入の間に、活性領域に、第１のトランジスタのドレイン１１２および
ソース１１４かつまた第２のトランジスタのドレイン１２２およびソース１２４
が形成される。
ソース１１４かつまた第２のトランジスタのドレイン１２２およびソース１２４
が形成される。
【００５８】 ソース１２４およびドレイン１２２は明細書の最初の部分に記載された第２お
よび第３ドーピング領域にそれぞれ対応している。
よび第３ドーピング領域にそれぞれ対応している。
【００５９】 Ｎ+型領域１１２，１１４，１２２および１２４は、ゲートの下に延びないか
または非常に僅かだけ延びる。
または非常に僅かだけ延びる。
【００６０】 確かに、ゲートは、注入の間、注入マスクとして作用し、その結果としてＮ+
型領域がゲートに対してセルフアライメントされる。
型領域がゲートに対してセルフアライメントされる。
【００６１】 第１のトランジスタ１０のゲート１１６の下に、結果として、第１の注入から
結果として生じるＰ型領域がある。ソースおよびドレイン１１２，１１４の間に
配置されたこの領域の１部分は第１のトランジスタ１０のチャンネル１１１を構
成している。
結果として生じるＰ型領域がある。ソースおよびドレイン１１２，１１４の間に
配置されたこの領域の１部分は第１のトランジスタ１０のチャンネル１１１を構
成している。
【００６２】 同一の方法において、第２のトランジスタ２０のＰ型チャンネル１２１が第２
のゲート１２６の下にかつ第２のトランジスタのソースおよびドレイン１２４お
よび１２２の間に配置される。
のゲート１２６の下にかつ第２のトランジスタのソースおよびドレイン１２４お
よび１２２の間に配置される。
【００６３】 第３のＰ+ 型注入（または、ＰＭＯＳトランジスタ用の代替Ｎ+ として）が例
えば、図示されない注入マスクによって画成された範囲１５０において行われる
。
えば、図示されない注入マスクによって画成された範囲１５０において行われる
。
【００６４】 観察され得ることは、二重の鎖線で示された注入範囲１５０が第１のトランジ
スタのゲート１１６の１部分に重なり合いかつＰ型活性領域の１部分と一致しか
つ第２のトランジスタのソース１２４に延びるということである。
スタのゲート１１６の１部分に重なり合いかつＰ型活性領域の１部分と一致しか
つ第２のトランジスタのソース１２４に延びるということである。
【００６５】 第１のトランジスタのゲート１１６の１部分は、かくして、注入マスクとして
使用されることができ、その結果第３の注入の間中に形成されたドーピング領域
１６０はこのゲートに対してセルフアライメントされる。
使用されることができ、その結果第３の注入の間中に形成されたドーピング領域
１６０はこのゲートに対してセルフアライメントされる。
【００６６】 ドーピングされたＰ+ 型領域１６０は前述された第１のドーピング領域に対応
しかつテキストの後で示される。それは第１のトランジスタ１０用の基板の点を
構成する。
しかつテキストの後で示される。それは第１のトランジスタ１０用の基板の点を
構成する。
【００６７】 ゲートに対してセルフアライメントされたシリサイド化がかくして実行される
。それはシリサイド層を活性領域およびゲート上に形成させる。このシリサイド
層の本質的な機能は第１のドーピング領域１６０と第２のトランジスタのソース
１２４との間のオーム接触による電気的接続を形成することにある。
。それはシリサイド層を活性領域およびゲート上に形成させる。このシリサイド
層の本質的な機能は第１のドーピング領域１６０と第２のトランジスタのソース
１２４との間のオーム接触による電気的接続を形成することにある。
【００６８】 図４に示されない、例えば、ＴｉＳｉ2 またはＣｏＳｉ2 からなるシリサイ
ド層は、チタニウムまたはコバルト層を堆積後、熱処理を行うことによって形成
され得る。 シリサイド化後、電気絶縁体材料の体積および平坦化が実施されて装置を保護
させる。電気的絶縁体材料は、例えば、酸化シリコンである。 電気絶縁材料は、その場合に、構成要素へのアクセス通路を形成しかつそれに
コンタクトを作るように、予め設定されたパターンにしたがって、局部的にエッ
チングされる。
ド層は、チタニウムまたはコバルト層を堆積後、熱処理を行うことによって形成
され得る。 シリサイド化後、電気絶縁体材料の体積および平坦化が実施されて装置を保護
させる。電気的絶縁体材料は、例えば、酸化シリコンである。 電気絶縁材料は、その場合に、構成要素へのアクセス通路を形成しかつそれに
コンタクトを作るように、予め設定されたパターンにしたがって、局部的にエッ
チングされる。
【００６９】 最後に、金属のごとき導電性材料での通路（プラグ）の充填後、電気絶縁体材
料の表面上に、コンタクトに接続される導電性の相互接続配線が形成される。
料の表面上に、コンタクトに接続される導電性の相互接続配線が形成される。
【００７０】 図４において、参照符号１１３，１１５，１２３，１１７，１２７は、第１の
トランジスタのドレインおよびソースに、第２のトランジスタのドレインおよび
ソースに、そして第１および第２のトランジスタのゲートにそれぞれ接続される
コンタクトを示している。
トランジスタのドレインおよびソースに、第２のトランジスタのドレインおよび
ソースに、そして第１および第２のトランジスタのゲートにそれぞれ接続される
コンタクトを示している。
【００７１】 参照符号１７３，１７５，１８７は、コンタクト１１３，１１５および１１７
をおそらく図示されない他の構成要素に接続するように、それらに接続される、
例えば、Ａｌ，ＴｉまたはＷからなる金属相互接続配線を示している。
をおそらく図示されない他の構成要素に接続するように、それらに接続される、
例えば、Ａｌ，ＴｉまたはＷからなる金属相互接続配線を示している。
【００７２】 参照符号１９０は第１のトランジスタのゲートのコンタクト１１７を第２のト
ランジスタのドレイン１２２のコンタクト１２３に接続する相互接続配線を示し
ている。
ランジスタのドレイン１２２のコンタクト１２３に接続する相互接続配線を示し
ている。
【００７３】 図４において同様に観察し得ることは、ゲート上のコンタクト１１７，１２７
が活性領域の外側に、言い換えれば、活性領域を取り囲む酸化シリコンの上方に
作られるということである。
が活性領域の外側に、言い換えれば、活性領域を取り囲む酸化シリコンの上方に
作られるということである。
【００７４】 図５は図４の線図にしたがってかつ図４に示された面Ｖ−Ｖに沿って得られた
装置の概略断面図である。
装置の概略断面図である。
【００７５】 装置はシリコンからなるバルク部分１、酸化シリコンからなる埋め込み層２お
よびシリコンからなる薄い表面層３を含むＳＯＩ型基板に作られている。便宜の
ために、装置の種々の層および部分の厚さは尊重されない。
よびシリコンからなる薄い表面層３を含むＳＯＩ型基板に作られている。便宜の
ために、装置の種々の層および部分の厚さは尊重されない。
【００７６】 シリコンからなる表面層に、活性領域１０２が埋め込み酸化膜に延びる酸化シ
リコンのブロック１０３によって画成される。それゆえ、活性領域は基板の固体
部分１および場合によっては、同一の表面層に画成される、図示されない他の活
性領域に対して絶縁される。
リコンのブロック１０３によって画成される。それゆえ、活性領域は基板の固体
部分１および場合によっては、同一の表面層に画成される、図示されない他の活
性領域に対して絶縁される。
【００７７】 活性領域において、適切に、図の左方から右方へ、第１のトランジスタ１０の
Ｐ型チャンネル１１１、チャンネル１１１と接触して第１のＰ＋ 型ドーピング
領域１６０、第１のドーピング領域と接触して、第２のＮ+ 型トランジスタ１１
のソース１２４、第２トランジスタ１１のＰ型チャンネル１２１、次いで第２ト
ランジスタのＮ+型ドレイン１２２が識別され得る。
Ｐ型チャンネル１１１、チャンネル１１１と接触して第１のＰ＋ 型ドーピング
領域１６０、第１のドーピング領域と接触して、第２のＮ+ 型トランジスタ１１
のソース１２４、第２トランジスタ１１のＰ型チャンネル１２１、次いで第２ト
ランジスタのＮ+型ドレイン１２２が識別され得る。
【００７８】 第１のトランジスタのチャンネル１１１の上方にかつ第２トランジスタのチャ
ンネル１２１の上方に、それぞれ第１および第２のトランジスタのゲート１１６
および１２６が識別され得る。例えば、多結晶シリコンからなるゲートは、酸化
シリコンからなる非常に薄い層４によってシリコンからなる表面層３から分離さ
れている。
ンネル１２１の上方に、それぞれ第１および第２のトランジスタのゲート１１６
および１２６が識別され得る。例えば、多結晶シリコンからなるゲートは、酸化
シリコンからなる非常に薄い層４によってシリコンからなる表面層３から分離さ
れている。
【００７９】 ゲートによって被覆されない活性領域の部分上に、ゲート上と同一の方法にお
いて、チタンシリサイドまたはコバルトシリサイドからなる層１８０の存在が認
められれ得る。シリサイドからなる層はとくに第１のドーピング領域１６０と第
２のトランジスタのソース１２４との間のオーム電気接触を確立する。
いて、チタンシリサイドまたはコバルトシリサイドからなる層１８０の存在が認
められれ得る。シリサイドからなる層はとくに第１のドーピング領域１６０と第
２のトランジスタのソース１２４との間のオーム電気接触を確立する。
【００８０】 シリサイド化の前に、横方向の絶縁スペーサ１８１が、酸化または窒化シリコ
ンからなる層の堆積によって、次いでこの層の異方性エッチングによって、ゲー
トの横方向側に形成される。 横方向スペーサ１８１の本質的な機能はシリサイド層１８０の形成の間中、ゲ
ート、ソース領域およびドレイン領域の間の短絡を防止することである。
ンからなる層の堆積によって、次いでこの層の異方性エッチングによって、ゲー
トの横方向側に形成される。 横方向スペーサ１８１の本質的な機能はシリサイド層１８０の形成の間中、ゲ
ート、ソース領域およびドレイン領域の間の短絡を防止することである。
【００８１】 場合によっては、横方向のスペーサはトランジスタのソースおよびドレイン領
域の注入の前に形成されることができ、かつまた、ゲートと同様に、これらの領
域用の注入マスクとして作用する。
域の注入の前に形成されることができ、かつまた、ゲートと同様に、これらの領
域用の注入マスクとして作用する。
【００８２】 絶縁層１８３が堆積により次いで酸化シリコンのごとき材料の注入によって形
成される。その表面が平らである層１８３はゲートを被覆しかつ酸化膜１８０を
被覆している。
成される。その表面が平らである層１８３はゲートを被覆しかつ酸化膜１８０を
被覆している。
【００８３】 図５は、また、第２のトランジスタのドレイン１２２の上方にシリサイド層に
達するように絶縁層１８３を貫通する縦孔の形で示されるコンタクト１２３を示
している。この縦孔はドレインを相互接続配線１９０に電気的に接続させるＷま
たはＴｉのごとき導電性材料で充填されている。
達するように絶縁層１８３を貫通する縦孔の形で示されるコンタクト１２３を示
している。この縦孔はドレインを相互接続配線１９０に電気的に接続させるＷま
たはＴｉのごとき導電性材料で充填されている。
【００８４】 上述された図４および図５はダイナミックしきい値電圧ＮＭＯＳトランジスタ
の製造に対応している。 この型のＰＭＯＳトランジスタは、また、Ｎ+ ，Ｐ，Ｐ+ 型領域をそれぞれ、
Ｐ+ ，ＮおよびＮ+ 領域によって置き換えることによって実現され得る。
の製造に対応している。 この型のＰＭＯＳトランジスタは、また、Ｎ+ ，Ｐ，Ｐ+ 型領域をそれぞれ、
Ｐ+ ，ＮおよびＮ+ 領域によって置き換えることによって実現され得る。
【００８５】 さらに、図４および図５によるトランジスタの実現は前述された図２の等価回
路図に対応するということがわかる。
路図に対応するということがわかる。
【００８６】 図６は図３の等価回路図に対応する変形例によるＤＴＭＯＳトランジスタを作
るための注入図の上方からの図である。 図６の多数の要素は図５の対応する要素に一致している。これらの要素は同一
の参照符号を支持しかつそれらの詳細な説明はここでは付与されない。先行の説
明を参照することができる。
るための注入図の上方からの図である。 図６の多数の要素は図５の対応する要素に一致している。これらの要素は同一
の参照符号を支持しかつそれらの詳細な説明はここでは付与されない。先行の説
明を参照することができる。
【００８７】 ここでは、コンタクト１２５が第１のドーピング領域１６０および第２のトラ
ンジスタのソース領域１２４に重なり合っている領域に形成されることがわかる
。コンタクトは、さらに、相互接続配線１８５によって第２のトランジスタのコ
ンタクト１２７に接続される。
ンジスタのソース領域１２４に重なり合っている領域に形成されることがわかる
。コンタクトは、さらに、相互接続配線１８５によって第２のトランジスタのコ
ンタクト１２７に接続される。
【００８８】 しかしながら、この主題に留意されるべきことは、コンタクト１２５が、本質
的に、基板用の、または、より正確には、第１のトランジスタのチャンネル用の
コンタクトを構成するということである。
的に、基板用の、または、より正確には、第１のトランジスタのチャンネル用の
コンタクトを構成するということである。
【００８９】 コンタクト１２５および相互接続配線１８５は、また、図６に示された平面Ｖ
ＩＩ−ＶＩＩに沿って見られた、図６の注入図のしたがって製造された装置の断
面図である図７において見ることができる。
ＩＩ−ＶＩＩに沿って見られた、図６の注入図のしたがって製造された装置の断
面図である図７において見ることができる。
【００９０】 コンタクト１２５は、ほぼ等しい範囲で、第１のドーピング領域１６０および
ソース領域１２４に重なり合っている。コンタクトの位置は、しかしながら、重
要ではない。確かに、導電性リンクが、シリサイド層１８０によって、上述した
領域間に存在するので、コンタクト１２５がこれらの領域を被覆するシリサイド
層部分１８０と接触するのに十分である。
ソース領域１２４に重なり合っている。コンタクトの位置は、しかしながら、重
要ではない。確かに、導電性リンクが、シリサイド層１８０によって、上述した
領域間に存在するので、コンタクト１２５がこれらの領域を被覆するシリサイド
層部分１８０と接触するのに十分である。
【００９１】 同一の等価回路図に対応する装置の変形例が、また、図８の注入平面図にした
がって実現され得る。
がって実現され得る。
【００９２】 この平面図は、単一のコンタクト１２８が第２のトランジスタのゲートコンタ
クトに置き換わる点が図６の平面図と異なる点である。コンタクトはソースかつ
第１のドーピングされ領域に、ならびにそれらを接続する相互接続配線に接続さ
れている。
クトに置き換わる点が図６の平面図と異なる点である。コンタクトはソースかつ
第１のドーピングされ領域に、ならびにそれらを接続する相互接続配線に接続さ
れている。
【００９３】 図９の断面図に示されるように、コンタクト１２８はゲート１２６および第２
のトランジスタのソース１２４に部分的に重なり合っている。 コンタクト１２８の導電性材料は、ゲート１２６をかつより正確には、ゲート
を被覆するシリサイド層部分を、ソース領域１２４および第１のドーピング領域
１６０を被覆するシリサイド層に電気的に接続する。コンタクト１２８は、恐ら
く、金属端子１８９で被覆されることができる。
のトランジスタのソース１２４に部分的に重なり合っている。 コンタクト１２８の導電性材料は、ゲート１２６をかつより正確には、ゲート
を被覆するシリサイド層部分を、ソース領域１２４および第１のドーピング領域
１６０を被覆するシリサイド層に電気的に接続する。コンタクト１２８は、恐ら
く、金属端子１８９で被覆されることができる。
【００９４】 この構造を図６および図７の構造と比較すると、留意され得ることは、コンタ
クト１２７が、相互接続配線１８５にし得ると同様に、省略されることができる
ということである。 それゆえ、図８および図９における装置は前述された装置よりコンパクトに製
造され得る。
クト１２７が、相互接続配線１８５にし得ると同様に、省略されることができる
ということである。 それゆえ、図８および図９における装置は前述された装置よりコンパクトに製
造され得る。
【００９５】 図１０は、第２のトランジスタがダイオード３０によって置き換えられる本発
明の装置の第２の考え得る設計に対応する等価回路図である。 ダイオード３０のアノード３２は第１のトランジスタ１０のゲート１６に接続
されそしてダイオードのカソード３４はトランジスタ１０の基板に、より正確に
はそのチャンネルに接続される。トランジスタ１０のドレインおよびソース端子
は参照符号１２および１４によって常に識別される。基板、より正確には、トラ
ンジスタのチャンネルの端子は、図１ないし図３と類似して参照符号１１を支持
している。
明の装置の第２の考え得る設計に対応する等価回路図である。 ダイオード３０のアノード３２は第１のトランジスタ１０のゲート１６に接続
されそしてダイオードのカソード３４はトランジスタ１０の基板に、より正確に
はそのチャンネルに接続される。トランジスタ１０のドレインおよびソース端子
は参照符号１２および１４によって常に識別される。基板、より正確には、トラ
ンジスタのチャンネルの端子は、図１ないし図３と類似して参照符号１１を支持
している。
【００９６】 図１０の図はＮＭＯＳトランジスタのまわりに構成された装置の図に対応して
いる。 図１１はＰＭＯＳトランジスタに向けられる等価回路図のみの情報を付与して
いる。この場合、ダイオードのカソード３４がトランジスタのゲートにそしてア
ノード３２が基板（チャンネル）に接続されるということがわかる。
いる。 図１１はＰＭＯＳトランジスタに向けられる等価回路図のみの情報を付与して
いる。この場合、ダイオードのカソード３４がトランジスタのゲートにそしてア
ノード３２が基板（チャンネル）に接続されるということがわかる。
【００９７】 その本質的な機能がトランジスタの基板点を通過する電流を制限することであ
るダイオード３０は、トランジスタの基板−ソースおよび基板−ドレイン接合に
対応する「ダイオード」と直列に接続される。
るダイオード３０は、トランジスタの基板−ソースおよび基板−ドレイン接合に
対応する「ダイオード」と直列に接続される。
【００９８】 図１０の装置に関して、ＮＭＯＳトランジスタを使用して、同等の等価回路図
が図１２に示される。 この図において、参照符号４０および５０は、それぞれ、トランジスタの基板
−ドレイン「ダイオード」および基板−ソース「ダイオード」を示している。参
照符号１１，１２，１４および１６は、それぞれ、トランジスタの基板、ドレイ
ン、ソースおよびゲート端子を示している。等価回路図の端子の近傍において図
に支持された文字Ｖｂ，Ｖｄ，ＶｓおよびＶｇは、テキストの後において、基板
、ドレイン、ソースおよびゲート電圧を示すように使用される。
が図１２に示される。 この図において、参照符号４０および５０は、それぞれ、トランジスタの基板
−ドレイン「ダイオード」および基板−ソース「ダイオード」を示している。参
照符号１１，１２，１４および１６は、それぞれ、トランジスタの基板、ドレイ
ン、ソースおよびゲート端子を示している。等価回路図の端子の近傍において図
に支持された文字Ｖｂ，Ｖｄ，ＶｓおよびＶｇは、テキストの後において、基板
、ドレイン、ソースおよびゲート電圧を示すように使用される。
【００９９】 同様に、Ｖｔによってトランジスタのしきい値電圧を示している。それは、ま
た、以下の式によって表され得る。
た、以下の式によって表され得る。
【０１００】
【数式２】
【０１０１】 ここで、Ｖｂｓ＝Ｖｂ−ＶｓそしてＶｆｂは平らな帯域電圧である。
【０１０２】 ＤＴＭＯＳのしきい値電圧を決定するために、電流リミッタがダイオードであ
るとき、提案された構造における基板の電位Ｖｂを計算しかつ式（１）のその式
を参照するのが好都合である。低い投入量において電流Ｉによって通過されるダ
イオード（または接合）の電流の式は、
るとき、提案された構造における基板の電位Ｖｂを計算しかつ式（１）のその式
を参照するのが好都合である。低い投入量において電流Ｉによって通過されるダ
イオード（または接合）の電流の式は、
【０１０３】
【数式３】 となる。
【０１０４】 この式において、Ｖはダイオードの端子に印加される電圧、ｎはその理想の要
因、Ｕｔ＝ｋＴ／ｑは熱電位、ｑは電子の電荷、ｋはボルツマン定数、Ｔは温度
、Ｉ０ は暗電流である。
因、Ｕｔ＝ｋＴ／ｑは熱電位、ｑは電子の電荷、ｋはボルツマン定数、Ｔは温度
、Ｉ０ は暗電流である。
【０１０５】 リミッタとして作用しているダイオード３０の電流式は、かくして、
【０１０６】
【数式４】 である。
【０１０７】 基板−ソース「ダイオード」５０の電流式は、
【０１０８】
【数式５】 であり、そして基板−ドレイン「ダイオード」４０の電流式は、
【０１０９】
【数式６】 Ｉ01 ，Ｉ02はそれぞれ上述されたダイオードの暗電流である。
【０１１０】 リミッタとして作用しているダイオードの暗電流は基板−ソースおよび基板−
ドレイン接合の暗電流から異なると見なされる。図１１を参照して、見ることが
できるのは、制限ダイオードを通過する電流は基板−ドレインおよび基板−ソー
スダイオードを通過する電流の合計に等しい、すなわち、 Ｉ1 ＝Ｉ2 ＋Ｉ3 である。
ドレイン接合の暗電流から異なると見なされる。図１１を参照して、見ることが
できるのは、制限ダイオードを通過する電流は基板−ドレインおよび基板−ソー
スダイオードを通過する電流の合計に等しい、すなわち、 Ｉ1 ＝Ｉ2 ＋Ｉ3 である。
【０１１１】 この式の解は基板電位をゲート電位の関数として表すことができる。すなわち
、
、
【０１１２】
【数式７】
【０１１３】 この式において、留意することは、 Ｖｇｓ＝Ｖｇ−ＶｓおよびＶｄｓ＝Ｖｄ−Ｖｓ である。
【０１１４】 式（１）に向けられて得られたＶｂｓの式はそのゲートに印加された電圧の関
数として計算されるように電流制限ダイオードによるＤＴＭＯＳトランジスタの
しきい値電圧の変化を許容している。
数として計算されるように電流制限ダイオードによるＤＴＭＯＳトランジスタの
しきい値電圧の変化を許容している。
【０１１５】 例として、制限ダイオードが Ｉ01＝２Ｉ02 を示すような方法において寸法付けられるならば、基板電位は、
【０１１６】
【数式８】 となる。
【０１１７】 電位差Ｖｄｓが数回Ｕｔを超える（トランジスタの通常の作動の場合）ならば
、簡単な関係、すなわち、 Ｖｂｓ≒Ｖｇｓ／２ が得られる。
、簡単な関係、すなわち、 Ｖｂｓ≒Ｖｇｓ／２ が得られる。
【０１１８】 ダイオードによる電流制限を備えたＤＴＭＯＳしきい値電圧は、それゆえ、
【０１１９】
【数式９】 によって近似され得る。
【０１２０】 図１３は図１０および図１２の等価回路図に対応する装置の製造用の注入図を
示している。
示している。
【０１２１】 図４，図６および図８との多数の同一であるため、同一または同等の要素は参
照が先行の説明になされるように同一の参照符号によって識別されている。
照が先行の説明になされるように同一の参照符号によって識別されている。
【０１２２】 トランジスタ１０およびダイオード３０を製造する方法は図４における第１の
トランジスタ１０および第２のトランジスタ１１を製造するための方法とほぼ同
一である。
トランジスタ１０および第２のトランジスタ１１を製造するための方法とほぼ同
一である。
【０１２３】 確かに、本実施例の場合において、電流制限はダイオードてあるけれども、ゲ
ート１２６は保持される。
ート１２６は保持される。
【０１２４】 このゲートは第２のＮ 型ドーピング領域１２４ａを第３のＰ+ 型ドーピング
領域１２２ａから分離させる。 ここで、第２および第３ドーピング領域が、それらの位置によって、図４、図
６および図８で見ることができるトランジスタのソースおよびドレイン領域に対
応するということがわかる。
領域１２２ａから分離させる。 ここで、第２および第３ドーピング領域が、それらの位置によって、図４、図
６および図８で見ることができるトランジスタのソースおよびドレイン領域に対
応するということがわかる。
【０１２５】 Ｎ+ およびＰ+ 型の第２および第３のドーピング領域は図示されない注入マス
クによって画成された注入範囲１４０ａ，１４０ｂにおいてそれぞれ注入される
。 同一の導電型の領域が同時に実現され得る。
クによって画成された注入範囲１４０ａ，１４０ｂにおいてそれぞれ注入される
。 同一の導電型の領域が同時に実現され得る。
【０１２６】 かくして、第２ドーピング領域１２４ａはトランジスタ１０のソースおよびド
レイン領域１１２，１１４と同時に注入されることができ、これに反して第３ド
ーピング領域１２２ａは第１のドーピング領域１６０と同時に注入されることが
できる。
レイン領域１１２，１１４と同時に注入されることができ、これに反して第３ド
ーピング領域１２２ａは第１のドーピング領域１６０と同時に注入されることが
できる。
【０１２７】 注入範囲１４０ａおよび１４０ｂが、同様に、注入マスクとして作用する第２
のゲート１２６に部分的に重なり合うことがわかる。したがって、第２および第
３のドーピング領域は第２ゲートに対してセルフアライメントされる。 ゲート１２６の下には、第２および第３のドーピング領域を接続する第４のＰ
（またはＮ）型ドーピング領域１２１がある。
のゲート１２６に部分的に重なり合うことがわかる。したがって、第２および第
３のドーピング領域は第２ゲートに対してセルフアライメントされる。 ゲート１２６の下には、第２および第３のドーピング領域を接続する第４のＰ
（またはＮ）型ドーピング領域１２１がある。
【０１２８】 第４ドーピング領域は基板の初期の製造のためにＰ（またはＮ）型である。こ
れは第２および第３のドーピング領域の注入の間ゲート１２６によって保護され
ている。 第４のＰ（またはＮ）型ドーピング領域は、また、Ｐ+ 型の第３のドーピング
領域１２２ａまで延在するが、この第３ドーピング領域のドーピング濃度は第４
領域のドーピング濃度より高い。
れは第２および第３のドーピング領域の注入の間ゲート１２６によって保護され
ている。 第４のＰ（またはＮ）型ドーピング領域は、また、Ｐ+ 型の第３のドーピング
領域１２２ａまで延在するが、この第３ドーピング領域のドーピング濃度は第４
領域のドーピング濃度より高い。
【０１２９】 かくして、電流制限ダイオード３０が第２のドーピング領域（またはＰ+ ／Ｎ
）１２４ａと第４ドーピング領域１２１によって延長された第３ドーピング領域
１２２ａとの間のＮ+ ／Ｐ接合によって形成される。 第２および第３ドーピング領域はダイオードの端子を形成する。 第４ドーピング領域の上方のゲート１２６は浮遊電位に残してもよいが、図１
３は、それぞれ、ゲート１２６と接触するコンタクト１２７および第１および第
２のドーピング領域と接触するコンタクト１２５を接続する相互接続配線１８５
を示している。
）１２４ａと第４ドーピング領域１２１によって延長された第３ドーピング領域
１２２ａとの間のＮ+ ／Ｐ接合によって形成される。 第２および第３ドーピング領域はダイオードの端子を形成する。 第４ドーピング領域の上方のゲート１２６は浮遊電位に残してもよいが、図１
３は、それぞれ、ゲート１２６と接触するコンタクト１２７および第１および第
２のドーピング領域と接触するコンタクト１２５を接続する相互接続配線１８５
を示している。
【０１３０】 図１４は、図１３において同様に示された断面平面ＸＩＶ−ＸＩＶに沿う、図
１３に対応する装置の横方向断面図である。図５、図７、図９および図１４にお
ける部分と同一または同様な部分は同一の参照符号で識別されている。それらの
主題については先行する説明を参照することができる。
１３に対応する装置の横方向断面図である。図５、図７、図９および図１４にお
ける部分と同一または同様な部分は同一の参照符号で識別されている。それらの
主題については先行する説明を参照することができる。
【０１３１】 図１４は、第１および第２のドーピング領域がシリサイド層部分１８０によっ
て被覆されており、その結果としてそれらが同一の電位にあることを示している
。実際に、シリサイド層はこれらの領域間の電気的オーム接触を保証する。かく
して、これらの領域に重なり合っている位置において示されかつ前記領域を被覆
するシリサイド層の１部分と接触している、第１および第２のドーピング領域と
接触するコンタクト１２５が第１および第２のドーピング領域の一方のみの上方
でずれることができる。
て被覆されており、その結果としてそれらが同一の電位にあることを示している
。実際に、シリサイド層はこれらの領域間の電気的オーム接触を保証する。かく
して、これらの領域に重なり合っている位置において示されかつ前記領域を被覆
するシリサイド層の１部分と接触している、第１および第２のドーピング領域と
接触するコンタクト１２５が第１および第２のドーピング領域の一方のみの上方
でずれることができる。
【０１３２】 図１４は、また、第２ゲート１２６およびその横方向スペーサの特別な役割を
明らかにしている。この役割は、第３のドーピング領域１２２ａを被覆するこの
層の部分の第１および第２のドーピング領域１６０，１２４ａを被覆するシリサ
イド層部分１８０を絶縁することにある。
明らかにしている。この役割は、第３のドーピング領域１２２ａを被覆するこの
層の部分の第１および第２のドーピング領域１６０，１２４ａを被覆するシリサ
イド層部分１８０を絶縁することにある。
【０１３３】 参照符号１２３および１９０は第３のドーピング領域１２２ａ上のコンタクト
およびこの領域をトランジスタゲートに接続する、図１３に同様に見られ得る相
互接続配線を示している。
およびこの領域をトランジスタゲートに接続する、図１３に同様に見られ得る相
互接続配線を示している。
【０１３４】 上述された装置は、同様に、図１５による注入面に沿って作られることができ
る。
る。
【０１３５】 図１５は、第１および第２のドーピング領域に対するコンタクト１２８が第２
ドーピング領域およびダイオードのゲート１２６に重なり合うように位置決めさ
れる点で図１３と異なる。 したがって、コンタクトの導電性材料はゲートを第１および第２のドーピング
領域に電気的に接続する。
ドーピング領域およびダイオードのゲート１２６に重なり合うように位置決めさ
れる点で図１３と異なる。 したがって、コンタクトの導電性材料はゲートを第１および第２のドーピング
領域に電気的に接続する。
【０１３６】 図８の配置と比較して、かかる配置は、図１３において見られ得る対応する相
互接続配線１８５を省略することができ、したがってよりコンパクトに製造可能
である。
互接続配線１８５を省略することができ、したがってよりコンパクトに製造可能
である。
【０１３７】 この装置の他の実施変形例が図１６によって示されている。 この図において、ゲートのコンタクト１２７が相互接続配線１９０の延長によ
って第３ドーピング領域のコンタクト１２３に接続されるということがわかる。
って第３ドーピング領域のコンタクト１２３に接続されるということがわかる。
【０１３８】 最後に、図１７に示されかつ先行する装置とほぼ同等である、装置の最後の実
施変形例は、ゲートおよび相互接続配線１９０の延長のために１つの特別なコン
タクトを経済的にさせる。
施変形例は、ゲートおよび相互接続配線１９０の延長のために１つの特別なコン
タクトを経済的にさせる。
【０１３９】 確かに、ゲート１２６および第３ドーピング領域１２２ａに共通のコンタクト
１８９がこれらの２つの部分に重なり合いかつそれらを電気的に接続するように
配置されている。
１８９がこれらの２つの部分に重なり合いかつそれらを電気的に接続するように
配置されている。
【０１４０】 コンタクト１８９は、さらに、相互接続配線１９０ａによってトランジスタの
ゲートコンタクト１１７に接続されている。 参考文献 （１）ジェイ・ピー・コリンジュ、「ＳＯＩ電圧制御バイポーラＭＯＳデバイ
ス」、電子デバイスに関するＩＥＥＥ会報、第ＥＤ−３４巻、第４号、ページ８
４５、１９８７年。 （２）エム・マトルビアン、「ＳＯＩ ＭＯＳＦＥＴのハイブリッドモード作
動の分析」、ＩＥＥＥ国際ＳＯＩ会議議事録、ページ１０６、１９９３年。 （３）エフ・アサデラギ等、「超低電圧作動用ダイナミックしきい値電圧のＭ
ＯＳＦＥＴ（ＤＴＭＯＳ）」、国際電子デバイス会議テクニカルダイジェスト、
ページ８０９、１９９４年。 （４）ワイ・ピー・ツィヴィディス、「ＭＯＳトランジスタの作動およびモデ
リング」、マグロウ−ヒル・ブック・カンパニー、１９８７年。
ゲートコンタクト１１７に接続されている。 参考文献 （１）ジェイ・ピー・コリンジュ、「ＳＯＩ電圧制御バイポーラＭＯＳデバイ
ス」、電子デバイスに関するＩＥＥＥ会報、第ＥＤ−３４巻、第４号、ページ８
４５、１９８７年。 （２）エム・マトルビアン、「ＳＯＩ ＭＯＳＦＥＴのハイブリッドモード作
動の分析」、ＩＥＥＥ国際ＳＯＩ会議議事録、ページ１０６、１９９３年。 （３）エフ・アサデラギ等、「超低電圧作動用ダイナミックしきい値電圧のＭ
ＯＳＦＥＴ（ＤＴＭＯＳ）」、国際電子デバイス会議テクニカルダイジェスト、
ページ８０９、１９９４年。 （４）ワイ・ピー・ツィヴィディス、「ＭＯＳトランジスタの作動およびモデ
リング」、マグロウ−ヒル・ブック・カンパニー、１９８７年。
【図１】 すでに説明された、ダイナミックしきい値電圧ＭＯＳ（ＤＴＭＯＳ）に対応す
る等価回路図である。
る等価回路図である。
【図２】 すでに説明された、リミッタの第１の分極化形状による、電流リミッタを備え
た、図１のトランジスタの等価回路図である。
た、図１のトランジスタの等価回路図である。
【図３】 すでに説明された、リミッタの第２の分極化形状による、電流リミッタを備え
た、図１のトランジスタの等価回路図である。
た、図１のトランジスタの等価回路図である。
【図４】 本発明の装置の製造用の第１の注入図を示す図である。
【図５】 図４に示された平面Ｖ−Ｖに沿う本発明による装置を示す概略断面図である。
【図６】 本発明による装置の製造用の第２の注入図を示す図である。
【図７】 図６に示された平面ＶＩＩ−ＶＩＩに沿う本発明による装置の概略断面図であ
る。
る。
【図８】 本発明による装置の製造用の第３の注入図を示す図である。
【図９】 図８に示された平面ＩＸ−ＩＸに沿う本発明による装置の概略断面図である。
【図１０】 本発明の装置の他の実施例に対応する等価回路図である。
【図１１】 本発明の装置の他の実施例に対応する等価回路図である。
【図１２】 図１０の等価回路図に対応する等価回路図である。
【図１３】 図１０の等価回路図にしたがって、本発明による装置の製造用の第４の注入を
示す図である。
示す図である。
【図１４】 図１３に示された平面ＸＩＶ−ＸＩＶに沿う本発明による装置の概略断面図で
ある。
ある。
【図１５】 図１０の等価回路図による、本発明による装置の製造用の第５の注入を示す図
である。
である。
【図１６】 図１０の等価回路図による、本発明による装置の製造用の第６の注入を示す図
である。
である。
【図１７】 図１０の等価回路図による、本発明による装置の製造用の第７の注入を示す図
である。
である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB10 AC04 AC10 BA16 BC03 BC05 BC16 BC18 BE09 BF11 BF16 BG05 5F110 AA04 AA08 BB04 BB20 CC02 DD05 DD13 EE05 EE09 EE14 EE31 GG02 GG12 HK05 HL03 HL04 NN02 NN23 NN71 NN78
Claims (21)
- 【請求項１】 基板上に集積された、 −ゲート（１１６）、および第１導電型のチャンネル（１１１）を備えたダイ
ナミックしきい値電圧をもつ第１のＭＯＳトランジスタ（１０）と −前記第１のＭＯＳトランジスタの前記ゲートとチャンネルとの間に接続され
た電流リミッタ（２０，３０）とを含む半導体装置において、 前記第１のＭＯＳトランジスタが前記チャンネルに接続された、第１導電型の
第１のドーピング領域（１６０）を備えており、そして前記電流リミッタが前記
第１のドーピング領域に対して配置されかつオーム接続配線（１８０）によって
前記第１のドーピング領域に電気的に接続される、第２導電型の第２のドーピン
グ領域（１２４，１２４ａ）を具備したことを特徴とする半導体装置。 - 【請求項２】 前記電流リミッタが、第２のＭＯＳトランジスタ（２０）、
前記第２のドーピング領域（１２４）および前記第２トランジスタのソースおよ
びドレインを形成する前記第２のドーピング領域と同一導電型の第３のドーピン
グ領域（１２２）であることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２のトランジスタがゲート分極端子（１２７）に接続
されたゲート（１２６）を含むことを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記第２のトランジスタ（２０）が前記第２のドーピング領
域（１２４）に接続されたゲート（１２６）を有することを特徴とする請求項２
に記載の半導体装置。 - 【請求項５】 前記ゲート（１２６）および前記第２のドーピング領域（１
２４）にコンタクトする端子（１２８）を含むことを特徴とする請求項４に記載
の半導体装置。 - 【請求項６】 前記第３ドーピング領域（１２２）が前記第１のＭＯＳトラ
ンジスタ（１０）の前記ゲート（１１６）に接続されることを特徴とする請求項
４に記載の半導体装置。 - 【請求項７】 前記電流リミッタがダイオード（３０）、前記第２ドーピン
グ領域（１２４ａ）、およびダイオード端子を形成する、前記第２のドーピング
領域の導電型と逆導電型からなる、第３ドーピング領域（１２２ａ）であること
を特徴とする請求項１に記載の半導体装置。 - 【請求項８】 その領域のドーピング濃度より低いドーピング濃度で、前記
第２および第３のドーピング領域の１つと同一の導電型を有し、前記第２および
第３のドーピング領域間に配置された、第４ドーピング領域（１２１）を含むこ
とを特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記第３のドーピング領域（１２２ａ）が前記第１のトラン
ジスタの前記ゲートに接続されていることを特徴とする請求項７に記載の半導体
装置。 - 【請求項１０】 前記ダイオードが前記第４のドーピング領域（１２１）の
上方に延びているゲート（１２６）を含むことを特徴とする請求項８に記載の半
導体装置。 - 【請求項１１】 前記ダイオードゲート（１２６）が前記ダイオード端子（
１２２ａ，１２４ａ）の１つに接続されていることを特徴とする請求項１０に記
載の半導体装置。 - 【請求項１２】 請求項２に記載の半導体装置を製造する方法において、以
下の連続する工程、すなわち、 ａ）基板内に、前記第１および第２のトランジスタ（１０，２０）を配置し得
るように、第１の導電型を有する、活性領域（１０２）を形成し、 ｂ）前記各第１および第２のトランジスタに対応して、前記活性領域の上方に
第１および第２のゲート（１１６，１２６）を形成し、前記ゲートが、ゲート絶
縁体（１０４）によって前記基板から分離されかつそれぞれ前記第１および第２
のトランジスタのチャンネル領域（１１１，１２１）を被覆しており、 ｃ）前記第１および第２のゲートに対してセルフアライメントされたイオン注
入によって、前記第１および第２のトランジスタそれぞれに対応して、前記第１
の導電型と逆である第２の導電型の第１および第２のソースおよびドレイン領域
（１１１２，１１４，１２２，１２４）を形成し、そして前記第１のトランジス
タの前記チャンネル（１１１）と接触してかつ前記第２のトランジスタの前記ソ
ースおよびドレインの一方に隣接して、前記第１のトランジスタのゲートに対し
てセルフアライメントされたイオン注入によって、第１の導電型の第１のドーピ
ング領域（１６０）を形成し、 ｄ）前記第１のドーピング領域および前記第１のドーピング領域に隣接して前
記第２のトランジスタのソースおよびドレインの一方と電気的接続において、そ
れらを電気的に接続するように、導電体層（１８０）を形成する工程を含むこと
を特徴とする製造方法。 - 【請求項１３】 さらに、前記工程ｄ）の後に、前記基板上に絶縁体（１８
３）を配置し、これに続いて前記トランジスタのソース、ドレインおよびゲート
領域上にコンタクトを形成する工程を含むことを特徴とする請求項１２に記載の
製造方法。 - 【請求項１４】 さらに、前記第１のドーピング領域（１６１）から離れた
ドーピング領域（１２２）に前記第１のトランジスタの前記ゲート（１１６）を
接続しかつ前記第２のトランジスタのソースおよびドレインの一方を形成し、そ
して前記第１のドーピング領域（１６０）に前記第２のトランジスタの前記ゲー
ト（１２６）を接続する工程を含むことを特徴とする請求項１２に記載の製造方
法。 - 【請求項１５】 請求項７に記載の半導体装置を製造する方法において、以
下の連続する工程、すなわち、 ａ）基板内に、前記第１のトランジスタ（１０１）およびダイオード（３０）
を受容するようになされた、第１の導電型を有するいわゆる活性領域（１０２）
を形成し、 ｂ）それぞれ前記第１のトランジスタおよびダイオードに対応して、前記活性
領域の上方に第１および第２ゲートを形成し、前記ゲートがゲート絶縁体（１０
４）によって前記基板から分離されており、 ｃ）前記第１のトランジスタのソースおよびドレイン領域（１１２，１１４）
のおよび前記第２ドーピング領域（１２４ａ）の１つを形成し、前記第１のトラ
ンジスタのチャンネルと前記第２ドーピング領域との間に置かれる第１のドーピ
ング領域を形成し、そして前記第２ドーピング領域によって前記第１のドーピン
グ領域から分離された第３ドーピング領域（１２２ａ）を形成し、前記ソースお
よびドレイン領域および前記第１のドーピング領域が前記第１のゲートに対して
セルフアライメントされた注入によって形成され、 ｄ）前記第１のドーピング領域および前記第２ドーピング領域と接触して、そ
れらを電気的に接続するように、導電体層（１８０）を形成する 工程を含むことを特徴とする製造方法。 - 【請求項１６】 さらに、前記工程ｄ）の後に、前記基板上に絶縁体（１８
３）を配置し、これに続いて前記ソースおよびドレイン領域および前記第３のド
ーピング領域上にコンタクトを形成する工程を含むことを特徴とする請求項１５
に記載の製造方法。 - 【請求項１７】 さらに、前記第３ドーピング領域（１２２ａ）および前記
第１のトランジスタの前記ゲート（１１６）を相互に接続する工程を含むことを
特徴とする請求項１５に記載の製造方法。 - 【請求項１８】 さらに、前記ダイオードゲート（１２６）および前記第２
および第３のドーピング領域を相互に接続する工程を含むことを特徴とする請求
項１４に記載の製造方法。 - 【請求項１９】 前記工程ａ）が、 −フィールド酸化（ＬＯＣＯＳ）またはトレンチ分離技術により前記活性領域
を画成し、そして −前記活性領域をこれに第１の導電型を付与するようにドーピングする 工程を含むことを特徴とする請求項１２および１５の１項に記載の製造方法。 - 【請求項２０】 前記導電体層（１８０）の形成に先立ち前記ゲートの横方
向のスペーサ（１８１）が形成されるようにしたことを特徴とする請求項１２お
よび１５の１項に記載の製造方法。 - 【請求項２１】 前記導電体層（１８０）がシリサイドからなる層であるこ
とを特徴とする請求項１２および１５の１項に記載の製造方法。
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