JPS6046547B2 - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS6046547B2 JPS6046547B2 JP55097216A JP9721680A JPS6046547B2 JP S6046547 B2 JPS6046547 B2 JP S6046547B2 JP 55097216 A JP55097216 A JP 55097216A JP 9721680 A JP9721680 A JP 9721680A JP S6046547 B2 JPS6046547 B2 JP S6046547B2
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】
本発明は相補型ＭＯＳ半導体装置の改良に関する。
周知の如く、相補型ＭＯＳ半導体装置（以下ＣＭＯＳ
と略す）は、過渡時にしか電力を消費しない、基板効果
の影響を受けにくい、雑音余裕度が大きい、広い電源電
圧の範囲て動作する等の特長を有する。
と略す）は、過渡時にしか電力を消費しない、基板効果
の影響を受けにくい、雑音余裕度が大きい、広い電源電
圧の範囲て動作する等の特長を有する。
しかしながら、ＣＭＯＳの中でバルクシリコンを用いた
構造ではｐｎｐｎ構成を含むために、寄生効果としてラ
ッチアップ現象と称されるｐｎｐｎスイッチ現象が起こ
る危険性がある。 しかして、上述したラッチアップ現
象を防止す るために、従来、第１図に示す構造のＣＭ
ＯＳが知られている。即ち、第１図中の１は例えばＰ型
シリコン基板２にｎウェル領域３を選択的に設けた半導
体基体である。このｎウェル領域３にはＰ ”型のソー
ス、ドレイン領域４、５が、シリコン酸化膜からなるゲ
ート絶縁膜６を介して多結晶シリコンのゲート電極７が
、設けられ、これらによりＰチャンネルＭＯＳトランジ
スタが構成されている。また、前記Ｐ型シリコン基板２
にはｎｆ型のソース、ドレイン８、９が、シリコン酸化
膜からなるゲート絶縁膜６’を介して多結晶シリコンか
らなるゲート電極７’が、設けられ、これらによりｎチ
ャンネルＭＯＳトランジスタが構成されている。そして
、前記ｎウェル領域３とＰ型シリコン基板２の接合表面
に接する部分にｎウェル領域３と同導電型のｎ ”型不
純物領域１０を設けている。更に、全面に層間絶縁膜１
１が設けており、かつこの絶縁膜１１上には前記ソース
領域４、８、ドレイン領域５、９上に形成されたコンタ
ク・トホール１２・・・を介してソース領域４、８、ド
レイン領域５、９を接続したＮを取出し配線１３、、１
３０、１３０が設けられている。なお、Ｎ取出し配線１
３０はＰチャンネルトランジスタのドレイン領域５とｎ
チャンネルトランジスタのドレイン領域９を相互に結線
している。このようなＣＭＯＳにあつてはｎウェル領域
３周囲には該領域３より抵抗の低いｎ″′型不純物領域
１０が設けられているため、ｎウェル領域３内の電位が
一定となり同領域３内に電位分布が生じるのを防止でき
る。その結果、ＰチャンネルＭＯＳトランジスタのＰ＋
型ソース４とｎウェル領域３間の接合が順方向化するの
が抑制され、ラッチアップ現象が起こりにくくなる。し
かしながら、ＣＭＯＳの微細化に伴ない、上記構造のＣ
ＭＯＳではラップアップ現象を十分防止することが困難
になりつつある。
構造ではｐｎｐｎ構成を含むために、寄生効果としてラ
ッチアップ現象と称されるｐｎｐｎスイッチ現象が起こ
る危険性がある。 しかして、上述したラッチアップ現
象を防止す るために、従来、第１図に示す構造のＣＭ
ＯＳが知られている。即ち、第１図中の１は例えばＰ型
シリコン基板２にｎウェル領域３を選択的に設けた半導
体基体である。このｎウェル領域３にはＰ ”型のソー
ス、ドレイン領域４、５が、シリコン酸化膜からなるゲ
ート絶縁膜６を介して多結晶シリコンのゲート電極７が
、設けられ、これらによりＰチャンネルＭＯＳトランジ
スタが構成されている。また、前記Ｐ型シリコン基板２
にはｎｆ型のソース、ドレイン８、９が、シリコン酸化
膜からなるゲート絶縁膜６’を介して多結晶シリコンか
らなるゲート電極７’が、設けられ、これらによりｎチ
ャンネルＭＯＳトランジスタが構成されている。そして
、前記ｎウェル領域３とＰ型シリコン基板２の接合表面
に接する部分にｎウェル領域３と同導電型のｎ ”型不
純物領域１０を設けている。更に、全面に層間絶縁膜１
１が設けており、かつこの絶縁膜１１上には前記ソース
領域４、８、ドレイン領域５、９上に形成されたコンタ
ク・トホール１２・・・を介してソース領域４、８、ド
レイン領域５、９を接続したＮを取出し配線１３、、１
３０、１３０が設けられている。なお、Ｎ取出し配線１
３０はＰチャンネルトランジスタのドレイン領域５とｎ
チャンネルトランジスタのドレイン領域９を相互に結線
している。このようなＣＭＯＳにあつてはｎウェル領域
３周囲には該領域３より抵抗の低いｎ″′型不純物領域
１０が設けられているため、ｎウェル領域３内の電位が
一定となり同領域３内に電位分布が生じるのを防止でき
る。その結果、ＰチャンネルＭＯＳトランジスタのＰ＋
型ソース４とｎウェル領域３間の接合が順方向化するの
が抑制され、ラッチアップ現象が起こりにくくなる。し
かしながら、ＣＭＯＳの微細化に伴ない、上記構造のＣ
ＭＯＳではラップアップ現象を十分防止することが困難
になりつつある。
即ち、ＣＭＯＳを微細化しようとすると、ｎウェル領域
の深さは浅くなり、しかもｎチャンネルトランジスタを
構成するｎ＋型のソース、ドレイン領域と同工程で形成
されるｎ＋型不純物領域１０の接合深さ（Ｘｊ）は非常
に小さくなる。このため、ｎウェル領域の層抵抗は増大
し、更にｎ＋型の不純物領域１０の層抵抗は極めて増大
する。特に、最近、ｎ＋領域の接合深さ（Ｘｊ）を小さ
くするために、砒素をドナー不純物として拡散し、ｎ＋
領域を形成することが多く、この時のｎ＋領域の層抵抗
は５０Ω／口から１００Ω／口程度と大きくなる。従つ
て、ｎウェル領域を浅くしたＣＭＯＳ構造に、上ｎ＋型
不純物領域を形成してもｎウェル領域内の電位を一定に
することが難しく、ｎウェル領域内に電位分布が生じ、
ラッチアップ現象が起り易くなる。なお、Ｐｎｐｎスイ
ッチがターンオンして一旦ラッチアップ現象が起こると
、ＣＭＯＳは動作しなくなり、場合によつては回路の破
壊に至る。本発明は上記欠点を解消するためになされた
ものて、ウェル領域を浅くして微細化した場合でも、該
ウェル領域の電位を一定にすることが可能で、ラッチア
ップ現象を起こしにくい構造にした．相補型ＭＯＳ半導
体装置を提供しようとするものである。
の深さは浅くなり、しかもｎチャンネルトランジスタを
構成するｎ＋型のソース、ドレイン領域と同工程で形成
されるｎ＋型不純物領域１０の接合深さ（Ｘｊ）は非常
に小さくなる。このため、ｎウェル領域の層抵抗は増大
し、更にｎ＋型の不純物領域１０の層抵抗は極めて増大
する。特に、最近、ｎ＋領域の接合深さ（Ｘｊ）を小さ
くするために、砒素をドナー不純物として拡散し、ｎ＋
領域を形成することが多く、この時のｎ＋領域の層抵抗
は５０Ω／口から１００Ω／口程度と大きくなる。従つ
て、ｎウェル領域を浅くしたＣＭＯＳ構造に、上ｎ＋型
不純物領域を形成してもｎウェル領域内の電位を一定に
することが難しく、ｎウェル領域内に電位分布が生じ、
ラッチアップ現象が起り易くなる。なお、Ｐｎｐｎスイ
ッチがターンオンして一旦ラッチアップ現象が起こると
、ＣＭＯＳは動作しなくなり、場合によつては回路の破
壊に至る。本発明は上記欠点を解消するためになされた
ものて、ウェル領域を浅くして微細化した場合でも、該
ウェル領域の電位を一定にすることが可能で、ラッチア
ップ現象を起こしにくい構造にした．相補型ＭＯＳ半導
体装置を提供しようとするものである。
以下、本発明の一実施例を第２図を参照して説明する。
図中２１はボロン濃度が１０１５／ｃイのＰ型シリコ．
ン基板２２に燐濃度が８×１０１５／ＣｄＯｎウェル領
域２３を選択的に設けた半導体基体である。この基体２
１のｎウェル領域２３にはＰ＋型のソース、ドレイン領
域２４，２５が設けられ、かつ同ウェル領域２３上には
厚さ４００Ａの酸化シリコン・膜よりなるゲート絶縁膜
２６を介してリンドープ多結晶シリコンからなるゲート
電極２７が設けられ、これらによりＰチャンネルトラン
ジスタが構成されている。また、前記基体２１のＰ型シ
リコン基板２２には例えば接合深さが０．５μｍの浅い
ｎ＋型のソース、ドレイン領域２８，２９が設けられ、
かつ同基板２２上には厚さ４００Ａの酸化シリコン膜よ
りなるゲート絶縁膜２６″を介してリンドープ多結晶シ
リコンからなるゲート電極２７″が設けられ、これらに
よりｎチャンネルトランジスタが構成されている。なお
、前記Ｐチャンネルトランジスタのソース、ドレイン領
域２４，２５は例えばボロンのイオン注入、熱処理によ
りｊ形成され、一方ｎチャンネルトランジスタのソース
、ドレイン領域２８，２９は砒素のイオン注入、熱処理
技術、又は熱拡散技術により形成される。そして、前記
ｎウェル領域２３とＰ型シリコン基板２２の接合表面の
全域には、例えば深さ０．５μｍ（７）ｎ＋型不純物領
域３０が設けられ、かつ該ｎ＋型不純物領域３０上には
厚さ４０００Ａの高融点金属、例えばモリブデンからな
る配線３１が埋設コンタクトをなして配設されている。
更に、全面には例えばＣＶＤ−ＳｉＯ２膜からなる層間
絶縁膜３２が設けられており、かつ該層間絶縁膜３２上
にはコンタクトホール３３・・・を介してｎ型ウェル領
域２３のソース、ドレイン領域２４，２５及びＰ型シリ
コン基板２２のソース、ドレイン領域２８，２９に接続
したＡ１取出し配線３４１，３４２，３４３が設けられ
ている。但し、前記ΔＩ取出し配線３４２はＰチャンネ
ルトランジスタのドレイン領域２５とｎチャンネルトラ
ンジスタのドレイン領域２９を相互に結線している。な
お、ｎチャンネルトランジスタ及びｎウェル領域２３の
形成領域以外のＰ型シリコン基板２２の表面部分には表
面の反転によりｎ型寄生チャンネルが生じるのを防止す
るための例えば濃度１０ｉ７／ｄのＰ型不純物領域３５
・・・が設けられている。しかして、本発明のＣＭＯＳ
はｎウェル領域２３の周縁の接合表面部に高濃度のｎ＋
型不純物領域３０を介して埋設コンタクトされた低抵抗
のモリブデンからなる配線３１が設けられた構造になつ
ているため、ｎウェル領域２３部分の層抵抗を約１Ω／
口以下にすることが可能となり、従来の如く浅いｎ＋型
不純物領域を用いた場合に比べて数１紛の１に抵抗を下
げることができる。
ン基板２２に燐濃度が８×１０１５／ＣｄＯｎウェル領
域２３を選択的に設けた半導体基体である。この基体２
１のｎウェル領域２３にはＰ＋型のソース、ドレイン領
域２４，２５が設けられ、かつ同ウェル領域２３上には
厚さ４００Ａの酸化シリコン・膜よりなるゲート絶縁膜
２６を介してリンドープ多結晶シリコンからなるゲート
電極２７が設けられ、これらによりＰチャンネルトラン
ジスタが構成されている。また、前記基体２１のＰ型シ
リコン基板２２には例えば接合深さが０．５μｍの浅い
ｎ＋型のソース、ドレイン領域２８，２９が設けられ、
かつ同基板２２上には厚さ４００Ａの酸化シリコン膜よ
りなるゲート絶縁膜２６″を介してリンドープ多結晶シ
リコンからなるゲート電極２７″が設けられ、これらに
よりｎチャンネルトランジスタが構成されている。なお
、前記Ｐチャンネルトランジスタのソース、ドレイン領
域２４，２５は例えばボロンのイオン注入、熱処理によ
りｊ形成され、一方ｎチャンネルトランジスタのソース
、ドレイン領域２８，２９は砒素のイオン注入、熱処理
技術、又は熱拡散技術により形成される。そして、前記
ｎウェル領域２３とＰ型シリコン基板２２の接合表面の
全域には、例えば深さ０．５μｍ（７）ｎ＋型不純物領
域３０が設けられ、かつ該ｎ＋型不純物領域３０上には
厚さ４０００Ａの高融点金属、例えばモリブデンからな
る配線３１が埋設コンタクトをなして配設されている。
更に、全面には例えばＣＶＤ−ＳｉＯ２膜からなる層間
絶縁膜３２が設けられており、かつ該層間絶縁膜３２上
にはコンタクトホール３３・・・を介してｎ型ウェル領
域２３のソース、ドレイン領域２４，２５及びＰ型シリ
コン基板２２のソース、ドレイン領域２８，２９に接続
したＡ１取出し配線３４１，３４２，３４３が設けられ
ている。但し、前記ΔＩ取出し配線３４２はＰチャンネ
ルトランジスタのドレイン領域２５とｎチャンネルトラ
ンジスタのドレイン領域２９を相互に結線している。な
お、ｎチャンネルトランジスタ及びｎウェル領域２３の
形成領域以外のＰ型シリコン基板２２の表面部分には表
面の反転によりｎ型寄生チャンネルが生じるのを防止す
るための例えば濃度１０ｉ７／ｄのＰ型不純物領域３５
・・・が設けられている。しかして、本発明のＣＭＯＳ
はｎウェル領域２３の周縁の接合表面部に高濃度のｎ＋
型不純物領域３０を介して埋設コンタクトされた低抵抗
のモリブデンからなる配線３１が設けられた構造になつ
ているため、ｎウェル領域２３部分の層抵抗を約１Ω／
口以下にすることが可能となり、従来の如く浅いｎ＋型
不純物領域を用いた場合に比べて数１紛の１に抵抗を下
げることができる。
その結果、ｎウェル領域２３内の電圧を一定化でき、電
位分布が発生するのを防止でき、ひいては、Ｐチャンネ
ルトランジスタのＰ＋型のソース領域２４、ｎウェル領
域２３、Ｐ型シリコン基板２２、ｎチャンネルトランジ
スタのｎ＋型ソース領域２８よりなるＰｎｐｎスイッチ
のターンオン条件が成立するのを防止できる。事実、ｎ
ウェル領域２３とＰチャンネルトランジスタのドレイン
領域２５間の接合に順バイアスが加わるようにＡ１取出
し配線３４。に電流を加えてラッチアップ強度を調べた
ところ、本発明の構造のＣＭＯＳにおけるラッチアップ
現象開始時の順方向電流値は従来構造のＣＭＯＳに比べ
て数倍大きくなることがわかつた。また、ｎ＋型不純物
領域３０と埋設コンタクトされる配線３１は高耐熱性の
モリブデンからなるため、該配線３１形成後の熱処理が
可能となり、これによりＮの２層配線構造も可能となる
。なお、本発明に係るＣＭＯＳは上記実施例の如く、ｎ
ウェル領域とＰ型シリコン基板の接合表面部全域にｎ＋
型不純物領域を設け、これと埋設コンタクトをなすモリ
ブデンの配線を配置する形態に限定されない。
位分布が発生するのを防止でき、ひいては、Ｐチャンネ
ルトランジスタのＰ＋型のソース領域２４、ｎウェル領
域２３、Ｐ型シリコン基板２２、ｎチャンネルトランジ
スタのｎ＋型ソース領域２８よりなるＰｎｐｎスイッチ
のターンオン条件が成立するのを防止できる。事実、ｎ
ウェル領域２３とＰチャンネルトランジスタのドレイン
領域２５間の接合に順バイアスが加わるようにＡ１取出
し配線３４。に電流を加えてラッチアップ強度を調べた
ところ、本発明の構造のＣＭＯＳにおけるラッチアップ
現象開始時の順方向電流値は従来構造のＣＭＯＳに比べ
て数倍大きくなることがわかつた。また、ｎ＋型不純物
領域３０と埋設コンタクトされる配線３１は高耐熱性の
モリブデンからなるため、該配線３１形成後の熱処理が
可能となり、これによりＮの２層配線構造も可能となる
。なお、本発明に係るＣＭＯＳは上記実施例の如く、ｎ
ウェル領域とＰ型シリコン基板の接合表面部全域にｎ＋
型不純物領域を設け、これと埋設コンタクトをなすモリ
ブデンの配線を配置する形態に限定されない。
例えば配線が埋設コンタクトされるｎ＋型不純物領域の
位置については、ｎウェル領域とＰ型シリコン基板の接
合表面部の一部でもよく、ｎウェル領域内に設けてもよ
い。但し、前記実施例の如く接合表面部全域に設けた方
が、ｎウェル領域の電圧よソー定化する上で有効である
。また、ｎ＋型不純物領域に埋設コンタクトされる配線
はモリブデン以外のタン？゛ステン、タンタル、白金な
どの高融点金属或いはモリブデンシリサイド、タングス
テンシリサイド、タンタルシリサイドなどの高融点金属
硅化物て構成してもよい。但し、配線を高融点金属硅化
物で形成した場合、ｎウェル領域部分の層抵抗は１０Ω
以下にすることが可能となり、従来の如く浅いｎ＋型不
純物領域を用いた場合に比べて数分の１に抵抗を下げる
ことができる。本発明に係るＣＭＯＳはウェル領域をｎ
型に、シリコン基板をＰ型にした半導体基体を用いる形
態に限らず、ｎ型シリコン基板にＰウェル領域を選択的
に設けた半導体基体を用いてもよい。
位置については、ｎウェル領域とＰ型シリコン基板の接
合表面部の一部でもよく、ｎウェル領域内に設けてもよ
い。但し、前記実施例の如く接合表面部全域に設けた方
が、ｎウェル領域の電圧よソー定化する上で有効である
。また、ｎ＋型不純物領域に埋設コンタクトされる配線
はモリブデン以外のタン？゛ステン、タンタル、白金な
どの高融点金属或いはモリブデンシリサイド、タングス
テンシリサイド、タンタルシリサイドなどの高融点金属
硅化物て構成してもよい。但し、配線を高融点金属硅化
物で形成した場合、ｎウェル領域部分の層抵抗は１０Ω
以下にすることが可能となり、従来の如く浅いｎ＋型不
純物領域を用いた場合に比べて数分の１に抵抗を下げる
ことができる。本発明に係るＣＭＯＳはウェル領域をｎ
型に、シリコン基板をＰ型にした半導体基体を用いる形
態に限らず、ｎ型シリコン基板にＰウェル領域を選択的
に設けた半導体基体を用いてもよい。
以上詳述した如く、本発明によればウェル領域を浅くし
て微細化した場合でも、該ウェル領域の電位を一定にす
ることが可能で、ラッチアップ現象を起こしにくい構造
の信頼性の高い相補型ＭＯＳ半導体装置を提供できるも
のである。
て微細化した場合でも、該ウェル領域の電位を一定にす
ることが可能で、ラッチアップ現象を起こしにくい構造
の信頼性の高い相補型ＭＯＳ半導体装置を提供できるも
のである。
第１図は従来の相補型ＭＯＳ半導体装置を示す断面図、
第２図は本発明の一実施例を示す相補型・ＭＯＳ半導体
装置の断面図である。 ２１・・・半導体基体、２２・・・Ｐ型シリコン基板、
２３・・・ｎウェル領域、２４・・・Ｐ＋型ソース領域
、２５・・・Ｐ＋型ドレイン領域、２６，２６″・・・
ゲート絶縁膜、２７，２７″・・・ゲート電極、２８・
・・ｎ＋型門ソース領域、２９・・・ｎ＋型ドレイン領
域、３０・・・ｎ＋型不純物領域、３１・・・モリブデ
ンからなる配線、３４１，３４。
第２図は本発明の一実施例を示す相補型・ＭＯＳ半導体
装置の断面図である。 ２１・・・半導体基体、２２・・・Ｐ型シリコン基板、
２３・・・ｎウェル領域、２４・・・Ｐ＋型ソース領域
、２５・・・Ｐ＋型ドレイン領域、２６，２６″・・・
ゲート絶縁膜、２７，２７″・・・ゲート電極、２８・
・・ｎ＋型門ソース領域、２９・・・ｎ＋型ドレイン領
域、３０・・・ｎ＋型不純物領域、３１・・・モリブデ
ンからなる配線、３４１，３４。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板に該基板と逆導電型のウェル
領域を選択的に設けた半導体基体と、これら半導体基板
及びウェル領域に夫々設けられ基板、ウェル領域と逆導
電型のソース、ドレインを有するＭＯＳトランジスタと
を具備した相補型ＭＯＳ半導体装置において、前記ウェ
ル領域の表面部の一部に該ウェル領域より１桁以上高濃
度の不純物領域を設け、かつ該不純物領域の少なくとも
一部と接して埋設コンタクトをなす高融点金属もしくは
高融点金属硅化物よりなる配線を設けたことを特徴とす
る相補型ＭＯＳ半導体装置。 ２ 不純物領域が半導体基板とウェル領域の境界にまた
がる一部もしくは全域に形成されていることを特徴とす
る特許請求の範囲第１項記載の相補型ＭＯＳ半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097216A JPS6046547B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097216A JPS6046547B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723260A JPS5723260A (en) | 1982-02-06 |
| JPS6046547B2 true JPS6046547B2 (ja) | 1985-10-16 |
Family
ID=14186423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097216A Expired JPS6046547B2 (ja) | 1980-07-16 | 1980-07-16 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046547B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0549113B2 (ja) * | 1985-05-31 | 1993-07-23 | Sharp Kk | |
| JPH0549112B2 (ja) * | 1985-05-17 | 1993-07-23 | Sharp Kk | |
| JPH0549111B2 (ja) * | 1985-05-17 | 1993-07-23 | Sharp Kk |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710897A (en) * | 1984-04-27 | 1987-12-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device comprising six-transistor memory cells |
| JPS61137360A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 相補型ｍｏｓ集積回路装置 |
| JPS62140454A (ja) * | 1985-12-16 | 1987-06-24 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104290A (en) * | 1978-02-02 | 1979-08-16 | Nec Corp | Complementary mos integrated circuit device |
-
1980
- 1980-07-16 JP JP55097216A patent/JPS6046547B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104290A (en) * | 1978-02-02 | 1979-08-16 | Nec Corp | Complementary mos integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0549112B2 (ja) * | 1985-05-17 | 1993-07-23 | Sharp Kk | |
| JPH0549111B2 (ja) * | 1985-05-17 | 1993-07-23 | Sharp Kk | |
| JPH0549113B2 (ja) * | 1985-05-31 | 1993-07-23 | Sharp Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723260A (en) | 1982-02-06 |
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