JP2919494B2 - 縦型ｍｏｓｆｅｔ - Google Patents
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- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は縦型MOSFETに関し、特にノイズマージンの増
大と立上り特性の向上との両立を図った縦型MOSFETに関
する。
大と立上り特性の向上との両立を図った縦型MOSFETに関
する。
（ロ）従来の技術 パワー用縦型MOSFETはN+N型Si基体（１）をドレイン
とし、このＮ基体（１）表面の一部にＰ型領域（２）を
形成し、このＰ型領域（２）表面の一部にN+型領域
（３）を設けてドレインとし、ソース・ドレイン間のＰ
型領域（２）表面をチャンネル部としてこの上にゲート
絶縁膜（SiO2）を介して多結晶Siから成るゲート電極
（４）を設けた構造である。（５）はソース電極であ
る。
とし、このＮ基体（１）表面の一部にＰ型領域（２）を
形成し、このＰ型領域（２）表面の一部にN+型領域
（３）を設けてドレインとし、ソース・ドレイン間のＰ
型領域（２）表面をチャンネル部としてこの上にゲート
絶縁膜（SiO2）を介して多結晶Siから成るゲート電極
（４）を設けた構造である。（５）はソース電極であ
る。
斯る構成において、MOSFETのスレッシュホールド電圧
VGS（off）はゲート絶縁膜の膜厚やチャンネル部の不純
物濃度によって決定され、この値は用いられる電子機器
の要望により好ましい値に設計される。CMOS,IIL等のロ
ジック素子で直接駆動するならば前記VGS（off）は、0.
8V〜3.0V程度である。その一方で、モータ等の雑音発生
源付近で大電力用に用いられる等、MOSFETの誤動作を防
止する目的で前記VGS（off）が３〜10V程度の素子を求
められることがある。この様なノイズマージンを大きく
する為の手段としては、ゲート絶縁膜の膜厚を大にす
る、チャンネル部の不純物濃度を増大する等、MOSFETの
素子特性を調整することで行なっていた。
VGS（off）はゲート絶縁膜の膜厚やチャンネル部の不純
物濃度によって決定され、この値は用いられる電子機器
の要望により好ましい値に設計される。CMOS,IIL等のロ
ジック素子で直接駆動するならば前記VGS（off）は、0.
8V〜3.0V程度である。その一方で、モータ等の雑音発生
源付近で大電力用に用いられる等、MOSFETの誤動作を防
止する目的で前記VGS（off）が３〜10V程度の素子を求
められることがある。この様なノイズマージンを大きく
する為の手段としては、ゲート絶縁膜の膜厚を大にす
る、チャンネル部の不純物濃度を増大する等、MOSFETの
素子特性を調整することで行なっていた。
（ハ）発明が解決しようとする課題 しかしながら、素子特性で前記VGS（off）を高くする
と、第４図に示す如くMOSFETがONした後のドレイン電流
IDの立上り特性が劣化し、その為高gm（相互コンダクタ
ンス）のものが得られない欠点を有していた。
と、第４図に示す如くMOSFETがONした後のドレイン電流
IDの立上り特性が劣化し、その為高gm（相互コンダクタ
ンス）のものが得られない欠点を有していた。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、MOSF
ET自体の素子特性は前記VGS（off）を小さなものとして
高gmを得、ゲート電極（15）とゲート電極パッド（19）
間にダイオード（30）を直列接続することによって、等
価的に高いスレッシュホールド電圧VGS（off）を実現し
たことを特徴とする。
ET自体の素子特性は前記VGS（off）を小さなものとして
高gmを得、ゲート電極（15）とゲート電極パッド（19）
間にダイオード（30）を直列接続することによって、等
価的に高いスレッシュホールド電圧VGS（off）を実現し
たことを特徴とする。
（ホ）作 用 本発明によれば、ダイオード（30）に逆方向電圧VRの
電位降下があるので、その分だけMOSFETのノイズマージ
ンを増大できる。一方、素子自体の特性は高gmを得るべ
く構成されているので、立上り特性の良い素子が得られ
る。
電位降下があるので、その分だけMOSFETのノイズマージ
ンを増大できる。一方、素子自体の特性は高gmを得るべ
く構成されているので、立上り特性の良い素子が得られ
る。
（ヘ）実施例 以下に本発明の一実施例を図面を参照して詳細に説明
する。
する。
第１図は本発明の縦型MOSFETを示す断面図である。同
図において、（11）は裏面にN+型層（12）を有しMOSFET
の共通ドレインとなるＮ型シリコン半導体基板、（13）
は基板（11）とのPN接合で接合ダイオードを構成する深
い部分とMOS素子のチャンネル部を構成する浅い部分と
から成る基板（11）表面に選択的に形成されたＰ型不純
物拡散層、（14）はＰ型拡散層（13）表面の一部に形成
されたN+型ソース領域、（15）はＰ型拡散層（13）のチ
ャンネル部上に薄いゲート酸化膜（16）を介して配設し
たゲート電極、（17）はCVD酸化膜、（18）はソース領
域（14）とＰ型拡散層（13）の両方にオーミックコンタ
クトするソース電極である。MOS素子は半導体チップの
中央部分に作り込まれ、前記半導体チップのMOS素子を
囲む周辺部分は図示せぬP+ガードリング領域や外部接続
パッド（19）を作り込むのに用いられる。前記周辺部分
の一部には基板（11）を覆うシリコン酸化膜（20）を介
してポリシリコン（poly−Si）から成る半導体層（21）
が配置され、この半導体層（21）の一部はボロン（Ｂ）
が導入されてＰ型不純物導入層（22）を形成し、これと
隣接する半導体層（21）はリン（Ｐ）が導入されてＮ型
不純物導入層（23）を形成し、Ｐ型不純物導入層（22）
とＮ型不純物導入層（23）とでPN接合を形成する。Ｐ型
不純物導入層（22）は接続電極（24）によってゲート電
極（15）の周端部分（15a）に電気接続され、一方のＮ
型不純物導入層（23）は表面に金線（25）がワイヤボン
ドされたゲート電極パッド（19）に接続される。これで
ゲート電極パッド（19）とゲート電極（15）との間に第
２図に示す如くPN接合ダイオード（30）が逆方向に直列
接続される。尚第１図の（26）はパッシベーション被
膜、（27）はＰ型拡散領域を夫々示す。
図において、（11）は裏面にN+型層（12）を有しMOSFET
の共通ドレインとなるＮ型シリコン半導体基板、（13）
は基板（11）とのPN接合で接合ダイオードを構成する深
い部分とMOS素子のチャンネル部を構成する浅い部分と
から成る基板（11）表面に選択的に形成されたＰ型不純
物拡散層、（14）はＰ型拡散層（13）表面の一部に形成
されたN+型ソース領域、（15）はＰ型拡散層（13）のチ
ャンネル部上に薄いゲート酸化膜（16）を介して配設し
たゲート電極、（17）はCVD酸化膜、（18）はソース領
域（14）とＰ型拡散層（13）の両方にオーミックコンタ
クトするソース電極である。MOS素子は半導体チップの
中央部分に作り込まれ、前記半導体チップのMOS素子を
囲む周辺部分は図示せぬP+ガードリング領域や外部接続
パッド（19）を作り込むのに用いられる。前記周辺部分
の一部には基板（11）を覆うシリコン酸化膜（20）を介
してポリシリコン（poly−Si）から成る半導体層（21）
が配置され、この半導体層（21）の一部はボロン（Ｂ）
が導入されてＰ型不純物導入層（22）を形成し、これと
隣接する半導体層（21）はリン（Ｐ）が導入されてＮ型
不純物導入層（23）を形成し、Ｐ型不純物導入層（22）
とＮ型不純物導入層（23）とでPN接合を形成する。Ｐ型
不純物導入層（22）は接続電極（24）によってゲート電
極（15）の周端部分（15a）に電気接続され、一方のＮ
型不純物導入層（23）は表面に金線（25）がワイヤボン
ドされたゲート電極パッド（19）に接続される。これで
ゲート電極パッド（19）とゲート電極（15）との間に第
２図に示す如くPN接合ダイオード（30）が逆方向に直列
接続される。尚第１図の（26）はパッシベーション被
膜、（27）はＰ型拡散領域を夫々示す。
MOS部の素子特性は、スレッシュホールド電圧VGS（of
f）を極く一般的な1.5〜4Vとなるようにゲート酸化膜
（16）の膜厚とチャンネル部の不純物濃度をコントロー
ルして、ドレイン電流IDの立上り特性を良好な特性に保
持する。
f）を極く一般的な1.5〜4Vとなるようにゲート酸化膜
（16）の膜厚とチャンネル部の不純物濃度をコントロー
ルして、ドレイン電流IDの立上り特性を良好な特性に保
持する。
斯る構成によれば、半導体層（21）のＰ型不純物導入
層（22）とＮ型不純物導入層（23）とが形成するPN接合
ダイオード（30）がゲート電極（15）に直列に逆方向に
接続されるので、ゲート電極パッド（19）からみた本案
MOSFETの等価的なスレッシュホールド電圧VGS（off）′
は、 VGS（off）′＝VGS（off）＋VR …………（１） 但し、VGS（off）はMOS素子の事実上のスレッシュホ
ールド電圧、VRは接合ダイオード（30）の逆方向耐圧で
ある。
層（22）とＮ型不純物導入層（23）とが形成するPN接合
ダイオード（30）がゲート電極（15）に直列に逆方向に
接続されるので、ゲート電極パッド（19）からみた本案
MOSFETの等価的なスレッシュホールド電圧VGS（off）′
は、 VGS（off）′＝VGS（off）＋VR …………（１） 但し、VGS（off）はMOS素子の事実上のスレッシュホ
ールド電圧、VRは接合ダイオード（30）の逆方向耐圧で
ある。
従って、第３図に示す如く良好な立上り特性を有する
MOS素子のスレッシュホールド電圧（VGS（off）１）を
接合ダイオード（30）の逆方向耐圧VRの分だけ特性の傾
きを変えずにシフト（VGS（off）２）できる。
MOS素子のスレッシュホールド電圧（VGS（off）１）を
接合ダイオード（30）の逆方向耐圧VRの分だけ特性の傾
きを変えずにシフト（VGS（off）２）できる。
スレッシュホールド電圧VGS（off）のシフト量を調整
する第１の手段は半導体層（21）のPN接合の数を変える
ことである。第４図はその一例を示し、第１図と同じ部
分には同符号を付してある。第１図と異るところは、半
導体層（21）のＰ型不純物導入層（22）とゲート電極
（15）の周端部分（15a）とを連続的に形成して、結果
ゲート電極パッド（19）とゲート電極（15）との間にPN
接合を２個挿入したものである。２個のうち一方は逆方
向、他方は順方向であるから、上記スレッシュホールド
電圧VGS（off）のシフト量は逆方向耐圧VR＋ダイオード
の順方向電圧VF（約0.6V）である。前記PN接合の数を３
個,4個……と増加すれば、前記シフト量は逆方向耐圧VR
と順方向電圧VFとが交互に増大していく。
する第１の手段は半導体層（21）のPN接合の数を変える
ことである。第４図はその一例を示し、第１図と同じ部
分には同符号を付してある。第１図と異るところは、半
導体層（21）のＰ型不純物導入層（22）とゲート電極
（15）の周端部分（15a）とを連続的に形成して、結果
ゲート電極パッド（19）とゲート電極（15）との間にPN
接合を２個挿入したものである。２個のうち一方は逆方
向、他方は順方向であるから、上記スレッシュホールド
電圧VGS（off）のシフト量は逆方向耐圧VR＋ダイオード
の順方向電圧VF（約0.6V）である。前記PN接合の数を３
個,4個……と増加すれば、前記シフト量は逆方向耐圧VR
と順方向電圧VFとが交互に増大していく。
前記シフト量を調整する第２の手段は、Ｐ又はＮ型不
純物導入層（22）又は（23）の不純物濃度を調整して逆
方向耐圧VR自体を変えることである。
純物導入層（22）又は（23）の不純物濃度を調整して逆
方向耐圧VR自体を変えることである。
これを説明する前に先ず最も適切な製造方法を第５図
に従い説明する。（ａ）先ず第５図Ａに示すように、Ｎ
型基板（11）上にＰ型拡散層（13）（27）を形成して基
板（11）表面の酸化膜（20）を素子動作部分だけエッチ
ング除去し、表面を再度熱酸化して清浄な膜厚1000Å程
度のゲート酸化膜（16）を形成する。（ｂ）次に第５図
Ｂに示すように、基板（11）全面にノンドープのポリシ
リコン層を堆積し、これをホトエッチング処理すること
によりゲート電極（15）と半導体層（21）を形成する。
（ｃ）次に第５図Ｃに示すように選択マスクを設けずに
Ｐ型不純物、例えば、ボロン（Ｂ）をイオン注入して拡
散する。このイオン注入はＰ型拡散層（13）の浅い部分
（13a）となりMOSFETのチャンネル部分の不純物濃度を
決定する工程であり、例えばスレッシュホールド電圧V
GS（off）＝4Vの素子を得る為には50〜200KeV,1013〜10
14atoms・cm-2のイオン注入を行なう。（ｄ）次に第５
図Ｄに示すように、Ｐ型拡散層（13）表面の一部と半導
体層（21）のＰ型不純物導入層（22）となるべき部分を
ホトレジストから成る選択マスク（31）で覆い、表面か
らＮ型不純物、例えばリン（Ｐ）をイオン注入して拡散
する。この工程はソース領域（14）を形成し且つゲート
電極（15）の導電率を下げる目的で行なわれるから、例
えば50〜200KeV,1015〜1016atoms・cm-2の条件でイオン
注入される。これで半導体層（21）にはリン（Ｐ）がイ
オン注入された部分がＮ型不純物導入層（23）、選択マ
スク（31）で覆われた部分にＰ型不純物導入層（22）が
形成されてPN接合が形成される。（ｅ）そして第５図Ｅ
に示すように、ゲート電極（15）を覆うCVD酸化膜の形
成、ホトエッチングによるコンタクトホールの形成、ア
ルミのスパッタとホトエッチングによるソース電極（1
8）とゲート電極パッド（19）及び接続電極（24）の形
成、表面を保護するパッシベーション被膜（26）の形
成、パッド（19）部分の開孔というプロセスで第１図及
び第４図の構成が完成する。
に従い説明する。（ａ）先ず第５図Ａに示すように、Ｎ
型基板（11）上にＰ型拡散層（13）（27）を形成して基
板（11）表面の酸化膜（20）を素子動作部分だけエッチ
ング除去し、表面を再度熱酸化して清浄な膜厚1000Å程
度のゲート酸化膜（16）を形成する。（ｂ）次に第５図
Ｂに示すように、基板（11）全面にノンドープのポリシ
リコン層を堆積し、これをホトエッチング処理すること
によりゲート電極（15）と半導体層（21）を形成する。
（ｃ）次に第５図Ｃに示すように選択マスクを設けずに
Ｐ型不純物、例えば、ボロン（Ｂ）をイオン注入して拡
散する。このイオン注入はＰ型拡散層（13）の浅い部分
（13a）となりMOSFETのチャンネル部分の不純物濃度を
決定する工程であり、例えばスレッシュホールド電圧V
GS（off）＝4Vの素子を得る為には50〜200KeV,1013〜10
14atoms・cm-2のイオン注入を行なう。（ｄ）次に第５
図Ｄに示すように、Ｐ型拡散層（13）表面の一部と半導
体層（21）のＰ型不純物導入層（22）となるべき部分を
ホトレジストから成る選択マスク（31）で覆い、表面か
らＮ型不純物、例えばリン（Ｐ）をイオン注入して拡散
する。この工程はソース領域（14）を形成し且つゲート
電極（15）の導電率を下げる目的で行なわれるから、例
えば50〜200KeV,1015〜1016atoms・cm-2の条件でイオン
注入される。これで半導体層（21）にはリン（Ｐ）がイ
オン注入された部分がＮ型不純物導入層（23）、選択マ
スク（31）で覆われた部分にＰ型不純物導入層（22）が
形成されてPN接合が形成される。（ｅ）そして第５図Ｅ
に示すように、ゲート電極（15）を覆うCVD酸化膜の形
成、ホトエッチングによるコンタクトホールの形成、ア
ルミのスパッタとホトエッチングによるソース電極（1
8）とゲート電極パッド（19）及び接続電極（24）の形
成、表面を保護するパッシベーション被膜（26）の形
成、パッド（19）部分の開孔というプロセスで第１図及
び第４図の構成が完成する。
上記最も適切な製造方法によれば、接合ダイオード
（30）の逆方向耐圧VRは４〜6Vの値を示す。従って素子
自体のスレッシュホールド電圧VGS（off）が4Vとする
と、本発明によれば８〜10V（第４図の例では8.6〜10.6
V）のスレッシュホールド電圧VGS（off）′を有する装
置が簡単に構成できる。
（30）の逆方向耐圧VRは４〜6Vの値を示す。従って素子
自体のスレッシュホールド電圧VGS（off）が4Vとする
と、本発明によれば８〜10V（第４図の例では8.6〜10.6
V）のスレッシュホールド電圧VGS（off）′を有する装
置が簡単に構成できる。
前記逆方向耐圧VRを変える第２の手段は不純物濃度を
変えることであるから、前記製造工程の（ｄ）の工程に
前後して新たにマスキング工程とイオン注入工程を追加
すれば良い。この場合、Ｎ型不純物導入層（23）は高濃
度イオン注入が成されるから、最も好ましくは前記製造
工程の（ｃ）と（ｄ）の間、ボロン（Ｂ）をイオン注入
する工程を追加することで工程数の増大を最小限に抑え
ることができる。
変えることであるから、前記製造工程の（ｄ）の工程に
前後して新たにマスキング工程とイオン注入工程を追加
すれば良い。この場合、Ｎ型不純物導入層（23）は高濃
度イオン注入が成されるから、最も好ましくは前記製造
工程の（ｃ）と（ｄ）の間、ボロン（Ｂ）をイオン注入
する工程を追加することで工程数の増大を最小限に抑え
ることができる。
ところで、縦型MOSFETを構成する場合、第６図に示す
如くゲートとソース間に保護用のダイオード（32）を追
加する場合がある（例えば、特開昭58−84461号公
報）、これと本発明とを組み合わせた例を第７図に示
す。その断面構造は基本的に第１図のものと同じであ
る。
如くゲートとソース間に保護用のダイオード（32）を追
加する場合がある（例えば、特開昭58−84461号公
報）、これと本発明とを組み合わせた例を第７図に示
す。その断面構造は基本的に第１図のものと同じであ
る。
第７図において、ゲート電極パッド（19）の下部には
絶縁膜を介してアイランド状の半導体層（33）が設けら
れ、この半導体層（33）にはＰ型導入層（34）とＮ型導
入層（35）とが交互にリング状に設けられ、これらのPN
接合が保護ダイオード（32）を形成する。最も外側のＮ
型導入層（35a）がコンタクト孔（36）を介してソース
電極（18）と、最も内側のＮ型導入層（35b）はコンタ
クト孔（37）を介してゲート電極パッド（19）に夫々接
続される。これでゲートとソース間に保護ダイオード
（32）が並列接続される。半導体層（33）の周囲にはこ
れを囲むようにしてゲート電極（15）が延在し、ゲート
電極（15）が島状に除去されたゲートセル（38）が縦横
に規則的に配置されると共に、露出した部分はコンタク
ト孔（39）を介してソース電極（18）に共通接続されて
いる。ゲート電極（15）の一部にはゲートセル（38）を
配置しない幅広の領域（40）があって、これはゲート電
極パッド（19）から延在した接続電極（24）をゲート電
極（15）に接続する目的で設けられる。プロセスルール
において各アルミ電極間の線幅は最も広くしなければな
らないから、前記幅広の領域（40）は比較的余裕がある
部分である。従って前記幅広の領域（40）内に本発明の
Ｐ型不純物導入層（22）とＮ型不純物導入層（23）とを
設けることによって、チップ面積の増大無くゲート電極
（15）とゲート電極パッド（19）間にVGS（off）シフト
用のダイオード（30）を作り込むことができる。
絶縁膜を介してアイランド状の半導体層（33）が設けら
れ、この半導体層（33）にはＰ型導入層（34）とＮ型導
入層（35）とが交互にリング状に設けられ、これらのPN
接合が保護ダイオード（32）を形成する。最も外側のＮ
型導入層（35a）がコンタクト孔（36）を介してソース
電極（18）と、最も内側のＮ型導入層（35b）はコンタ
クト孔（37）を介してゲート電極パッド（19）に夫々接
続される。これでゲートとソース間に保護ダイオード
（32）が並列接続される。半導体層（33）の周囲にはこ
れを囲むようにしてゲート電極（15）が延在し、ゲート
電極（15）が島状に除去されたゲートセル（38）が縦横
に規則的に配置されると共に、露出した部分はコンタク
ト孔（39）を介してソース電極（18）に共通接続されて
いる。ゲート電極（15）の一部にはゲートセル（38）を
配置しない幅広の領域（40）があって、これはゲート電
極パッド（19）から延在した接続電極（24）をゲート電
極（15）に接続する目的で設けられる。プロセスルール
において各アルミ電極間の線幅は最も広くしなければな
らないから、前記幅広の領域（40）は比較的余裕がある
部分である。従って前記幅広の領域（40）内に本発明の
Ｐ型不純物導入層（22）とＮ型不純物導入層（23）とを
設けることによって、チップ面積の増大無くゲート電極
（15）とゲート電極パッド（19）間にVGS（off）シフト
用のダイオード（30）を作り込むことができる。
（ト）発明の効果 以上に説明したように、本発明によればゲート電極
（15）に直列に接合ダイオード（30）を接続したので、
接合ダイオード（30）の電位降下の分だけ等価的にスレ
ッシュホールド電圧VGS（off）′を大きくできる。しか
も素子の立上り特性自体は悪化させずに済む。従って、
立上り特性に優れ且つ等価的なスレッシュホールド電圧
VGS（off）′が任意に大きな値をとることが可能な縦型
MOSFETを提供できる利点を有する。
（15）に直列に接合ダイオード（30）を接続したので、
接合ダイオード（30）の電位降下の分だけ等価的にスレ
ッシュホールド電圧VGS（off）′を大きくできる。しか
も素子の立上り特性自体は悪化させずに済む。従って、
立上り特性に優れ且つ等価的なスレッシュホールド電圧
VGS（off）′が任意に大きな値をとることが可能な縦型
MOSFETを提供できる利点を有する。
また、接合ダイオード（30）を形成するのに既存の工
程を利用して行なえるので、製造工程を複雑にせずに済
む利点をも有する。
程を利用して行なえるので、製造工程を複雑にせずに済
む利点をも有する。
第１図は本発明を説明する為の断面図、第２図と第３図
は夫々本発明を説明する為の回路図と特性図、第４図は
他の実施例を説明する為の断面図、第５図Ａ乃至第５図
Ｅは製造工程を順に示す断面図、第６図と第７図は夫々
さらに他の実施例を説明する為の回路図と平面図、第８
図は従来例を説明する為の断面図である。
は夫々本発明を説明する為の回路図と特性図、第４図は
他の実施例を説明する為の断面図、第５図Ａ乃至第５図
Ｅは製造工程を順に示す断面図、第６図と第７図は夫々
さらに他の実施例を説明する為の回路図と平面図、第８
図は従来例を説明する為の断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】共通ドレインとなる第１導電型半導体基体
と、 該半導体基体の表面の一部に形成した第２導電型の半導
体領域と、 該第２導電型半導体領域の表面の一部に形成したソース
となる第１導電型の半導体領域と、 ソース・ドレイン間の前記第２導電型半導体領域のチャ
ンネル部上に絶縁膜を介して設けたゲート電極と、 前記基体上に絶縁膜を介して設けられた半導体層中の一
部に形成した第１導電型不純物導入層と、 該第１導電型不純物導入層とPN接合を形成して隣接する
第２導電型不純物導入層と、 前記ゲート電極と前記ゲート電極の引き出し電極となる
ゲート電極パッドとの間に、前記第１と第２導電型不純
物導入層が形成するPN接合を直列接続し、 且つ前記第１導電型不純物導入層は前記ソースとなる第
１導電型の半導体領域が受ける不純物ドーズ量と同量の
ドーズ量が導入されていることを特徴とする縦型MOSFE
T。 - 【請求項２】前記第２導電型不純物導入層が前記第２導
電型チャンネル部が受ける不純物ドーズ量と同量のドー
ズ量が導入されていることを特徴とする請求項第１項に
記載の縦型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208133A JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208133A JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371673A JPH0371673A (ja) | 1991-03-27 |
| JP2919494B2 true JP2919494B2 (ja) | 1999-07-12 |
Family
ID=16551180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208133A Expired - Lifetime JP2919494B2 (ja) | 1989-08-10 | 1989-08-10 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919494B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2841936B2 (ja) * | 1991-07-12 | 1998-12-24 | 松下電工株式会社 | 絶縁ゲート型電界効果半導体装置 |
| JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP5511124B2 (ja) | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| JP5337470B2 (ja) | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| JP5504235B2 (ja) | 2011-09-29 | 2014-05-28 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-08-10 JP JP1208133A patent/JP2919494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371673A (ja) | 1991-03-27 |
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