JP2008085188A - 絶縁ゲート型半導体装置 - Google Patents

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Abstract

【課題】 ゲートパッド電極の下方にｐ＋型不純物領域を設ける場合、ｐ＋型不純物領域の端部が球面状の曲率を有する。ドレイン−ソース間逆方向耐圧が数百Ｖになると、球面状の端部に電界が集中し、十分なドレイン−ソース間逆方向耐圧を得ることができない。平面パターンにおいてｐ＋型不純物領域のコーナー部の曲率を大きくすると動作領域に配置できるトランジスタセル数が犠牲になる。
【解決手段】 ゲートパッド電極の下方にもトランジスタセルと連続するチャネル領域を配置する。ゲートパッド電極の下方に位置するチャネル領域をソース電位で固定する。これにより、ゲートパッド電極下方全面にｐ＋型不純物領域を設けなくても、所定のドレイン−ソース間逆方向耐圧を確保することができる。また、ゲートパッド電極下方のストライプ状のポリシリコンに保護ダイオードを形成する。
【選択図】 図４

Description

本発明は絶縁ゲート型半導体装置に係り、特に動作領域面積を十分確保し、高い逆方向耐圧が維持できる絶縁ゲート型半導体装置に関する。
従来の絶縁ゲート型半導体装置において、ゲートパッド電極の下方にトランジスタセルは配置されていない（例えば特許文献１参照。）。
また、ゲートパッド電極の下方には、例えばｐｎ接合を複数直列接続した保護ダイオードが配置される場合がある。また、ゲートパッド電極の下方の基板にドレイン−ソース間逆方向耐圧を確保するため、高濃度不純物による拡散領域を形成する場合もある。
図１１には、従来の絶縁ゲート型半導体装置として、ゲートパッド電極の下方にｐ＋型不純物領域を設けたｎチャネル型ＭＯＳＦＥＴの一例を示す。
図１１（Ａ）は、ＭＯＳＦＥＴの平面図である。なお、図１１（Ａ）では基板表面の層間絶縁膜は省略し、金属電極層（ソース電極４７、ゲートパッド電極４８、ゲート配線４８ａ）は破線で示している。
ゲート電極４３は、半導体基板３１表面にゲート酸化膜４１を介してストライプ状に設けられる。ゲート電極４３はポリシリコンを堆積後不純物を導入して低抵抗化を図り、パターンニングする。ソース領域４５はゲート電極４３に沿って基板３１表面に設ける。ソース領域４５はゲート電極４３に沿って設けられストライプ形状を有する。
トランジスタセルが配置される動作領域５１上にソース電極４７が設けられ、チップ端部にはゲートパッド電極４８が配置される。チップ周辺にはゲートパッド電極４８に接続するゲート配線４８ａが設けられる。
図１１（Ｂ）は、図１１（Ａ）のｆ−ｆ線断面図である。
半導体基板３１は、ｎ＋型シリコン半導体基板３１ａの上にｎ−型エピタキシャル層３１ｂを積層するなどしてドレイン領域を設けたものであり、その表面にｐ型のチャネル領域３４をストライプ状に複数設ける。チャネル領域３４間の基板３１表面にはゲート絶縁膜４１を介してストライプ状に複数のゲート電極４３を配置する。ゲート電極４３に隣接したチャネル領域３４表面にはｎ＋型のソース領域４５が形成される。ゲート電極４３上は層間絶縁膜４６で覆い、ソース領域４５にコンタクトするソース電極４７を設ける。ゲート電極４３で囲まれた領域が１つのトランジスタセルとなり、これらが多数配置されて動作領域５１が構成される。
ゲートパッド電極４８は、動作領域５１外のｎ−型半導体層３１ｂ上方に設けられ、動作領域５１のゲート電極４３に接続する。またゲートパッド電極４８の下方には、ポリシリコンに不純物をドープした保護ダイオード４３ｄが配置される。ｐ＋型不純物領域４９は保護ダイオード４３ｄと同様のパターンで設けられる。
特開２００２−３６８２１８号公報（図６〜図８）
ソース−ドレイン間逆方向電圧が印加されると、動作領域５１においてはチャネル領域３４とｎ−型半導体層３１ｂのｐｎ接合に空乏層が広がり、ソース−ドレイン間逆方向耐圧を確保する。一方、チップの端部には保護ダイオード４３ｄが設けられ、この下方の基板表面にトランジスタセル（チャネル領域３４）は配置されない。このため、保護ダイオード４３ｄ下方の基板表面にｐ＋型不純物領域４９を設けている。例えば、動作領域５１の端部でｐｎ接合が終端すると、ここで広がる空乏層の曲率が大きくなり、電界集中によりソース−ドレイン間逆方向耐圧が劣化する問題がある。しかし、ｐ＋型不純物領域４９を設けることにより、動作領域５１端部での空乏層の広がりをチップ端部まで緩やかに広げることができる。すなわち、動作領域５１端部での曲率は小さくなり電界集中を緩和できるので、所定のソース−ドレイン間逆方向耐圧を確保することができる。
保護ダイオード４３ｄは、図１１の如く例えばポリシリコンを矩形状にパターンニングし、その中に一点鎖線の如く同心円状に複数のｐｎ接合を形成してなる。つまり、従来ではゲートパッド電極４８の下方全面にこれと重畳するようなパターンで、面積の大きい保護ダイオード４３ｄが配置される。このため、トランジスタセルが配置されない動作領域５１の外側からチップ端部まで、大きな面積のｐ＋型不純物領域４９が必要となる。
図１２は、ｐ＋型不純物領域４９を説明する図であり、図１２（Ａ）は、図１１（Ａ）の丸印部分を、トランジスタセル（ＭＯＳＦＥＴ）が配置される動作領域５１側から見たｐ＋型不純物領域の斜視図である。図１２（Ｂ）はｐ＋型不純物領域４９の別のパターンを示す平面図であり、表面の層間絶縁膜は省略し、金属電極層は破線で示す。
ｐ＋型不純物領域４９は拡散領域であり、図１１（Ａ）の丸印で示す端部（ｎ−型エピタキシャル層３１ｂとの接合面）においては球面状の曲率を有する（図１２（Ａ））。ここで、図１１のパターンにおいて、より高い（例えば数百Ｖ）ドレイン−ソース間逆方向耐圧が必要になった場合には、ｐ＋型不純物領域４９が配置されていてもその端部（球面状の曲率を有する部分（図１２（Ａ）の矢印部分））に強い電界が集中し、所望のドレイン−ソース間逆方向耐圧が得られない問題がある。
また、装置のオン抵抗を低減するには、例えばｎ−型エピタキシャル層３１ｂの比抵抗を低減する必要がある。このような場合、図１１に示すｐ＋型不純物領域４９のパターンではドレイン−ソース間逆方向耐圧が劣化する問題がある。
つまり、動作領域５１に要求される特性が変化した場合、所定のドレイン−ソース間逆方向耐圧を得るためにｐ＋型不純物領域４９のパターンを動作領域５１とは別に変更する必要がある。
具体的には、球面状の曲率を緩和することで、十分なドレイン−ソース間逆方向耐圧を確保することができる。つまり図１２（Ｂ）の如く、ｐ＋型不純物領域４９のコーナー部の平面パターンにおける曲率を大きくすることで図１２（Ａ）に示す球面状の曲率も緩和でき、所定の逆方向耐圧が確保できる。
しかし、保護ダイオード４３ｄがゲートパッド電極４８の下方においてこれとほぼ重畳するパターンで設けられる場合、保護ダイオード４３ｄ下方の基板表面をカバーするように、ｐ＋型不純物領域４９を設ける必要がある。つまり、十分なドレイン−ソース間逆方向耐圧を確保しなければならない場合、保護ダイオード４３ｄと同等のパターンでｐ＋型不純物領域４９を形成する際に、コーナー部の湾曲が大きくならざるを得ない。このため図１１のパターンではゲートパッド電極４８近傍のトランジスタセルの一部が配置できず、ｐ＋型不純物領域４９の制御（設計変更）のみならず、動作領域（トランジスタセルの配置面積）を縮小しなければならない問題があった。
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、前記ゲート電極上に設けられた第２絶縁膜と、一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、該ゲートパッド電極下方に前記第２絶縁膜を介して設けられたストライプ状のｐｎ接合ダイオードと、を具備することにより解決するものである。
本発明によれば、動作領域の面積を低減することなく、高いドレイン−ソース間逆方向耐圧を確保するＭＯＳＦＥＴを提供できる。すなわちトランジスタセルをストライプ状とし、ゲートパッド電極下方にはチャネル領域の一部を配置してチャネル領域にソース電位を印加する構成とする。ゲートパッド電極下方のチャネル領域は、ＭＯＳＦＥＴの動作領域と同じパターンで形成されているため、ゲートパッド電極下方においても動作領域と同等のドレイン−ソース間逆方向耐圧を確保できる。
従って、ドレイン−ソース間逆方向耐圧を変更する場合であっても、ｐ＋型不純物領域のパターン（コーナー部における曲率）変更をすることなく、所定の耐圧を確保できる。例えば従来では、より大きい耐圧を確保する場合に、ｐ＋型不純物領域のパターンの変更に伴い動作領域（トランジスタセルの配置面積数）が縮小する問題があった。しかし、本実施形態によれば従来の大きい面積のｐ＋型不純物領域に変えて、ゲートパッド電極下方のチャネル領域でドレイン−ソース間逆方向耐圧を確保でき、動作領域の面積は、従来通り確保できる。
また、ゲートパッド電極下方にストライプ状のｐｎ接合ダイオードを設け、ｐｎ接合ダイオードの一端にゲート電位を印加し、当該ｐｎ接合ダイオードの他端にソース電位を印加する。本実施形態では、ゲートパッド電極下方にストライプ状にポリシリコンが配置されるので、これを利用して、ゲートパッド電極下方に保護ダイオードを配置することができる。
また、ゲートパッド電極およびソース電極と、ストライプ状のｐｎ接合ダイオードとのコンタクトホールの位置を適宜選択することにより、保護ダイオードのブレークダウン電圧を任意に設定することができる。
本発明の実施の形態を、絶縁ゲート型半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを例に図１から図１０を参照して詳細に説明する。
図１から図７を参照して、本発明の第１の実施形態を示す。
図１は、本発明の第１の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。図１（Ａ）は、層間絶縁膜を省略し、金属電極層（ソース電極、ゲートパッド電極、ゲート配線）を破線で示した平面図であり、図１（Ｂ）は、ソース電極およびゲートパッド電極、ゲート配線のパターンを示す平面図である。
本発明のＭＯＳＦＥＴ１００は、ｎ型半導体基板１と、チャネル領域４と、第１絶縁膜１１と、ゲート電極１３と、ソース領域１５と、ボディ領域１４と、第２絶縁膜１６と、ゲートパッド電極１８と、ソース電極１７と、保護ダイオード１２ｄとから構成される。
図１（Ａ）の如く、ゲート電極１３はｎ型半導体基板１の表面に第１絶縁膜となるゲート酸化膜（ここでは不図示）を介してストライプ状に設けられる。ゲート電極１３は、ポリシリコンを堆積後不純物の導入により低抵抗化を図り、パターンニングされている。
チャネル領域４は、ゲート電極１３に沿ってｎ型半導体基板１の表面にストライプ状に設けられたｐ型不純物領域である。
ソース領域１５はゲート電極１３に沿ってチャネル領域４表面に設けられたｎ＋型不純物領域であり、ボディ領域１４は基板の電位安定化のため、隣接するソース領域１５間のチャネル領域４表面に、ゲート電極１３に沿って設けられたｐ＋型不純物領域である。
ゲート電極１３で囲まれたソース領域１５、チャネル領域４（ボディ領域１４）によりストライプ状のＭＯＳＦＥＴのトランジスタセルが構成される。このトランジスタセルが多数個配置されて、ＭＯＳＦＥＴ１００の動作領域２１が構成される。トランジスタセルはチップ端部に達し、全てのゲート電極１３は、動作領域２１の外周を囲みｎ型半導体基板１上にゲート酸化膜を介して配置されたゲート引き出し電極１３ａに接続する。ゲート引き出し電極１３ａもゲート電極１３同様、不純物の導入により低抵抗化が図られたポリシリコンである。
ゲートパッド電極１８は、チップの一辺に沿って配置される。尚、図１ではチップの一辺において中央付近に配置されている例を示すが、チップのコーナー部に配置されてもよい。ゲートパッド電極１８はｎ＋型半導体基板１上に第２絶縁膜となる層間絶縁膜（ここでは不図示）を介して設けられた金属電極層である。また、動作領域２１の外周を囲むｎ型半導体基板上には、層間絶縁膜を介してゲートパッド電極１８と接続し、同一の金属電極層によるゲート配線１８ａが設けられる。ゲート配線１８ａはゲート引き出し電極１３ａとコンタクトしこれにより各トランジスタセルのゲート電極１３にゲート電圧を印加する。
ゲート引き出し電極１３ａは、ゲート配線１８ａとほぼ重畳する同様のリング状のパターンで設けられる。ゲート引き出し電極１３ａ下方のｎ型半導体基板１表面には、ゲート引き出し電極１３ａとほぼ重畳するリング状のパターンでｐ＋型不純物領域２９が設けられる。チップの外周を囲むｐ＋型不純物領域２９は、ストライプ状のチャネル領域４と接続しており、チャネル領域４と同じソース電位が印加され、チップ外周端での空乏層の曲率を緩和する。
ゲートパッド電極１８は、その下方のチャネル領域４、ボディ領域１４とはコンタクトしない。またゲートパッド電極１８下方のチャネル領域４にはソース領域１５は配置されない。
ゲート引き出し電極１３ａの周囲のｎ型半導体基板１表面には、必要に応じてｐ＋型不純物を拡散したガードリング２２が配置される。ガードリング２２は何れの電位も印加されない例えばｐ型の不純物領域である。
図１（Ｂ）の如く、ソース電極１７はゲートパッド電極１８を囲み、これと隣接して設けられる。ソース電極１７は、ゲートパッド電極１８と同一の金属電極層により構成され、動作領域２１の大部分の領域上を覆い、各トランジスタセルと電気的に接続する。
本実施形態のトランジスタセルはストライプ状である。従って、図１（Ａ）のＸ領域のトランジスタセルも、ソース電極１７によって所定の電位が印加され（図１（Ｂ）参照）、電位が固定されると共にトランジスタ動作を行う。
ただしＸ領域のトランジスタセルは、ゲートパッド電極１８の両側でソース領域１５およびゲート電極１３が分割されている。つまりゲートパッド電極１８下方にソース領域１５およびゲート電極１３は配置されない。具体的には、図１（Ａ）の平面図においては、ソース電極１７下方の動作領域２１ではチャネル領域４の表面にボディ領域１４およびソース領域１５が配置されるため、チャネル領域４が露出していない。一方ゲートパッド電極１８の下方では、チャネル領域４（およびボディ領域１４）が露出する。
従って、ストライプ状のゲート電極１３およびチャネル領域４に所定の電位（ゲート電位、ソース電位）が印加されると、ソース電極１７下方のトランジスタセルのみがトランジスタ動作を行う。一方、チャネル領域４の一部は、ゲートパッド電極１８下方にも延在しているので、ここにはソース電位が印加される。
ゲートパッド電極１８の下方には、ストライプ状の保護ダイオード１２ｄが構成される。保護ダイオード１２ｄについては後に詳述する。
保護ダイオードは、ゲート電極１３と同じパターンで設けられるが、ｐｎ接合ダイオード１２ａ、１２ｂの延在方向に配置されたゲート電極１３とは所定の距離で離間している。
図２および図３には、本実施形態のＭＯＳＦＥＴの断面図を示す。図２は図１（Ａ）のａ−ａ線断面図であり、図３は図１（Ａ）のｂ−ｂ線断面図である。
ｎ型半導体基板１は、ｎ＋型のシリコン半導体基板１ａの上に、ｎ−型半導体層１ｂを積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層１ｂは例えばエピタキシャル層である。ｎ−型半導体層の表面にはストライプ状に複数のチャネル領域４を設ける。
ソース電極１７下方のチャネル領域４の表面には、ｎ＋型不純物領域のソース領域１５とｐ＋型不純物領域のボディ領域１４を設ける。隣り合うチャネル領域４間の基板表面には、ゲート酸化膜１１を介してポリシリコンによるゲート電極１３がストライプ状に配置される。ソース領域１５は、ゲート電極１３に一部重畳してゲート電極１３の両側に設けられ、隣り合うソース領域１５間のチャネル領域４表面にボディ領域１４を配置する。
すなわち、ストライプ状のゲート電極１３に沿って、その両側にチャネル領域４、ソース領域１５、ボディ領域１６がそれぞれストライプ状に配置される。
ゲート電極１３の上面および側面はＢＰＳＧ（Ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等からなる層間絶縁膜１６が設けられ、ゲート電極１３はゲート絶縁膜１１および層間絶縁膜１６によりその周囲を被覆される。
ソース電極１７は、層間絶縁膜１６上に金属電極層を所望の形状にパターンニングして設けられる（図１（Ｂ）参照）。
図２の如く、ソース電極１７下方では、層間絶縁膜１６にコンタクトホールＣＨが設けられ、コンタクトホールＣＨを介してソース電極１７と、ソース領域１５およびボディ領域１４（チャネル領域４）がコンタクトする。
ゲートパッド電極１８下方には、保護ダイオード１２ｄ、ボディ領域１４、チャネル領域４、ゲート酸化膜１１、層間絶縁膜１６、ゲート引き出し電極１３ａが配置される。保護ダイオード１２ｄは、ここでは２つのストライプ状のｐｎ接合ダイオード１２ａ、１２ｂにより構成される。ゲートパッド電極１８は、層間絶縁膜１６に設けたコンタクトホールＣＨを介してゲート引き出し電極１３ａとコンタクトする。またゲートパッド電極１８は、その下方の層間絶縁膜１６に設けられたコンタクトホールＣＨを介して、保護ダイオード１２ｄの一端にゲート電位を印加する。
既述の如くゲートパッド電極１８下方のチャネル領域４にはソース領域１５が配置されず、ゲートパッド電極１８下方にはトランジスタセルは形成されない。またゲートパッド電極１８下方のボディ領域１４、チャネル領域４はソース電極１７と接続し（図１（Ａ））、ソース電位が印加される。
図３の如く、Ｘ領域の、ゲートパッド電極１８を囲むソース電極１７下方にもストライプ状のゲート電極１３およびチャネル領域４、ソース領域１５が設けられ、トランジスタセルを構成する（図３）。
Ｘ領域のチャネル領域４およびボディ領域１４は、ゲートパッド電極１８下方とも連続する。本実施形態では、図２および図３においてチャネル領域４が配置される領域を動作領域２１とする。
また図２および図３を参照し、ゲートパッド電極１８下方のチャネル領域４にはトランジスタセルのチャネル領域４と同様にソース電位が印加される。またゲートパッド１８下方のチャネル領域４（およびボディ領域１４）は、動作領域２１と同じパターンで形成されている。動作領域２１のチャネル領域４（およびボディ領域１４）は、ＭＯＳＦＥＴに要求される耐圧が確保できる条件で形成される。すなわち、ゲートパッド電極１８下方のチャネル領域４においても動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
このように、ストライプ状のチャネル領域４によって、ゲートパッド電極１８下方のドレイン−ソース間逆方向耐圧を確保できるので、従来の大面積のｐ＋型不純物領域は不要となる。
つまり、本実施形態のｐ＋型不純物領域２９は、チャネル領域４が配置されないチップの外周端のみに設ければ良い。ｐ＋型不純物領域２９はリング状のゲート引き出し電極１３ａとほぼ重畳するパターンで設ければ十分であり、ｐ＋型不純物領域２９の幅Ｗａを、従来と比較して大幅に低減できる。
具体的には、ｐ＋型不純物領域２９の幅Ｗａは、チャネル領域４の幅Ｗｂよりも大きく、例えば６００Ｖ程度の耐圧の場合５０μｍである。従来（図１１）のように保護ダイオード４３ｄの下方全面に設ける場合は、ｐ＋型不純物領域４９の幅Ｗｃは例えば４００μｍ程度であるので、従来の１／８程度に低減できる。
従来では、ゲートパッド電極４８下方に同心円状の保護ダイオード４３ｄとこれと重畳する大面積のｐ＋型不純物領域４９が配置されており、動作領域５１に要求される耐圧が変化するとｐ＋型不純物領域４９のパターン（コーナー部における曲率）も適宜変更が必要であった。
しかし、本実施形態によれば、ゲートパッド電極１８下方に、動作領域２１と同じ設計ルール（サイズ、不純物濃度）でチャネル領域４（ボディ領域１４）を設けることで、動作領域２１に要求される耐圧と同等のドレイン−ソース間逆方向耐圧を、ゲートパッド電極１８下方で確保できる。
また、動作領域２１の耐圧を変更する場合、動作領域２１のチャネル領域４の設計値を変更することにより、ゲートパッド電極１８下方においても所定の耐圧を確保することができる。つまり、動作領域２１の設計値の変更に連動してゲートパッド電極１８下方で所定のドレイン−ソース間逆方向耐圧を確保できる。
ｐ＋型不純物領域２９は、チャネル領域４の配置されないチップの外周を囲んで設けられ、ストライプ状のチャネル領域４と接続し（図１（Ａ））、これらは等電位（ソース電位）となる。これにより、ソース−ドレイン間に逆方向電圧が印加された場合、チャネル領域４が配置されないチップの外周端において、空乏層の曲率を緩和し電界集中を抑制する。
必要に応じて、ｐ＋型不純物領域２９の外周に、ｐ＋型不純物の拡散領域であるガードリング２２を設ける。ガードリング２２は何れの電位も印加されず、ｐ＋型不純物領域２９付近のソース−ドレイン間に発生する電界集中を緩和する。
また、ｎ型半導体層１の裏面にはｎ＋型半導体基板１ａとコンタクトするドレイン電極２０を設ける。
ところで、ゲートパッド電極１８の下のストライプ状のチャネル領域４は、ストライプ状のポリシリコンをマスクとしてセルフアラインで形成されている。すなわち、本実施形態の構成では、ゲートパッド電極１８下方にマスクとなるポリシリコンが残存し、これらは動作領域２１と異なりゲート電極１３として機能するものではない。
そこでチャネル領域４形成のマスクとなったポリシリコンにｐ型半導体領域１２ｐおよびｎ型半導体領域１２ｎを形成して、一端をゲートパッド電極１８に、他端をソース電極１７に接続することにより、保護ダイオード１２ｄを構成する。
以下図４〜図７を参照して保護ダイオード１２ｄについて説明する。
図４〜図６は本実施形態の保護ダイオードを説明するための図であり、図４が保護ダイオード１２ｄを説明するための平面概要図、図５が図４の拡大平面図、図６（Ａ）が図５のｃ−ｃ線断面図、図６（Ｂ）が保護ダイオード１２ｄの等価回路図である。
尚、図４および図５において、保護ダイオード１２ｄ以外の構成は概略で示す。また図５においては層間絶縁膜を省略し、ソース電極１７およびゲートパッド電極１８は破線で示す。
図４および図５を参照して、ゲートパッド電極１８下方には、例えば４つのｐｎ接合ダイオード１２１、１２２、１２３、１２４が配置される。
以下、ｐｎ接合ダイオード１２１について説明するが、他のｐｎ接合ダイオード１２２〜１２４の構成も同様である。
ｐｎ接合ダイオード１２１は、チャネル領域４形成のマスクとなったポリシリコンに、不純物のイオン注入若しくはデポジション（ＰＢＦ（Poly Boron Film）、ＰＯＣｌ３）によってｐ型半導体領域１２ｐおよびｎ型半導体領域１２ｎを互いに隣接して配置してｐｎ接合を形成し、一端（例えばｎ型不純物領域１２ｎ）をゲートパッド電極１８に接続し、他端（例えば他のｎ型不純物領域１２ｎ）をソース電極１７に接続したものである。
ｐｎ接合ダイオード１２１とｐｎ接合ダイオード１２２は、ゲートパッド電極１８を共通として互いの他端がソース電極１７と接続することにより並列接続され、ストライプ状のｐｎ接合ダイオード１２ａを構成する。ｐｎ接合ダイオード１２ａは、その延在方向に配置されるゲート電極１３と同時にポリシリコンをパターンニングした後、当該ゲート電極１３から所定の離間距離で分割して設けられる。従って、ゲート電極１３と同等の幅を有する。
同様にｐｎ接合ダイオード１２３、１２４を並列接続してストライプ状のｐｎ接合ダイオード１２ｂを構成する。
またストライプ状のｐｎ接合ダイオード１２ａ、１２ｂは、ゲートパッド電極１８とソース電極１７に接続することによりそれぞれ並列接続される。すなわち、本実施形態では４つのｐｎ接合ダイオード１２１〜１２４を並列接続して、ＭＯＳＦＥＴのゲート−ソース間の保護ダイオード１２ｄが構成される。尚、図２の如く保護ダイオード１２ｄの直下はゲート酸化膜１１およびｎ−型半導体層１ｂが配置される。
図６を参照して更に説明する。
図６（Ａ）および図２を参照し、ｐｎ接合ダイオード１２１は、周囲が層間絶縁膜１６により被覆され、層間絶縁膜１６に設けられたコンタクトホールＣＨを介して、一端（ｐ型半導体領域１２ｐまたはｎ型半導体領域１２ｎ）がゲートパッド電極１８と接続し、他端（他のｐ型半導体領域１２ｐまたは他のｎ型半導体領域１２ｎ）がソース電極１７と接続する。
これにより、図６（Ｂ）の如く、ｐｎ接合ダイオード１２１、１２２、１２３、１２４が並列接続して、１つの保護ダイオード１２ｄが構成される。保護ダイオード１２ｄはソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄを有するＭＯＳＦＥＴのソース端子Ｓ−ゲート端子Ｇ間に接続する。
尚、ｐｎ接合ダイオード１２１〜１２４のｐｎ接合の直列接続数およびストライプ状のｐｎ接合ダイオード１２ａ、１２ｂの数、ゲートパッド電極１８およびソース電極１７とのコンタクト位置は一例であり、これらはブレークダウン電圧に応じて適宜選択する。
例えば、図５に示す保護ダイオード１２ｄにおいて、ゲートパッド電極１８とのコンタクトホールＣＨの位置をずらすことにより、ブレークダウン電圧を容易に変更できる。その場合は、ｐｎ接合ダイオード１２１〜１２４は同一構成（ｐｎ接合数）とする必要があるので、１列のストライプ状のｐｎ接合ダイオード１２ａに対して、ゲートパッド電極１８下方に２つのコンタクトホールＣＨが形成される。
図７は、図１１に示す従来の保護ダイオード４３ｄを示している。一般的に保護ダイオード４３ｄは同心円状にｐｎ接合を直列接続して構成される。
本実施形態のｐｎ接合ダイオード１２１は、図７の破線とハッチングで示す部分に対応する。同心円状にｐｎ接合を形成した保護ダイオード４３ｄでは、最内周のｐｎ接合面積が最も小さく、この接合面積により、逆方向電流の電流容量が決定し、すなわち保護ダイオード４３ｄの耐量が決定する。また、所定のブレークダウン電圧を有するｐｎ接合を同心円状に複数直列接続することにより、ＭＯＳＦＥＴのゲート−ソース間の保護に十分なブレークダウン電圧を確保する。
本実施形態では同一構成の、ｐｎ接合ダイオード１２１〜１２４を並列接続する。つまりｐｎ接合ダイオード１２１の１つのｐｎ接合面積Ｓ２が、図７における同心円状の保護ダイオード４３ｄの最内周のｐｎ接合面積Ｓ１と同等であれば、保護ダイオード１２ｄの耐量において同心円状の保護ダイオード４３ｄと同等の特性が得られる。
ストライプ状のｐｎ接合ダイオード１２ａ、ｂは、ゲート電極１３と同じパターンで形成される。つまりゲートパッド電極１８の下方には、実際にはストライプ状のｐｎ接合ダイオード１２ａ、ｂが例えば１０本程度配置可能である。従って、これらを並列接続することにより、同等の耐量を有する同心円状の保護ダイオードの最内周のｐｎ接合面積Ｓ１は十分確保することができる。
また、ｐｎ接合ダイオード１２１のｐｎ接合の直列接続数を同心円状の保護ダイオード４３ｄのｐｎ接合の直列接続数と同数にすることにより、同心円状の保護ダイオード４３ｄと同等のブレークダウン電圧を得られる。
本実施形態のｐ型半導体領域１２ｐおよびｎ型半導体領域１２ｎの長さＬｐ、Ｌｎがそれぞれ同心円状の保護ダイオード４３ｄの長さＬｐ’、Ｌｎ’と同じで有れば、ｐｎ接合の直列接続数を等しくすると、同心円状の保護ダイオード４３ｄの直径と１つのストライプ状のｐｎ接合ダイオード１２ａの長さは同等となる。
従って、本実施形態の保護ダイオード１２ｄは、同心円状の保護ダイオード４３ｄより占有面積を小さくできる。
このように本実施形態ではｐｎ接合ダイオード１２１のｐｎ接合の直列接続数（ソース電極１７とゲートパッド電極１８とのコンタクトホールＣＨの位置）により保護ダイオード１２ｄのブレークダウン電圧が決定する。
また、ｐｎ接合ダイオード１２１の並列接続数（本実施形態では４つ）により、保護ダイオード１２ｄの電流容量（耐量）が決定する。
従って、保護ダイオード１２ｄの特性に応じて、ｐｎ接合の直列接続数（各電極とのコンタクトホールＣＨの位置）と並列接続数を適宜選択する。
図８から図１０には、本発明の第２の実施形態を示す。図８はトランジスタセルを説明するための一部拡大図である。第２の実施形態はトランジスタセルがトレンチ構造であり、それ以外は図１と同様である。従って、ＭＯＳＦＥＴ１００のチップ平面図は図１を参照し、同一構成要素についての説明は省略する。
図８は層間絶縁膜を省略し、金属電極層を破線で示した平面図であり、図９は図８のｄ−ｄ線断面図、図１０は図８のｅ−ｅ線断面図を示す。
第１の実施形態はいわゆるゲート電極がプレーナ構造で電流経路が縦型のＭＯＳＦＥＴであるが、第２の実施形態は、トレンチ構造のＭＯＳＦＥＴである。
図８を参照し、ｎ型半導体基板１の平面パターンにおいて、ストライプ状にトレンチ７を設ける。平面パターンにおいて、ゲート電極１３、チャネル領域４、ソース領域１５、ボディ領域１４は、全てトレンチ７に沿ったストライプ状に形成される。
この場合もトランジスタセルはストライプ状であり、ゲートパッド電極１８の下方には、トランジスタセルに接続するチャネル領域４およびボディ領域１４を設ける。ソース電極、ゲート配線１８ａのパターンは第１の実施形態と同様である。
図９を参照し、トレンチ７はチャネル領域４を貫通し、ｎ−型半導体層１ｂに達する深さを有する。この場合、チャネル領域４はｎ型半導体基板１表面に連続して設けられる。トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填ポリシリコンを充填する。
ソース電極１７下方では、トレンチ７内のポリシリコンは低抵抗化が図られ、ゲート電極１３となる。トレンチ７に隣接したチャネル領域４表面にはｎ＋型のソース領域１５が形成され、隣り合うソース領域１５間のチャネル領域４表面にはｐ＋型のボディ領域１４を設ける。
ゲート電極１３を被覆して層間絶縁膜１６が設けられ、ソース電極１７は層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ソース領域１５およびボディ領域１４（チャネル領域４）とコンタクトする。
ゲートパッド電極１８下方のｎ型半導体基板１にもトレンチ７、ポリシリコン、ボディ領域１４、チャネル領域４が配置されるが、ゲートパッド電極１８とチャネル領域４がコンタクトすることはない。
ゲートパッド電極１８は、層間絶縁膜１６に設けたコンタクトホールＣＨを介して、ｐ＋型不純物領域２９上のゲート引き出し電極１３ａとコンタクトする。
Ｘ領域のトランジスタセルは、ゲートパッド電極１８を囲みこれと隣接するソース電極１７とコンタクトする。従って、それらの電位は固定され、トランジスタ動作を行う。
また、ゲートパッド電極１８下方のチャネル領域４はソース電位に固定され、動作領域２１と同等のドレイン−ソース間逆方向耐圧を確保できる。
ゲートパッド電極１８の下方には、トレンチに埋設されたストライプ状のｐｎ接合ダイオード１２が配置され、一端および他端がそれぞれゲートパッド電極１８およびソース電極１７と接続してゲート−ソース間の保護ダイオード１２ｄを構成する。
第２実施形態ではトレンチ７内に絶縁膜１１が形成されているが、保護ダイオード１２ｄと各電極との接続を示す平面概略図は図４および図５と同様であるので、説明を省略する。
ポリシリコンは平面パターンにおいてストライプ状のトレンチ７内に埋設される。Ｘ領域において、ポリシリコンとその延在方向に設けられたゲート電極１３とは、トレンチ７を分離することで絶縁される。
トレンチ７内のポリシリコンには、図４及び図５の平面パターンにおいて、ｎ型半導体領域１２ｎとｐ型半導体領域１２ｐが隣接して交互に配置され、ｐｎ接合が形成されるように、不純物の注入およびデポジションが行われる。
このように、それぞれ両端がソース電極１７およびゲートパッド電極１８に接続した４つのｐｎ接合ダイオード１２１、１２２、１２３、１２４が並列接続して、１つの保護ダイオード１２ｄが構成され、ＭＯＳＦＥＴのソース−ゲート間に接続する。
第２の実施形態では、ゲート電極１３をトレンチ構造にすることにより、第１の実施形態と比較して動作領域２１に配置するトランジスタセルを増加させることができ、セル密度を向上させることができる。
また、本発明の実施の形態は、ｎチャネル型ＭＯＳＦＥＴで説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴ、またはＭＯＳＦＥＴのｎ＋（ｐ＋）型半導体基板の下方にｐ型（ｎ型）基板を配置したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でも同様の効果が得られる。
本発明の半導体装置の平面図である。 本発明の半導体装置の断面図である。 本発明の半導体装置の断面図である。 本発明の半導体装置の平面概要図である。 本発明の半導体装置の拡大平面図である。 本発明の半導体装置の（Ａ）断面図、（Ｂ）回路図である。 従来および本発明の保護ダイオードを説明する平面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する断面図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。
符号の説明
１ 半導体基板
１ａ ｎ＋型シリコン半導体基板
１ｂ ｎ−型エピタキシャル層
４ チャネル領域
７ トレンチ
１１ ゲート絶縁膜
１２ｄ 保護ダイオード
１２１、１２２、１２３、１２４ ｐｎ接合ダイオード
１３ ゲート電極
１３ａ ゲート引き出し電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ ソース電極
１８ ゲートパッド電極
１８ａ ゲート配線
２１ 動作領域
２２ ガードリング
２９ ｐ＋型不純物領域
３１ 半導体基板
３１ａ ｎ＋型シリコン半導体基板
３１ｂ ｎ−型エピタキシャル層
３４ チャネル領域
４１ ゲート絶縁膜
４３ ゲート電極
４５ ソース領域
４６ 層間絶縁膜
４７ ソース電極
４８ ゲートパッド電極
４９ ｐ＋型不純物領域
５１ 動作領域
ＣＨ コンタクトホール

Claims (7)

  1. 一導電型半導体基板と、
    該一導電型半導体基板の一主面においてストライプ状に設けられたゲート電極と、
    前記ゲート電極に沿って前記一主面にストライプ状に設けられた逆導電型のチャネル領域と、
    前記ゲート電極と前記チャネル領域間に設けられた第１絶縁膜と、
    前記ゲート電極に沿って前記一主面の前記チャネル領域にストライプ状に設けられた一導電型のソース領域と、
    前記ゲート電極上に設けられた第２絶縁膜と、
    一部の前記チャネル領域上に前記第２絶縁膜を介して設けられたゲートパッド電極と、
    該ゲートパッド電極下方に前記第２絶縁膜を介して設けられたストライプ状のｐｎ接合ダイオードと、
    を具備することを特徴とする絶縁ゲート型半導体装置。
  2. 前記第２絶縁膜に設けたコンタクトホールと、
    前記第２絶縁膜上に設けられ、前記コンタクトホールを介して前記ソース領域および前記チャネル領域とコンタクトするソース電極と、を具備することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記一導電型半導体基板の周囲に設けられ前記ゲート電極および前記ゲートパッド電極に接続するゲート引き出し電極と、前記ゲート引き出し電極下方の前記基板表面に設けられ前記チャネル領域と接続する高濃度逆導電型領域とを有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  4. 前記ゲートパッド電極の下方に配置される前記チャネル領域は、前記ゲートパッド電極に隣接して設けられた前記ソース電極と電気的に接続することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  5. 前記ｐｎ接合ダイオードの一端にはゲート電位が印加され、該ｐｎ接合ダイオードの他端にはソース電位が印加されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  6. 複数の前記ｐｎ接合ダイオードを並列接続し、前記ゲート電極と前記ソース電極間の保護ダイオードを構成することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  7. 前記ｐｎ接合ダイオードは、前記ゲート電極と同等の幅を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
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