JP2023173420A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供すること。【解決手段】ｐ型外周領域２５は、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面側から順にｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａ、ｐ+型延在部２２ａの上部２４ａおよび下部２３ａを配置してなり、活性領域１の中央部の周囲を囲む。ｐ型外周領域２５は、外側端部に深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ複数の段差を有する。耐圧構造３０を構成する最も内側のｐ型領域３１（ＪＴＥ領域３０ａ）は、ｐ++型コンタクト延在部１５ａの外側端部に接する。ｐ+型埋め込み領域２６は、ＪＴＥ領域３０ａの直下においてｐ+型延在部２２ａの下部２３ａと同じ深さ位置に、ＪＴＥ領域３０ａおよびｐ型外周領域２５と離れて選択的に設けられ、活性領域１の周囲を囲む。【選択図】図３

Description

この発明は、炭化珪素半導体装置に関する。
従来、パワー半導体装置の耐圧構造は、活性領域と半導体基板（半導体チップ）の端部との間のエッジ終端領域に配置されており、エッジ終端領域において半導体基板のおもて面に露出するｎ-型ドリフト領域の表面領域に選択的に設けられた複数のｐ型領域で構成される。パワー半導体装置の半導体材料が炭化珪素（ＳｉＣ）である場合、耐圧構造として、空間変調接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を配置することが公知である。
ＪＴＥ構造は、複数のｐ型領域（以下、ＪＴＥ領域とする）を、内側（半導体基板の中央部（チップ中央）側）から外側（半導体基板の端部（チップ端部）側）へ離れるほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。電界強度は活性領域から外側へ離れるにつれて小さくなる傾向にある。電界強度分布の傾向に合わせて、活性領域から外側へ離れた位置に配置されるほどＪＴＥ領域の不純物濃度を低くすることで、エッジ終端領域の所定耐圧が安定して確保される。
図７は、従来の炭化珪素半導体装置の構造を示す断面図である。図７に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板（半導体チップ）１４０のエッジ終端領域１０２に、耐圧構造１３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）である。
半導体基板１４０は、炭化珪素からなるｎ+型出発基板１４１のおもて面上にｎ-型ドリフト領域１１２となるｎ-型炭化珪素層１４２をエピタキシャル成長させてなる。半導体基板１４０は、ｎ-型炭化珪素層１４２側の主面をおもて面とし、ｎ+型出発基板１４１側の主面を裏面とする。半導体基板１４０のおもて面は全域にわたって平坦面であり、活性領域１０１とエッジ終端領域１０２との間に段差は生じていない。半導体基板１４０のおもて面は、エッジ終端領域１０２の全域が絶縁層１１９で覆われている。
半導体基板１４０の裏面（ｎ+型出発基板１４１の裏面）の全域に、ドレイン電極１４５が設けられている。ｎ+型出発基板１４１は、ｎ+型ドレイン領域１１１である。活性領域１０１は、半導体基板１４０の中央（チップ中央）に配置される。活性領域１０１と半導体基板１４０の端部（チップ端部）との間がエッジ終端領域１０２である。活性領域１０１の中央部（不図示）には、ＭＯＳＦＥＴの同一構造（トレンチゲート構造）の複数の単位セルが隣接して設けられている。
活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間の全域に、半導体基板１４０のおもて面側から順に深さ方向に隣接して、ｐ++型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ+型延在部１２２ａが設けられている。これらの領域で、活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間の全域に１つのｐ型外周領域１２５が構成されている。
ｐ++型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ+型延在部１２２ａは、それぞれ活性領域１０１の同じ深さおよび同じ不純物濃度のｐ型領域と同時に形成された領域であり、活性領域１０１の中央部の周囲を囲む。ｐ++型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ+型延在部１２２ａの外側の各端部は異なる位置で終端し、ｐ型外周領域１２５の外側端部に、深さ方向に半導体基板１４０のおもて面から離れるほど段階的に内側に凹んだ複数の段差が形成されている。
エッジ終端領域１０２は、活性領域１０１の周囲を囲む。エッジ終端領域１０２には、耐圧構造１３０が設けられている。耐圧構造１３０は、例えばＪＴＥ構造の改良構造である空間変調ＪＴＥ構造であり、半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間に選択的に設けられた複数のｐ型領域１３１および複数のｐ-型領域１３２で構成される。これらすべてのｐ型領域１３１およびｐ-型領域１３２は、半導体基板１４０のおもて面に露出され、半導体基板１４０のおもて面上の絶縁層１１９に接する。
複数のｐ型領域１３１は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ型領域１３１は、ｐ++型コンタクト延在部１１５ａの外側に、ｐ++型コンタクト延在部１１５ａに隣接して配置されている。複数のｐ-型領域１３２は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ-型領域１３２は、互いに隣り合うすべてのｐ型領域１３１間に設けられ、半導体基板１４０のおもて面の面内において内側から外側へ向かう半径方向に両側のｐ型領域１３１に隣接する。
最も内側のｐ-型領域１３２は、最も外側のｐ型領域１３１よりも内側へ延在している。すべてのｐ型領域１３１および最も内側のｐ-型領域１３２は、ｐ++型コンタクト延在部１１５ａを介してソース電極（不図示）の電位に固定される。最も内側のｐ-型領域１３２以外のｐ-型領域１３２は、ｐ型領域１３１よりも外側に配置される。ｎ-型ドリフト領域１１２は、互いに隣り合うすべてのｐ-型領域１３２間に設けられ、互いに隣り合うｐ-型領域１３２間において半導体基板１４０のおもて面に露出される。
従来の炭化珪素半導体装置として、耐圧構造を構成するｐ型領域を、底部（半導体基板の裏面側端部）が活性領域の主接合（ｐｎ接合）の最外周端（以下、主接合端とする）を形成するｐ型領域の底部と同じ深さ位置になるように、半導体基板のおもて面から離れた深さ位置に配置した装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１では、活性領域の主接合端を形成するｐ型領域の外側に底部同士の深さ位置を揃えて隣接するＪＴＥ構造のｐ型領域によって、活性領域の主接合端への電界集中を抑制している。
また、下記特許文献１では、活性領域とエッジ終端領域との間に段差を形成せずに半導体基板のおもて面を全域にわたって平坦面とした構造において、活性領域のｐ型領域とＪＴＥ構造を構成するｐ型領域とを半導体基板のおもて面から同じ深さ位置に形成することで、フォトリソグラフィによる位置合わせ精度を向上させている。下記特許文献２では、耐圧構造を構成するｐ型領域と活性領域のｐ型領域とを同じ深さに同時に形成することで、工程数を低減させている。
また、従来の別の炭化珪素半導体装置として、活性領域からエッジ終端領域に延在するｐ+型の電界緩和領域の外側端部と、エッジ終端領域においてＪＴＥ構造を構成するｐ型領域の外側端部と、を空間変調構造とした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ｐ+型の電界緩和領域の外側端部と、ＪＴＥ構造を構成するｐ型領域の外側端部と、を空間変調構造とし、かつ外側に向かうにしたがって深さが浅くなるように配置することで、深さ方向にも電界集中を緩和している。
特開２０２０－２０２４０４号公報 特開２０２１－０４８４２３号公報 特開２０１９－０８７６４６号公報
しかしながら、従来の炭化珪素半導体装置１１０（図７参照）では、工程簡略化のため、一般的に、耐圧構造１３０（図７では複数のｐ型領域１３１および複数のｐ-型領域１３２）は半導体基板１４０のおもて面から０．５μｍ程度の浅い深さｄ１０１で形成される。このため、活性領域１０１にトレンチゲート構造などの半導体基板１４０のおもて面から比較的深い位置に達する素子構造が形成されると、活性領域１０１の主接合端を形成するｐ型外周領域１２５の底部（半導体基板１４０の裏面側端部）の深さ位置に対して、耐圧構造１３０の底部の深さ位置が半導体基板１４０のおもて面から浅くなってしまう。
耐圧構造１３０を構成するｐ型領域（ｐ型領域１３１およびｐ-型領域１３２）の底部の深さ位置が浅いことで、活性領域１０１の主接合端を形成するｐ型外周領域１２５のうち、最も外側まで延在するｐ++型コンタクト延在部１１５ａの底部の外側コーナー部１１５ｂがｎ-型ドリフト領域１１２に囲まれた構造となる。このため、当該部分１１５ｂに電界が集中して当該部分１１５ｂでアバランシェ降伏しやすく、エッジ終端領域１０２の耐圧が活性領域１０１の耐圧よりも低くなる。エッジ終端領域１０２の耐圧で炭化珪素半導体装置１１０の全体の耐圧が決まってしまうため、信頼性が低下する。
一般的な耐圧構造では、耐圧構造を構成するｐ型領域を、活性領域における同じ不純物濃度および同じ深さのｐ型領域と同時に形成することによって工程数を低減させている。しかしながら、上記特許文献１のように活性領域のｐ型領域の不純物濃度と耐圧構造を構成するｐ型領域の不純物濃度とが異なる場合、活性領域のｐ型領域と、耐圧構造を構成するｐ型領域と、をそれぞれ異なる条件（段数やドーズ量）でのイオン注入によって形成して不純物濃度差を調整する。このため、耐圧構造を構成するｐ型領域の底部と、活性領域の最も外側のｐ型領域の底部と、を同じ深さ位置に合わせることが困難である。
この発明は、上述した従来技術による課題を解消するため、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板は、炭化珪素からなり、全面にわたって平坦な第１主面を有する。前記半導体基板に、活性領域および終端領域が設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造が設けられている。
前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に、第２導電型外周領域が設けられている。前記第２導電型外周領域は、前記活性領域の周囲を囲む。前記終端領域において前記第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて、複数の第２導電型耐圧領域が設けられている。耐圧構造は、複数の前記第２導電型耐圧領域で構成されている。第１電極は、前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続されている。
前記第２導電型外周領域は、外側端部に深さ方向に前記第１主面から離れるほど段階的に内側に凹んだ複数段の段差を有し、当該段差に応じて半径方向に外側に延在して前記第１主面に近いほど外側で終端する複数の延在部で構成されている。前記耐圧構造は、複数の前記延在部のうちの最も前記第１主面側の第１延在部の外側端部に接する。前記終端領域において、複数の前記延在部のうちの最も前記第２主面側の第２延在部と同じ深さ位置に、前記耐圧構造および前記第２導電型外周領域と離れて設けられ、前記活性領域の周囲を囲む第２導電型埋め込み領域を有する。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型埋め込み領域は、複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域に深さ方向に対向することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型埋め込み領域は、前記第１の第２導電型耐圧領域の外側端部よりも内側に位置することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型埋め込み領域の不純物濃度は、前記第２延在部の不純物濃度と等しいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型埋め込み領域の不純物濃度は、前記第２導電型耐圧領域の不純物濃度よりも高いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、第１導電型の第３半導体領域と、トレンチと、ゲート電極と、第２導電型高濃度領域と、を備える。前記第３半導体領域は、前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられている。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。
前記第２導電型外周領域は、前記第１延在部と、前記第２延在部と、第３延在部と、第４延在部と、を有する。前記第３延在部は、前記第２半導体領域の前記素子構造よりも外側に配置された部分である。前記第１延在部は、前記第１主面と前記第３延在部との間に、前記第３延在部に接して設けられている。前記第１延在部は、前記第３延在部よりも不純物濃度が高い。前記第４延在部は、前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分のうちの前記第１主面側の部分であり、前記第３延在部の前記第２主面側に隣接する。前記第２延在部は、前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分のうちの残りの部分であり、前記第４延在部と前記第１半導体領域との間に、前記第４延在部および前記第１半導体領域に接して設けられている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型耐圧領域の底部は、前記第１延在部の底部よりも前記第１主面側に浅い位置にあることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型耐圧領域の底部は、前記第１延在部の底部よりも前記第２主面側に深い位置で、かつ前記第４延在部の底部よりも前記第１主面側に浅い位置にあることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型耐圧領域の前記第１主面からの深さは、１．０μｍ以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記耐圧構造は、前記第１延在部の底部の外側コーナー部を囲むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記耐圧構造は、前記第３延在部の底部の外側コーナー部を囲むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の内部において前記耐圧構造よりも外側に、前記耐圧構造と離れて設けられた、深さ方向に互いに離れて対向する複数段の第１導電型チャネルストッパ領域を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記耐圧構造は、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調構造を有することを特徴とする。
上述した発明によれば、活性領域の外周部の第２導電型外周領域の外側端部に半導体基板のおもて面から離れるほど段階的に内側に凹んだ段差が形成されていることで、炭化珪素半導体装置のオフ時に第１延在部の底部の外側コーナー部が電界集中箇所となるが、当該部分での電界集中は第１延在部の外側に隣接する耐圧構造によって緩和される。また、炭化珪素半導体装置のオフ時に、終端領域の第２導電型埋め込み領域の底部に電界を集中させることができる。
したがって、活性領域の主接合端（第２導電型外周領域の底部の外側コーナー部）への局所的な電界集中を抑制することができ、活性領域の主接合端でのアバランシェ降伏耐量を向上させることができるため、終端領域の耐圧低下を抑制することができる。これによって、終端領域の耐圧を十分に確保することができ、終端領域の耐圧が活性領域の耐圧よりも低くなることを抑制することができる。このため、活性領域の耐圧で炭化珪素半導体装置の全体の耐圧を決めることができる。
また、上述した発明によれば、活性領域の外周部の第２導電型外周領域や終端領域の第２導電型埋め込み領域は、活性領域の素子構造の同じ不純物濃度および同じ深さ位置の各部と同時に、半導体基板の内部にイオン注入によって形成することができる。このため、活性領域の素子構造の各部を形成するためのイオン注入用マスクパターンを適宜変更することで、活性領域の素子構造の形成方法を変えることなく、第２導電型外周領域および第２導電型埋め込み領域を簡易に形成することができる。
本発明にかかる炭化珪素半導体装置によれば、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ１－Ａ２における断面構造を示す断面図である。 図１の切断線Ａ２－Ａ３における断面構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 従来例の耐圧特性をシミュレーションした結果を示す特性図である。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２，３は、それぞれ図１の切断線Ａ１－Ａ２および切断線Ａ２－Ａ３における断面構造を示す断面図である。図１～３に示す実施の形態１にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０のエッジ終端領域２に、耐圧構造３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。
半導体基板４０には、活性領域１の中央部１ａに、ＭＯＳＦＥＴの同一構造（素子構造）の複数の単位セル（素子の機能単位）が隣接して配置されている。活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域である。活性領域１は、略矩形状の平面形状を有し、半導体基板４０の略中央（チップ中央）に配置される。活性領域１は、後述するｐ++型コンタクト延在部１５ａの外側（半導体基板４０の端部（チップ端部）側）の端部から内側（チップ中央側）の部分である。
エッジ終端領域２は、活性領域１とチップ端部との間の領域であり、活性領域１の周囲を略矩形状に囲む。エッジ終端領域２には、耐圧構造３０が設けられている。耐圧構造３０は、活性領域１とエッジ終端領域２との境界付近の電界を緩和して耐圧を保持する機能を有する。耐圧構造３０の構成については後述する。耐圧とは、ｐｎ接合でアバランシェ降伏が起きたことでドレイン・ソース間電流が増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。
半導体基板４０は、炭化珪素からなるｎ+型出発基板４１のおもて面上にｎ-型ドリフト領域（第１半導体領域）１２となるｎ型の炭化珪素層４２をエピタキシャル成長させてなる。半導体基板４０は、炭化珪素層４２側の主面をおもて面（第１主面）とし、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。半導体基板４０のおもて面は全域にわたって略平坦面であり、活性領域１とエッジ終端領域２との間に段差は生じていない。略平坦とは、プロセスばらつきによる許容誤差を含む範囲で水平面であることを意味する。
ｎ+型出発基板４１はｎ+型ドレイン領域１１である。炭化珪素層４２は、活性領域１の各部を形成する際に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２（４２ａ，４２ｂ，４２ｃ）を順に多段にエピタキシャル成長されてなる。ｎ-型ドリフト領域１２は、ｎ-型炭化珪素層４２の、イオン注入による拡散領域が形成されずにエピタキシャル成長時の不純物濃度のまま残る部分である。ｎ-型ドリフト領域１２は、ｎ+型出発基板４１に接し、活性領域１からチップ端部にわたって設けられている。
トレンチゲート構造は、ｐ型ベース領域（第２半導体領域）１３、ｎ+型ソース領域（第３半導体領域）１４、ｐ++型コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８で構成される。ｐ型ベース領域１３、ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、ｎ-型炭化珪素層４２ｃの内部にイオン注入により形成された拡散領域である。ｐ型ベース領域１３は、活性領域１の中央部１ａにおいて半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に設けられ、外側へ延在して、活性領域１の外周部１ｂ内で終端している。
ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、半導体基板４０のおもて面とｐ型ベース領域１３との間にそれぞれ選択的に設けられ、底部（下面：半導体基板４０の裏面側端部）でｐ型ベース領域１３に接する。ｎ+型ソース領域１４は、活性領域１の中央部１ａにのみ、活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄ（１５）に接して設けられている。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５ｄは、上面（半導体基板４０のおもて面側端部）でオーミック電極４３にオーミック接触する。
活性領域１の外周部１ｂのｐ++型コンタクト領域１５ｃ（１５），１５ａ（１５）は、活性領域１の中央部１ａの周囲を同心状に囲む。活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、上面でオーミック電極４３にオーミック接触する。活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、深さ方向に後述するｎ型電流拡散領域２０に対向する。活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、後述するｐ+型延在部２２ａの内側端部に対向してもよい。
活性領域１の外周部１ｂの最も外側のｐ++型コンタクト領域（以下、ｐ++型コンタクト延在部とする）１５ａは、内側のｐ++型コンタクト領域１５ｃと離れて設けられ、外側へ延在して活性領域１とエッジ終端領域２との境界で終端している。ｐ++型コンタクト領域１５ｃ，１５ｄは設けられていなくてもよい。この場合、ｐ++型コンタクト領域１５ｃ，１５ｄに代えて、ｐ型ベース領域１３が半導体基板４０のおもて面まで達して、オーミック電極４３に接する。
ｎ-型ドリフト領域１２とｐ型ベース領域１３との間において、トレンチ１６の底面よりもｎ+型ドレイン領域１１側（半導体基板４０の裏面側）に深い位置に、ｎ型電流拡散領域２０およびｐ+型領域（第２導電型高濃度領域）２１，２２がそれぞれ選択的に設けられている。ｎ型電流拡散領域２０およびｐ+型領域２１，２２は、ｎ-型炭化珪素層４２ａ，４２ｂの内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域２０は、ｐ+型領域２１，２２よりもｎ+型ドレイン領域１１側に深い位置に達することがよい。
ｎ型電流拡散領域２０は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２０は、互いに隣り合うｐ+型領域２１，２２間においてこれらの領域に接し、かつ半導体基板４０のおもて面に平行な方向に延在してトレンチ１６まで達し、ゲート絶縁膜１７に接する。ｎ型電流拡散領域２０は、上面でｐ型ベース領域１３に接し、底部でｎ-型ドリフト領域１２に接する。
ｎ型電流拡散領域２０は、活性領域１の中央部１ａから外側へ延在して活性領域１の外周部１ｂ内で終端する。ｎ型電流拡散領域２０は、後述するｐ+型延在部２２ａの内側端部を囲む。ｎ型電流拡散領域２０は設けられていなくてもよい。ｎ型電流拡散領域２０を設けない場合、ｎ型電流拡散領域２０に代えて、ｎ-型ドリフト領域１２がｐ型ベース領域１３まで達してｐ型ベース領域１３およびｐ+型領域２１，２２に接し、かつ半導体基板４０のおもて面に平行な方向にトレンチ１６まで達して、ゲート絶縁膜１７に接する。
ｐ+型領域２１，２２は、後述するソース電極４４の電位に固定されており、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２０を空乏化させて、またはその両方）、ゲート絶縁膜１７にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域１３と離れて設けられ、深さ方向にトレンチ１６の底面に対向する。ｐ+型領域２１は、図示省略する部分でｐ+型領域２２に部分的に連結されることで、ソース電極４４に電気的に接続されている。
ｐ+型領域２１は、トレンチ１６の底面でゲート絶縁膜１７に接してもよいし、トレンチ１６の底面から離れていてもよい。ｐ+型領域２１の幅は、トレンチ１６の幅と同じか、またはトレンチ１６の幅よりも広い。ｐ+型領域２１の幅をトレンチ１６の幅よりも広くすることで、ｐ+型領域２１は深さ方向にトレンチ１６の底面コーナー部（側壁と底面との境界）にも対向する。これによって、ｐ+型領域２１によるトレンチ１６の底面付近の電界緩和効果がさらに高くなる。
ｐ+型領域２２は、互いに隣り合うトレンチ１６間に、ｐ+型領域２１およびトレンチ１６と離れて設けられている。ｐ+型領域２２は、上面でｐ型ベース領域１３に接し、ｐ型ベース領域１３を介してソース電極４４に電気的に接続されている。ｐ+型領域２２は、深さ方向に、ｎ-型炭化珪素層４２ｂの内部に形成される上部（ｎ+型ソース領域１４側の部分）２４と、ｎ-型炭化珪素層４２ａの内部に形成される下部（ｎ+型ドレイン領域１１側の部分）２３と、が隣接してなる。
また、ｐ+型領域２２は、活性領域１の外周部１ｂに、トレンチ１６と離れて設けられている。活性領域１の外周部１ｂのｐ+型領域２２（以下、ｐ+型延在部２２ａとする）は、活性領域１の中央部１ａの周囲を囲む。ｐ+型延在部２２ａには、活性領域１の中央部１ａのすべてのｐ+型領域２１，２２が連結されている。ｐ+型延在部２２ａは、深さ方向に、ｎ-型炭化珪素層４２ｂの内部に形成される上部（第４延在部）２４ａと、ｎ-型炭化珪素層４２ａの内部に形成される下部（第２延在部）２３ａと、が隣接してなる。ｐ+型延在部２２ａの外側端部は、ｐ型ベース領域１３よりも内側で終端している。
トレンチ１６は、深さ方向にｎ+型ソース領域１４およびｐ型ベース領域１３を貫通してｎ型電流拡散領域２０（ｎ型電流拡散領域２０を設けない場合はｎ-型ドリフト領域１２）に達する。トレンチ１６は、ｐ+型領域２１の内部で終端していてもよい。トレンチ１６は、例えば、半導体基板４０のおもて面に平行な方向にストライプ状に延在して、活性領域１の外周部１ｂに達する。トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。
活性領域１の外周部１ｂは、活性領域１の中央部１ａの周囲を略矩形状に囲む。トレンチ１６の長手方向において、活性領域１の外周部１ｂとは、ｎ+型ソース領域１４の最も外側の端部から、活性領域１とエッジ終端領域２との境界までの部分である。トレンチ１６の短手方向において、活性領域１の外周部１ｂとは、最も外側のトレンチ１６の外側の側壁から、活性領域１とエッジ終端領域２との境界までの部分である。活性領域１の外周部１ｂには、ＭＯＳＦＥＴの単位セルは設けられていない。
活性領域１の外周部１ｂには、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に、半導体基板４０のおもて面側から順に深さ方向に隣接して、ｐ++型コンタクト延在部（第１延在部）１５ａ、ｐ型ベース延在部（第３延在部）１３ａおよびｐ+型延在部（延在部）２２ａが設けられている。これらの領域（複数の延在部）で、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に１つのｐ型外周領域（第２導電型外周領域）２５が構成されている。
ｐ型ベース延在部１３ａは、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間に、ｎ-型ドリフト領域１２に接して設けられている。ｐ++型コンタクト延在部１５ａは、半導体基板４０のおもて面とｐ型ベース延在部１３ａとの間に、ｐ型ベース延在部１３ａに接して設けられている。ｐ++型コンタクト延在部１５ａは、半導体基板４０のおもて面に露出され、半導体基板４０のおもて面上の絶縁層（フィールド酸化膜５１および層間絶縁膜１９をこの順に積層した絶縁層）に接する。
ｐ+型延在部２２ａは、ｐ型ベース延在部１３ａとｎ-型ドリフト領域１２との間に、これらの領域に接して設けられている。ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａは、それぞれ、活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄ、ｐ型ベース領域１３およびｐ+型領域２２と同時に形成された領域であり、活性領域１の中央部１ａの周囲を囲む。ｐ型外周領域２５は、活性領域１の外周部１ｂにおける半導体基板４０のおもて面の面内での電界を均一にする機能を有する。
また、ｐ型外周領域２５は、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生して活性領域１へ向かって流れるホール（正孔）電流をソース電極４４へ引き抜くための領域であり、ソース電極４４に電気的に接続されている。ＭＯＳＦＥＴのオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生したホール電流がｐ型外周領域２５を介してソース電極４４へ引き抜かれることで、エッジ終端領域２でのアバランシェ降伏時の正孔電流集中が抑制される。
ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａ、ｐ+型延在部２２ａの上部２４ａおよびｐ+型延在部２２ａの下部２３ａの外側の各端部は異なる位置で終端している。具体的には、ｐ++型コンタクト延在部１５ａの外側端部は、活性領域１とエッジ終端領域２との境界に位置する。ｐ型ベース延在部１３ａの外側端部は、ｐ++型コンタクト延在部１５ａの外側端部よりも内側で終端している。ｐ+型延在部２２ａの上部２４ａの外側端部は、ｐ型ベース延在部１３ａの外側端部よりも内側で終端している。
ｐ+型延在部２２ａの下部２３ａの外側端部は、ｐ+型延在部２２ａの上部２４ａの外側端部よりも内側で終端している。これによって、ｐ型外周領域２５の外側端部には、深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ複数の段差が形成されている。すなわち、ｐ型外周領域２５を構成するｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａのうち、最も半導体基板４０のおもて面側のｐ++型コンタクト延在部１５ａを最も外側まで延在させている。
これによって、ＭＯＳＦＥＴのオフ時にｐ++型コンタクト延在部１５ａの底部の外側コーナー部１５ｂが電界集中箇所となるが、当該部分１５ｂでの電界集中はｐ++型コンタクト延在部１５ａの外側に隣接する耐圧構造３０によって緩和される。また、ｐ型ベース延在部１３ａ、ｐ+型延在部２２ａの上部２４ａおよびｐ+型延在部２２ａの下部２３ａは、それぞれ直上（半導体基板４０のおもて面側）に隣接するｐ型領域の外側端部よりも内側の終端しているため、底部の外側コーナー部への局所的な電界集中が抑制される。
層間絶縁膜１９は、半導体基板４０のおもて面の全面に設けられ、ゲート電極１８およびゲートポリシリコン配線層５２を覆う。活性領域１の外周部１ｂおよびエッジ終端領域２において半導体基板４０のおもて面と層間絶縁膜１９との間に、フィールド酸化膜５１が設けられている。ゲートポリシリコン配線層５２は、活性領域１の外周部１ｂにおいてフィールド酸化膜５１と層間絶縁膜１９との間に配置されている。ゲートポリシリコン配線層５２は、活性領域１の中央部１ａの周囲を囲む。
ゲートポリシリコン配線層５２の上には、層間絶縁膜１９のコンタクトホールを介してゲート金属配線層５３が設けられている。ゲートポリシリコン配線層５２およびゲート金属配線層５３は、ゲートランナーを構成する。ゲートポリシリコン配線層５２には、トレンチ１６の長手方向の端部においてゲート電極１８が連結されている。すべてのゲート電極１８は、ゲートポリシリコン配線層５２およびゲート金属配線層５３を介してゲートパッド（電極パッド：不図示）に電気的に接続されている。
ゲートランナー直下（ｎ+型ドレイン領域１１側）は同一構造であることが好ましく、ゲートランナー直下において半導体基板４０のおもて面とｎ-型ドリフト領域１２との間には、ｐ型外周領域２５のみが配置されている。ゲートランナーの全面が、深さ方向にフィールド酸化膜５１を介してｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａに対向する。ゲートランナーは、エッジ終端領域２の耐圧構造３０よりも内側に配置されている。
オーミック電極（第１電極）４３は、半導体基板４０のおもて面の、層間絶縁膜１９のコンタクトホールに露出する部分上に設けられている。オーミック電極４３は、層間絶縁膜１９のコンタクトホールにおいて、半導体基板４０のおもて面においてｎ+型ソース領域１４およびｐ++型コンタクト領域１５ｄ，１５ｃ（ｐ++型コンタクト領域１５ｄ，１５ｃを設けない場合はｐ型ベース領域１３）にオーミック接触する。オーミック電極４３は、例えばニッケルシリサイド（ＮｉｘＳｉｙ、ｘ，ｙは任意の整数）膜である。
ソース電極（第１電極）４４は、層間絶縁膜１９のコンタクトホールを埋め込むように、層間絶縁膜１９上に設けられている。ソース電極４４は、活性領域１の中央部１ａの略全域に設けられ、ゲート金属配線層５３に達しない程度に活性領域１の外周部１ｂに延在している。ソース電極４４は、オーミック電極４３を介してｎ+型ソース領域１４、ｐ++型コンタクト領域１５ｄ，１５ｃ、ｐ型ベース領域１３、ｐ+型領域２１，２２、ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａに電気的に接続されている。
ソース電極４４は、活性領域１の外周部１ｂにおいて層間絶縁膜１９のコンタクトホールを介してｐ++型コンタクト領域１５ｃにオーミック接触し、ｐ++型コンタクト領域１５ｃ、ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａに電気的に接続されている。ドレイン電極（第２電極）４５は、半導体基板４０の裏面（ｎ+型出発基板４１の裏面）全面に設けられて、ｎ+型ドレイン領域１１（ｎ+型出発基板４１）にオーミック接触し、ｎ+型ドレイン領域１１に電気的に接続されている。
エッジ終端領域２の耐圧構造３０は、例えばＪＴＥ構造を空間変調構造とした空間変調ＪＴＥ構造であり、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間に選択的に設けられた複数のｐ型領域（第２導電型耐圧領域）３１および複数のｐ-型領域（第２導電型耐圧領域）３２で構成される。複数のｐ型領域３１および複数のｐ-型領域３２はｎ-型炭化珪素層４２ｃの表面領域にイオン注入により形成された拡散領域であり、これらの深さｄ１はすべて略同じで半導体基板４０のおもて面から０．５μｍ程度と浅い。
ｐ型領域３１およびｐ-型領域３２の各底部の深さ位置は、半導体基板４０のおもて面からｐ++型コンタクト延在部１５ａの底部よりも浅い深さ位置にある。このため、ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａ、ｐ+型延在部２２ａの上部２４ａおよびｐ+型延在部２２ａの下部２３ａの各底部の外側コーナー部は、ｎ-型ドリフト領域１２に囲まれている。ｐ型領域３１およびｐ-型領域３２は、半導体基板４０のおもて面上の絶縁層（層間絶縁膜１９およびフィールド酸化膜５１）に接する。
複数のｐ型領域３１は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ型領域３１ほど、幅（平面図（半導体基板４０のおもて面の面内）において内側から外側へ向かう半径方向の幅）が狭く、かつ内側に隣り合うｐ型領域３１との間隔が広い。最も内側のｐ型領域（第１の第２導電型耐圧領域）３１は、ｐ++型コンタクト延在部１５ａの外側に、ｐ++型コンタクト延在部１５ａに隣接して配置されている。図２，３には、ｐ型領域３１およびｐ-型領域３２にそれぞれ異なるハッチングを付している。
複数のｐ-型領域３２は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ-型領域３２ほど、幅（半径方向の幅）が狭く、かつ内側に互いに隣り合うｐ-型領域３２との間隔が広い。最も外側のｐ-型領域３２の幅は、内側に隣り合うｐ-型領域３２の幅よりも広くてもよい。最も内側のｐ-型領域３２は、互いに隣り合うすべてのｐ型領域３１間に配置され、半径方向に両側のｐ型領域３１に隣接して、すべてのｐ型領域３１の底部のコーナー部を囲む。
最も内側のｐ-型領域３２の内側端部は、最も内側のｐ型領域３１の外側端部と同じ位置か、または最も内側のｐ型領域３１の外側端部よりも外側で終端している。いくつかのｐ-型領域３２は、最も外側のｐ型領域３１よりも内側に設けられる。いくつかの内側のｐ-型領域３２以外のｐ-型領域３２は、ｐ型領域３１よりも外側に配置される。ｎ-型ドリフト領域１２は、互いに隣り合うｐ-型領域３２間に延在して半導体基板４０のおもて面に達し、半径方向に両側のｐ-型領域３２に隣接する。
すべてのｐ型領域３１およびいくつかの内側のｐ-型領域３２は、ｐ++型コンタクト延在部１５ａを介してソース電極４４の電位に固定される。最も内側のｐ型領域３１（ＪＴＥ領域３０ａ）と、ｐ-型領域３２のうちの最も外側のｐ型領域３１よりも外側部分（ＪＴＥ領域）３０ｃと、でダブルゾーンＪＴＥ構造が構成される。ＪＴＥ領域３０ａ以外のｐ型領域３１と、いくつかの内側のｐ-型領域３２と、でＪＴＥ領域３０ａ，３０ｃ間の空間変調領域３０ｂが構成される。ＪＴＥ領域３０ｃよりも外側のｐ-型領域３２と、ｎ-型ドリフト領域１２と、でＪＴＥ領域３０ｃの外側に隣接する空間変調領域３０ｄが構成される。
空間変調領域３０ｂは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ａ，３０ｃ）と略同じ不純物濃度の２つの小領域（ｐ型領域３１およびｐ-型領域３２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｄは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ｃおよびｎ-型ドリフト領域１２）と略同じ不純物濃度の２つの小領域（ｐ-型領域３２およびｎ-型ドリフト領域１２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｂ，３０ｄ全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。
このように、耐圧構造３０は、ＪＴＥ領域３０ａ，３０ｃおよび空間変調領域３０ｂ，３０ｄを備える。この場合、耐圧構造３０は、互いに隣り合うＪＴＥ領域３０ａ，３０ｃ間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｂを配置し、ＪＴＥ領域３０ｃとその外側のｎ-型ドリフト領域１２との間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｄを配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調ＪＴＥ構造である。
耐圧構造３０は、１つのＪＴＥ領域のみで構成されたシングルゾーンＪＴＥ構造であってもよい（不図示）。この場合、耐圧構造３０は、１つのＪＴＥ領域とその外側のｎ-型ドリフト領域間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調ＪＴＥ構造である。空間変調ＪＴＥ構造は、空間変調領域を有していない一般的なＪＴＥ構造と比べて、エッジ終端領域２の所定耐圧をより安定して確保可能である。
最も内側のｐ型領域３１（ＪＴＥ領域３０ａ）の直下においてｎ-型ドリフト領域１２の内部に、深さ方向にＪＴＥ領域３０ａおよびｎ+型ドレイン領域１１と離れて、ｐ+型領域（以下、ｐ+型埋め込み領域（第２導電型埋め込み領域）とする）２６が選択的に設けられている。ｐ+型埋め込み領域２６は、ｐ+型延在部２２ａの下部２３ａと略同じ深さ位置に、半径方向にｐ型外周領域２５と離れて設けられ、活性領域１の周囲を囲む。ｐ+型埋め込み領域２６は、ｎ-型炭化珪素層４２ａの内部にイオン注入により形成された拡散領域である。
ｐ+型埋め込み領域２６は、ｐ+型延在部２２ａの下部２３ａと略同じ不純物濃度および略同じ厚さであることがよい。その理由は、ｐ+型埋め込み領域２６をｐ+型延在部２２ａの下部２３ａ（すなわちｐ+型領域２２の下部２３）と同時に形成することができることで、工程数を低減させることができるからである。略同じ不純物濃度、略同じ深さ位置および略同じ厚さとは、それぞれプロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度、同じ深さ位置および同じ厚さであることを意味する。
ｐ+型埋め込み領域２６を設けることで、ｐ型外周領域２５の底部の外側コーナー部２５ｂ（ｐ+型延在部２２ａの下部２３ａの底部の外側コーナー部２３ｂ）への電界集中をさらに抑制することができる。ｐ+型埋め込み領域２６の全体がＪＴＥ領域３０ａの直下に位置していればよく、ｐ+型埋め込み領域２６の半径方向の幅は適宜設定可能である。ｐ+型埋め込み領域２６の内側端部は、活性領域１とエッジ終端領域２との境界に位置してもよい。ｐ+型埋め込み領域２６は、活性領域１の周囲を囲む同心状に互いに離れて複数設けられてもよい（不図示）。
また、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間において、耐圧構造３０よりも外側に、ｎ+型チャネルストッパ領域３３が選択的に設けられている。ｎ+型チャネルストッパ領域３３は、ｎ-型炭化珪素層４２ｃの表面領域にイオン注入により形成された拡散領域である。ｎ+型チャネルストッパ領域３３は、耐圧構造３０よりも外側に、半径方向に耐圧構造３０と離れて設けられ、耐圧構造３０の周囲を囲む。ｎ+型チャネルストッパ領域３３は、半導体基板４０のおもて面上の絶縁層に接する。
ｎ+型チャネルストッパ領域３３は、チップ端部に露出されている。ｎ+型チャネルストッパ領域３３と耐圧構造３０（最も外側のｐ-型領域３２）との間はｎ-型ドリフト領域１２である。ｎ+型チャネルストッパ領域３３は、フローティング（浮遊）電位を有する。エッジ終端領域２における半導体基板４０のおもて面に、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）やチャネルストッパ電極は設けられていない。ｎ+型チャネルストッパ領域３３に代えて、ｐ+型チャネルストッパ領域が設けられてもよい。
実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極４４に対して正の電圧（順方向電圧）がドレイン電極４５に印加された状態で、ゲート電極１８にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域１３のトレンチ１６に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１１からｎ-型ドリフト領域１２およびチャネルを通ってｎ+型ソース領域１４へ向かう電流が流れ、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極１８にゲート閾値電圧未満の電圧が印加されると、ｐ型ベース領域１３、ｐ+型領域２１，２２およびｐ+型延在部２２ａと、ｎ型電流拡散領域２０およびｎ-型ドリフト領域１２と、のｐｎ接合（活性領域１の主接合）が逆バイアスされ、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合からｎ-型ドリフト領域１２内に空乏層が広がることで、トレンチ１６の底面のゲート絶縁膜１７にかかる電界が緩和される。
また、ＭＯＳＦＥＴのオフ時、空乏層がエッジ終端領域２のｎ-型ドリフト領域１２内を外側（チップ端部側）へ向かって延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（半径方向の幅）に基づく所定耐圧が確保される。また、ＭＯＳＦＥＴのオフ時、ｐ+型埋め込み領域２６の底部に電界が集中するため、活性領域１の主接合の最外周端（以下、主接合端とする）に局所的に電界が集中することを抑制することができる。活性領域１の主接合端とは、ｐ型外周領域２５の底部の外側コーナー部２５ｂである。
次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。まず、ｎ+型出発基板（ｎ+型出発ウエハ）４１のおもて面に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２ａの表面領域に、ｐ+型領域２１と、ｐ+型領域２２の下部２３と、ｐ+型延在部２２ａの下部２３ａと、ｐ+型埋め込み領域２６と、を同時にそれぞれ選択的に形成する。
次に、ｎ-型炭化珪素層４２ａ上に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ｂをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｂに、ｐ+型領域２２の上部２４と、ｐ+型延在部２２ａの上部２４ａと、を同時にそれぞれ選択的に形成する。このとき、深さ方向にｐ+型領域２２の上部２４と下部２３とを連結させる。深さ方向にｐ+型延在部２２ａの上部２４ａと下部２３ａとを連結させる。
次に、ｎ-型炭化珪素層４２ｂ上に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ｃをエピタキシャル成長させる。ここまでの工程で、ｎ+型出発基板４１上にｎ-型炭化珪素層４２（４２ａ～４２ｃ）を積層した所定厚さの半導体基板（半導体ウエハ）４０が完成する。ｎ型電流拡散領域２０を形成する場合、ｎ-型炭化珪素層４２ａ，４２ｂをエピタキシャル成長させるごとに、ｎ-型炭化珪素層４２ａ，４２ｂにそれぞれｎ型電流拡散領域２０の下部および上部を形成すればよい。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｃの内部に、ｐ型ベース領域１３およびｐ型ベース延在部１３ａを同時に形成する。フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｃの表面領域にｎ+型ソース領域１４を選択的に形成する。フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｃの表面領域に、ｐ++型コンタクト領域１５ｄ，１５ｃおよびｐ++型コンタクト延在部１５ａを同時にそれぞれ選択的に形成する。
フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｃの表面領域に、複数のｐ型領域３１と、複数のｐ-型領域３２と、をそれぞれ選択的に形成する。ｐ型領域３１とｐ-型領域３２とは異なるタイミングで形成される。ｐ型領域３１およびｐ-型領域３２の各深さｄ１は、ｐ++型コンタクト延在部１５ａの深さよりも浅くする。フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型炭化珪素層４２ｃの表面領域にｎ+型チャネルストッパ領域３３を選択的に形成する。
深さ方向にｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａが連結されることで、活性領域１の外周部１ｂにｐ型外周領域２５が形成される。複数のｐ型領域３１および複数のｐ-型領域３２によってエッジ終端領域２に耐圧構造３０が形成される。ｎ-型炭化珪素層４２ｃの内部に各拡散領域を形成する順序は適宜変更可能である。ｎ+型チャネルストッパ領域３３は、ｎ+型ソース領域１４と同時に形成されてもよい。
ｎ-型炭化珪素層４２（４２ａ～４２ｃ）のイオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分がｎ-型ドリフト領域１２となる。次に、炭化珪素層４２にイオン注入した不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、炭化珪素層４２ａ～４２ｃに不純物をイオン注入するごとに行ってもよい。次に、一般的な方法により、トレンチ１６、ゲート絶縁膜１７、ゲート電極１８、フィールド酸化膜５１およびゲートポリシリコン配線層５２を形成する。
次に、半導体基板４０のおもて面の全面に層間絶縁膜１９を形成する。次に、一般的な方法により、ソース電極４４、ゲートパッド（不図示）、ゲート金属配線層５３、パッシベーション膜（表面保護膜：不図示）およびドレイン電極４５を形成する。ソース電極４４の、パッシベーション膜の開口部に露出する部分がソースパッドとなる。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１～３の炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態１によれば、活性領域の外周部のｐ型外周領域の外側端部に半導体基板のおもて面から離れるほど段階的に内側に凹んだ段差が形成されている。このため、ＭＯＳＦＥＴのオフ時にｐ++型コンタクト延在部の底部の外側コーナー部が電界集中箇所となるが、当該底部の外側コーナー部での電界集中はｐ++型コンタクト延在部の外側に隣接する耐圧構造によって緩和される。また、ＭＯＳＦＥＴのオフ時に、エッジ終端領域のｐ+型埋め込み領域の底部に電界を集中させることができる。
したがって、活性領域の主接合端（ｐ型外周領域の底部の外側コーナー部）への局所的な電界集中を抑制することができ、活性領域の主接合端でのアバランシェ降伏耐量を向上させることができるため、エッジ終端領域の耐圧低下を抑制することができる。これによって、エッジ終端領域の耐圧を十分に確保することができ、エッジ終端領域の耐圧が活性領域の耐圧よりも低くなることを抑制することができる。このため、活性領域の耐圧で炭化珪素半導体装置の全体の耐圧を決めることができ、信頼性を向上させることができる。
また、実施の形態１によれば、ｎ-型ドリフト領域となるｎ-型炭化珪素層を多段にエピタキシャル成長させるごとに適宜イオン注入を行って活性領域の素子構造を形成する。このとき、活性領域のｐ+型領域やｐ型ベース領域、ｐ++型コンタクト領域を形成するためのイオン注入用マスクパターンを適宜変更することで、活性領域の素子構造の形成方法を変えることなく、活性領域の外周部のｐ型外周領域の外側端部の段差や、エッジ終端領域のｐ+型埋め込み領域を簡易に形成することができる。
また、耐圧構造として空間変調ＪＴＥ構造を形成することで、耐圧構造を構成するｐ型領域の半径方向の位置や半径方向の幅を適宜調整することで、エッジ終端領域の所定耐圧を確保可能である。耐圧構造を構成するｐ型領域の半径方向の位置および半径方向の幅はイオン注入用マスクパターンを適宜設定することで容易に調整可能である。したがって、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図４は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置６０を半導体基板４０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。実施の形態２にかかる炭化珪素半導体装置６０の活性領域１の構造は実施の形態１（図２参照）と同様である。図４には、図１の切断線Ａ２－Ａ３における断面構造を示す。
実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図３参照）と異なる点は、ｐ+型埋め込み領域２６に代えて、ｎ型チャネルストッパ領域（第１導電型チャネルストッパ領域）を深さ方向に互いに離れて対向する複数段（図４では２段とし、ｎ型チャネルストッパ領域６１，６２とする）に設けた点である。実施の形態２のｎ型チャネルストッパ領域６１，６２の不純物濃度は、実施の形態１のｎ+型チャネルストッパ領域３３の不純物濃度よりも低くてもよい。
ｎ型チャネルストッパ領域６１，６２は、耐圧構造（ｐ型領域３１およびｐ-型領域３２）３０よりも外側に、半径方向に耐圧構造３０と離れて設けられ、耐圧構造３０の周囲を囲む。ｎ型チャネルストッパ領域６１，６２は、耐圧構造３０と異なる導電型を有する。ｎ型チャネルストッパ領域６１，６２と耐圧構造３０（最も外側のｐ-型領域３２）との間には、ｎ-型ドリフト領域１２が半導体基板４０のおもて面まで達する。ｎ型チャネルストッパ領域６１，６２は、チップ端部に露出されている。
ｎ型チャネルストッパ領域６１，６２は、フローティング電位を有する。ｎ型チャネルストッパ領域６１，６２は、ｎ-型炭化珪素層４２（例えばそれぞれｎ-型炭化珪素層４２ｂ，４２ｃ）にイオン注入により形成された拡散領域であり、略同じ幅（半径方向の幅）および略同じ厚さを有する。ｎ型チャネルストッパ領域６２は、半導体基板４０のおもて面上の絶縁層に接する。ｎ型チャネルストッパ領域６１は、ｎ型チャネルストッパ領域６２の直下に、ｎ型チャネルストッパ領域６２と離れて設けられている。
ｎ型チャネルストッパ領域６１とｎ型チャネルストッパ領域６２との間はｎ-型ドリフト領域１２である。ｎ型チャネルストッパ領域６１とｎ+型ドレイン領域１１との間はｎ-型ドリフト領域１２である。ｎ型チャネルストッパ領域を深さ方向に互いに離れて対向する３段以上に設ける場合には、半導体基板４０のおもて面上の絶縁層に接する１段のｎ型チャネルストッパ領域と、その直下において深さ方向に互いに離れて対向する２段以上のｎ型チャネルストッパ領域と、を深さ方向に等間隔に設ければよい。
実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、実施の形態１にかかる炭化珪素半導体装置１０の製造方法において、例えば、ｎ-型炭化珪素層４２（４２ａ～４２ｃ）を多段にエピタキシャル成長させるごとに、当該エピタキシャル成長させた部分に各段のｎ型チャネルストッパ領域（図４ではｎ型チャネルストッパ領域６１，６２）を選択的に形成すればよい。
実施の形態２にかかる炭化珪素半導体装置６０に実施の形態１を適用して、エッジ終端領域２に、ｐ+型埋め込み領域２６（図３参照）と、深さ方向に互いに離れて対向する複数段のｎ型チャネルストッパ領域（例えばｎ型チャネルストッパ領域６１，６２）と、の両方を設けてもよい。
以上、説明したように、実施の形態２によれば、ｐ+型埋め込み領域に代えて、ｎ型チャネルストッパ領域を深さ方向に互いに離れて対向する複数段に設けた場合においても、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ-型ドリフト領域となるｎ-型炭化珪素層を多段にエピタキシャル成長させるごとに、各段のｎ型チャネルストッパ領域を形成することができるため、活性領域の素子構造の形成方法を変えることなく、複数段のｎ型チャネルストッパ領域を簡易に形成することができる。
また、ｎ型チャネルストッパ領域は半導体基板のおもて面からの深さを深くするほど電界緩和効果が高くなるが、ｎ型チャネルストッパ領域を半導体基板のおもて面から１段で深く形成することは難しい。実施の形態２によれば、ｎ型チャネルストッパ領域を深さ方向に互いに離れて対向する複数段に設けることで、ｎ型チャネルストッパ領域の不純物濃度を低くしたとしても、ｎ型チャネルストッパ領域を半導体基板のおもて面から１段で深く形成した場合と同程度の電界緩和効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置８０を半導体基板４０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。実施の形態３にかかる炭化珪素半導体装置８０の活性領域１の構造は実施の形態１（図２参照）と同様である。図５には、図１の切断線Ａ２－Ａ３における断面構造を示す。
実施の形態３にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置１０（図３参照）と異なる点は、ｐ+型埋め込み領域２６に代えて、耐圧構造７０を構成する複数のｐ型領域（第２導電型耐圧領域）７１および複数のｐ-型領域（第２導電型耐圧領域）７２の各底部の深さ位置を、ｐ++型コンタクト延在部１５ａの底部の深さ位置よりも深く、かつｐ+型延在部２２ａの上部２４ａの底部の深さ位置よりも浅くした点である。複数のｐ型領域７１および複数のｐ-型領域７２の各深さｄ２はすべて略同じであり、半導体基板４０のおもて面から例えば１．０μｍ以上程度である。
ｐ型領域７１およびｐ-型領域７２は、ｎ-型炭化珪素層４２の表面領域にイオン注入により形成された拡散領域である。最も内側のｐ型領域（第１の第２導電型耐圧領域）７１は、底部がｐ型外周領域２５に接するように内側に延在する。最も内側のｐ型領域７１は、ｐ++型コンタクト延在部１５ａの底部の外側コーナー部１５ｂを囲む。ｐ++型コンタクト延在部１５ａの底部の外側コーナー部１５ｂにかかる電界はその外側に隣接する最も内側のｐ型領域７１から外側へ向かって耐圧構造７０の全体に分散される。
ｐ型領域７１およびｐ-型領域７２の各底部は、半導体基板４０のおもて面からｐ型ベース延在部１３ａの底部よりも深い位置にあってもよい。この場合、ｐ型領域７１およびｐ-型領域７２の各底部は、ｎ-型炭化珪素層４２ｂの内部に位置する。最も内側のｐ型領域７１は、ｐ++型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ+型延在部２２ａの上部２４ａの外側に、これらの領域に隣接して配置される。このため、最も内側のｐ型領域７１は、さらにｐ型ベース延在部１３ａの底部の外側コーナー部１３ｂを囲む。
最も内側のｐ型領域７１の内側端部は、ｐ++型コンタクト延在部１５ａおよびｐ型ベース延在部１３ａ（または、さらにｐ+型延在部２２ａの上部２４ａ）に重なるように内側へ延在してもよい。ｐ+型延在部２２ａの上部２４ａおよび下部２３ａの各底部の外側コーナー部は、ｎ-型ドリフト領域１２に囲まれている。耐圧構造７０を構成するｐ型領域７１およびｐ-型領域７２の深さｄ２以外の構成は、実施の形態１の耐圧構造３０を構成するｐ型領域３１およびｐ-型領域３２と同様である。
すなわち、耐圧構造７０は、内側から外側へ向かって半径方向にＪＴＥ領域７０ａ、空間変調領域７０ｂ、ＪＴＥ領域７０ｃおよび空間変調領域７０ｄを順に配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調ＪＴＥ構造である。耐圧構造７０のＪＴＥ領域７０ａ，７０ｃおよび空間変調領域７０ｂ，７０ｄの深さｄ２以外の構成は、それぞれ実施の形態１の耐圧構造３０のＪＴＥ領域３０ａ，３０ｃおよび空間変調領域３０ｂ，３０ｄと同様である。
実施の形態３においては、ｐ型領域７１のキャリア濃度（活性化した不純物の濃度）を適宜調整することで、エッジ終端領域２の耐圧を活性領域１の耐圧よりも十分に高い耐圧で安定して確保することができる。ｐ型領域７１のキャリア濃度をｐ型ベース延在部１３ａ（すなわちｐ型ベース領域１３）のキャリア濃度よりも高くしたとしても、上述したように半導体基板４０のおもて面から比較的深い深さｄ２でｐ型領域７１およびｐ-型領域７２を設けることで、エッジ終端領域２の耐圧を十分に確保することができる。
エッジ終端領域２の耐圧が安定しているとは、炭化珪素半導体装置８０の長時間動作によってエッジ終端領域２における半導体基板４０のおもて面上の絶縁層（フィールド酸化膜５１および層間絶縁膜１９）が正（プラス）または負（マイナス）に帯電した状態になったとしても、エッジ終端領域２の耐圧が変動せず、当該絶縁層にプラス電荷およびマイナス電荷のいずれも蓄積していない通常時（電荷ゼロ）のエッジ終端領域２の耐圧以上にエッジ終端領域２の耐圧が維持されることである。
実施の形態３にかかる炭化珪素半導体装置８０の製造方法は、実施の形態１にかかる炭化珪素半導体装置１０の製造方法において、耐圧構造７０を構成するｐ型領域７１およびｐ-型領域７２を半導体基板４０のおもて面から例えば１．０μｍ以上程度の深さｄ２で形成し、ｐ型領域７１およびｐ-型領域７２の各底部の深さ位置を、ｐ++型コンタクト延在部１５ａの底部の深さ位置よりも深く、かつｐ+型延在部２２ａの上部２４ａの底部の深さ位置よりも浅くすればよい。
例えば、耐圧構造７０を構成するｐ型領域７１およびｐ-型領域７２は、最表面のｎ-型炭化珪素層４２ｃをエピタキシャル成長させてｎ-型炭化珪素層４２の厚さを最終的な厚さにした後に、ｐ型不純物のイオン注入によりｎ-型炭化珪素層４２ｃを貫通してｎ-型炭化珪素層４２ｂの内部で終端する深さｄ２で形成すればよい。ｐ型領域７１およびｐ-型領域７２を形成するためのｐ型不純物のイオン注入の加速エネルギーは、例えば９００ｋｅＶ以上程度である。
実施の形態３にかかる炭化珪素半導体装置８０に実施の形態１を適用して、エッジ終端領域２に、ｐ+型埋め込み領域２６（図３参照）を設けてもよい。実施の形態３にかかる炭化珪素半導体装置８０に実施の形態２を適用して、エッジ終端領域２に、深さ方向に互いに離れて対向する複数段のｎ型チャネルストッパ領域（例えばｎ型チャネルストッパ領域６１，６２：図４参照）を設けてもよい。
また、実施の形態３にかかる炭化珪素半導体装置８０のエッジ終端領域２に、実施の形態１のｐ+型埋め込み領域２６と、実施の形態２の複数段のｎ型チャネルストッパ領域と、の両方を設けてもよい。実施の形態２の複数段のｎ型チャネルストッパ領域は、耐圧構造７０（ｐ型領域７１およびｐ-型領域７２）と導電型が異なるため、耐圧構造７０の深さｄ２に依らず、半導体基板４０のおもて面から深い位置に配置可能である。
以上、説明したように、実施の形態３によれば、耐圧構造を構成するｐ型領域およびｐ-型領域を半導体基板のおもて面から深く形成して、最も内側のｐ型領域によってｐ++型コンタクト延在部の底部の外側コーナー部（または、さらにｐ型ベース延在部の底部の外側コーナー部）を囲む。これによって、ｐ++型コンタクト延在部の底部の外側コーナー部（さらにｐ型ベース延在部の底部の外側コーナー部）での電界集中をさらに緩和することができ、実施の形態１と同様の効果をより得ることができる。
また、実施の形態３によれば、耐圧構造を構成するｐ型領域の不純物濃度を適宜設定することで、炭化珪素半導体装置の長時間動作によってエッジ終端領域における半導体基板のおもて面上の絶縁層に電荷が蓄積されたとしても、当該電荷の悪影響を受けにくくすることができる。これによって、絶縁層に電荷が蓄積していない通常時（電荷ゼロ）のエッジ終端領域の耐圧以上にエッジ終端領域２の耐圧が維持され、エッジ終端領域の耐圧が活性領域の耐圧よりも低くなることをさらに抑制することができる。
（実施例）
上述した実施の形態３にかかる炭化珪素半導体装置８０（図５参照）の耐圧特性について検証した。図６は、従来例の耐圧特性をシミュレーションした結果を示す特性図である。図６において、横軸は耐圧構造１３０のｐ型領域１３１を形成するためにイオン注入するアルミニウム（Ａｌ）のうち活性化したアルミニウムのドーズ量（以下、ＪＴＥドーズ量とする）であり、縦軸は従来例のエッジ終端領域１０２の耐圧である。
上述した実施の形態３にかかる炭化珪素半導体装置８０（以下、実施例とする）の長時間動作におけるエッジ終端領域２の耐圧特性について、ｐ型領域７１の不純物濃度を種々変更してシミュレーションした（不図示）。上述したように、実施例には、耐圧構造７０を構成するｐ型領域７１およびｐ-型領域７２が半導体基板４０のおもて面から１．０μｍの深さｄ２で形成されている。
比較として、従来の炭化珪素半導体装置１１０（以下、従来例とする：図７参照）の長時間動作におけるエッジ終端領域１０２の耐圧特性について、ｐ型領域１３１の不純物濃度を種々変更してシミュレーションした結果を図６に示す。従来例が実施例と異なる点は、耐圧構造１３０を構成するｐ型領域１３１およびｐ-型領域１３２が半導体基板１４０のおもて面から０．５μｍと浅い深さｄ１０１で形成される点である。
図６には、従来例の長時間動作によってエッジ終端領域１０２における半導体基板１４０のおもて面上の絶縁層１１９がプラスに帯電（プラス電荷が蓄積）した場合、ＭＯＳＦＥＴの長時間動作によって絶縁層１１９がマイナスに帯電（マイナス電荷が蓄積）した場合、および、絶縁層１１９が帯電していない通常時（電荷ゼロ）の３つの結果を示す。実施例および従来例ともに同じ条件でシミュレーションした。
図６に示す結果から、従来例では、活性領域１０１の外周部１０１ｂのｐ型外周領域１２５の外側端部に、深さ方向に半導体基板１４０のおもて面から離れるほど段階的に内側に凹んだ段差を形成したことで、エッジ終端領域１０２の耐圧低下が抑制されることが確認された。これによって、エッジ終端領域１０２の耐圧は、活性領域１０１の耐圧よりも若干高くなるものの、活性領域１０１の耐圧とほぼ同じであった。
具体的には、従来例では、耐圧構造１３０のｐ型領域１３１のＪＴＥドーズ量が９×１０12／ｃｍ2以上１．４×１０13／ｃｍ2以下の範囲Ｂであるときに、エッジ終端領域１０２における半導体基板１４０のおもて面上の絶縁層１１９の帯電の有無によらず、エッジ終端領域１０２の耐圧が活性領域１０１の耐圧とほぼ同じ耐圧で安定することが確認された。活性領域１０１の耐圧は１６００Ｖに設定している。
このように、従来例では、エッジ終端領域１０２の耐圧と活性領域１０１の耐圧との差が小さいため、エッジ終端領域１０２においてアバランシェ耐量低下や逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を超えて動作する等によって、エッジ終端領域１０２の耐圧が活性領域１０１の耐圧よりも低くなり、エッジ終端領域１０２で破壊に至る虞がある。
一方、実施例においては、耐圧構造７０を構成するｐ型領域７１およびｐ-型領域７２を半導体基板４０のおもて面から１．０μｍの深さｄ２で形成し、ｐ++型コンタクト延在部１５ａの底部の外側コーナー部１５ｂを囲んでいる。これによって、従来例と比べて、エッジ終端領域２の耐圧は、耐圧構造７０のｐ型領域７１のＪＴＥドーズ量に対するばらつきが大きくなるが、活性領域１の耐圧よりも十分に高くすることができることが確認された（不図示）。
具体的には、耐圧構造７０のｐ型領域７１のＪＴＥドーズ量が８．５×１０12／ｃｍ2以上１．４×１０13／ｃｍ2以下程度の範囲であるときに、エッジ終端領域２における半導体基板４０のおもて面上の絶縁層（層間絶縁膜１９およびフィールド酸化膜５１）の帯電の有無によらず、エッジ終端領域２の耐圧が活性領域１の耐圧（＝１６００Ｖ）よりも十分に高い１６００Ｖ台後半～１８００Ｖ程度の耐圧で安定することが確認された。
したがって、耐圧構造７０のｐ型領域７１のＪＴＥドーズ量のばらつきの許容範囲として、エッジ終端領域２の耐圧を活性領域１の耐圧よりも十分に高い耐圧で安定して確保することができるｐ型領域７１のＪＴＥドーズ量の範囲をシミュレーション等により予め取得する。そして、このｐ型領域７１のＪＴＥドーズ量のばらつきの許容範囲内で当該ｐ型領域７１を形成することで、十分な信頼性を見込めることが確認された。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、図２に示す活性領域の構造は一例であり、トレンチゲート構造に代えて、例えばプレーナゲート構造としてもよい。すなわち、活性領域の外周部に、活性領域の中央部の周囲を囲むｐ型外周領域が形成され、当該ｐ型外周領域の外側端部に深さ方向に半導体基板のおもて面から離れるほど段階的に内側に凹んだ複数の段差が形成されていればよく、活性領域の素子構造を適宜変更可能である。
また、空間変調ＪＴＥ構造に代えて、活性領域の外周部のｐ型外周領域と、半導体基板のおもて面上の絶縁層と、に接して、一般的なＪＴＥ構造を設けてもよい。一般的なＪＴＥ構造とは、複数のｐ型領域（ＪＴＥ領域）を、内側から外側へ離れるほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ 活性領域
１ａ 活性領域の中央部
１ｂ 活性領域の外周部
２ エッジ終端領域
１０，６０，８０ 炭化珪素半導体装置
１１ ｎ+型ドレイン領域
１２ ｎ-型ドリフト領域
１３ ｐ型ベース領域
１３ａ ｐ型ベース延在部
１３ｂ ｐ型ベース延在部の底部の外側コーナー部
１４ ｎ+型ソース領域
１５，１５ｃ，１５ｄ ｐ++型コンタクト領域
１５ａ ｐ++型コンタクト延在部
１５ｂ ｐ++型コンタクト延在部の底部の外側コーナー部
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 層間絶縁膜
２０ ｎ型電流拡散領域
２１ トレンチ下のｐ+型領域
２２ 互いに隣り合うトレンチ間のｐ+型領域
２２ａ ｐ+型延在部
２３ 互いに隣り合うトレンチ間のｐ+型領域の下部
２３ａ ｐ+型延在部の下部
２３ｂ ｐ+型延在部の下部の底部の外側コーナー部
２４ 互いに隣り合うトレンチ間のｐ+型領域の上部
２４ａ ｐ+型延在部の上部
２５ ｐ型外周領域
２５ｂ ｐ型外周領域の底部の外側コーナー部
２６ ｐ+型埋め込み領域
３０，７０ 耐圧構造
３０ａ，３０ｃ，７０ａ，７０ｃ ＪＴＥ領域
３０ｂ、３０ｄ，７０ｂ，７０ｄ 空間変調領域
３１，７１ 耐圧構造のｐ型領域
３２，７２ 耐圧構造のｐ-型領域
３３ ｎ+型チャネルストッパ領域
４０ 半導体基板
４１ ｎ+型出発基板
４２，４２ａ，４２ｂ，４２ｃ ｎ-型炭化珪素層
４３ オーミック電極
４４ ソース電極
４５ ドレイン電極
５１ フィールド酸化膜
５２ ゲートポリシリコン配線層
５３ ゲート金属配線層
６１，６２ ｎ型チャネルストッパ領域
ｄ１，ｄ２ 耐圧構造（ｐ型領域およびｐ-型領域）の深さ

Claims (13)

  1. 炭化珪素からなり、全面にわたって平坦な第１主面を有する半導体基板と、
    前記半導体基板に設けられた活性領域と、
    前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
    前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記活性領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
    前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に設けられ、前記活性領域の周囲を囲む第２導電型外周領域と、
    前記終端領域において前記第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて設けられた複数の第２導電型耐圧領域で構成された耐圧構造と、
    前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
    を備え、
    前記第２導電型外周領域は、外側端部に深さ方向に前記第１主面から離れるほど段階的に内側に凹んだ複数段の段差を有し、当該段差に応じて半径方向に外側に延在して前記第１主面に近いほど外側で終端する複数の延在部で構成され、
    前記耐圧構造は、複数の前記延在部のうちの最も前記第１主面側の第１延在部の外側端部に接し、
    前記終端領域において、複数の前記延在部のうちの最も前記第２主面側の第２延在部と同じ深さ位置に、前記耐圧構造および前記第２導電型外周領域と離れて設けられ、前記活性領域の周囲を囲む第２導電型埋め込み領域を有することを特徴とする炭化珪素半導体装置。
  2. 前記第２導電型埋め込み領域は、複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域に深さ方向に対向することを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第２導電型埋め込み領域は、前記第１の第２導電型耐圧領域の外側端部よりも内側に位置することを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第２導電型埋め込み領域の不純物濃度は、前記第２延在部の不純物濃度と等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記第２導電型埋め込み領域の不純物濃度は、前記第２導電型耐圧領域の不純物濃度よりも高いことを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 前記素子構造は、
    前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第３半導体領域と、
    前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、を備え、
    前記第２導電型外周領域は、
    前記第２半導体領域の前記素子構造よりも外側に配置された部分である第３延在部と、
    前記第１主面と前記第３延在部との間に、前記第３延在部に接して設けられた、前記第３延在部よりも不純物濃度の高い前記第１延在部と、
    前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分のうちの前記第１主面側の部分であり、前記第３延在部の前記第２主面側に隣接する第４延在部と、
    前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分のうちの残りの部分であり、前記第４延在部と前記第１半導体領域との間に、前記第４延在部および前記第１半導体領域に接して設けられた前記第２延在部と、を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  7. 前記第２導電型耐圧領域の底部は、前記第１延在部の底部よりも前記第１主面側に浅い位置にあることを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 前記第２導電型耐圧領域の底部は、前記第１延在部の底部よりも前記第２主面側に深い位置で、かつ前記第４延在部の底部よりも前記第１主面側に浅い位置にあることを特徴とする請求項６に記載の炭化珪素半導体装置。
  9. 前記第２導電型耐圧領域の前記第１主面からの深さは、１．０μｍ以上であることを特徴とする請求項８に記載の炭化珪素半導体装置。
  10. 前記耐圧構造は、前記第１延在部の底部の外側コーナー部を囲むことを特徴とする請求項８に記載の炭化珪素半導体装置。
  11. 前記耐圧構造は、前記第３延在部の底部の外側コーナー部を囲むことを特徴とする請求項１０に記載の炭化珪素半導体装置。
  12. 前記第１半導体領域の内部において前記耐圧構造よりも外側に、前記耐圧構造と離れて設けられた、深さ方向に互いに離れて対向する複数段の第１導電型チャネルストッパ領域を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  13. 前記耐圧構造は、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調構造を有することを特徴とする請求項１～１２のいずれか一つに記載の炭化珪素半導体装置。
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