JP2023088816A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】簡易に形成可能でかつ所定耐圧を安定して確保可能な耐圧構造を備えた信頼性の高い炭化珪素半導体装置を提供すること。【解決手段】エッジ終端領域２において、半導体基板４０のおもて面から離れた深さ位置に、空間変調ＪＴＥ構造３０を構成する複数のｐ型領域３１および複数のｐ-型領域３２がそれぞれ選択的に設けられている。ｐ型領域３１およびｐ-型領域３２の各底部は、活性領域１の外周部１ｂのｐ型外周領域２４の底部よりも半導体基板４０のおもて面から深い位置にある。ｐ型外周領域２４の底部の外側コーナー部２４ｂは、最も内側のｐ型領域３１に囲まれ、エッジ終端領域２のｎ-型ドリフト領域１２に接しない。【選択図】図２

Description

この発明は、炭化珪素半導体装置に関する。

従来、パワー半導体装置の耐圧構造は、活性領域と半導体基板（半導体チップ）の端部との間のエッジ終端領域に配置されており、エッジ終端領域において半導体基板のおもて面に露出するｎ^-型ドリフト領域の表面領域に選択的に設けられた複数のｐ型領域で構成される。パワー半導体装置の半導体材料が炭化珪素（ＳｉＣ）である場合、耐圧構造として、空間変調接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を配置することが公知である。

ＪＴＥ構造は、複数のｐ型領域（以下、ＪＴＥ領域とする）を、内側（半導体基板の中央部（チップ中央）側）から外側（半導体基板の端部（チップ端部）側）へ離れるほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。電界強度は活性領域から外側へ離れるにつれて小さくなる傾向にある。電界強度分布の傾向に合わせて、活性領域から外側へ離れた位置に配置されるほどＪＴＥ領域の不純物濃度を低くすることで、エッジ終端領域の所定耐圧が安定して確保される。

空間変調ＪＴＥ構造は、ＪＴＥ構造の改良構造であり、互いに隣り合うＪＴＥ領域（１つのＪＴＥ領域のみで構成される場合は、１つのＪＴＥ領域とその外側のｎ^-型ドリフト領域）間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた構造である。空間変調領域は、自身の両側それぞれに隣接する領域と略同じ不純物濃度の２つの小領域を所定パターンで交互に繰り返し隣接して配置してなる。

空間変調領域全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。空間変調ＪＴＥ構造は、空間変調領域を有していない一般的なＪＴＥ構造と比べて、エッジ終端領域の所定耐圧をより安定して確保可能である。このように、エッジ終端領域に所定の耐圧構造を配置して、エッジ終端領域の電界を緩和または分散させることで、エッジ終端領域の耐圧を向上させて、半導体装置全体の耐圧を向上させている。従来の炭化珪素半導体装置の構造について説明する。

図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板（半導体チップ）１４０のエッジ終端領域１０２に、空間変調ＪＴＥ構造１３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）である。

半導体基板１４０は、炭化珪素からなるｎ⁺型出発基板１４１上にｎ^-型ドリフト領域１１２となるｎ^-型炭化珪素層１４２をエピタキシャル成長させてなる。半導体基板１４０は、ｎ^-型炭化珪素層１４２側の主面をおもて面とし、ｎ⁺型出発基板１４１側の主面を裏面とする。半導体基板１４０のおもて面は全域にわたって平坦面であり、活性領域１０１とエッジ終端領域１０２との間に段差は生じていない。活性領域１０１の中央部１０１ａに、ＭＯＳＦＥＴの複数の単位セル（素子の機能単位）が隣接して設けられている。

活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面とｎ^-型ドリフト領域１１２との間の全域に、半導体基板１４０のおもて面側から順に深さ方向に隣接して、ｐ⁺⁺型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ⁺型延在部１２２ａが設けられている。ｐ⁺⁺型コンタクト延在部１１５ａは、半導体基板１４０のおもて面に露出され、半導体基板１４０のおもて面上の絶縁層（フィールド酸化膜１２５および層間絶縁膜１１９）に接する。

ｐ⁺⁺型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ⁺型延在部１２２ａは、それぞれ、活性領域１０１の中央部１０１ａの最も外側の単位セルのｐ⁺⁺型コンタクト領域１１５、ｐ型ベース領域１１３およびｐ⁺型領域１２２の延在部であり、活性領域１０１の中央部１０１ａの周囲を囲む。ｐ⁺⁺型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ⁺型延在部１２２ａともに外側の端部は内側から外側へ向かう法線方向に同じ位置で終端し、半導体基板１４０のおもて面に垂直な同一面上にある。

エッジ終端領域１０２は、活性領域１０１の周囲を囲む。エッジ終端領域１０２には、耐圧構造として、空間変調ＪＴＥ構造１３０が設けられている。空間変調ＪＴＥ構造１３０は、半導体基板１４０のおもて面とｎ^-型ドリフト領域１１２との間に選択的に設けられた複数のｐ型領域１３１および複数のｐ^-型領域１３２で構成される。これらすべてのｐ型領域１３１およびｐ^-型領域１３２は、半導体基板１４０のおもて面に露出され、半導体基板１４０のおもて面上の絶縁層に接する。

複数のｐ型領域１３１は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ型領域１３１は、ｐ⁺⁺型コンタクト延在部１１５ａの外側に、ｐ⁺⁺型コンタクト延在部１１５ａに隣接して配置されている。複数のｐ^-型領域１３２は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ^-型領域１３２は、互いに隣り合うすべてのｐ型領域１３１間に設けられ、法線方向に両側のｐ型領域１３１に隣接する。

最も内側のｐ^-型領域１３２は、最も外側のｐ型領域１３１よりも外側へ延在している。すべてのｐ型領域１３１および最も内側のｐ^-型領域１３２は、ｐ⁺⁺型コンタクト延在部１１５ａを介してソース電極１２０の電位に固定される。最も内側のｐ^-型領域１３２以外のｐ^-型領域１３２は、ｐ型領域１３１よりも外側に配置される。ｎ^-型ドリフト領域１１２は、互いに隣り合うすべてのｐ^-型領域１３２間に設けられ、互いに隣り合うｐ^-型領域１３２間において半導体基板１４０のおもて面に露出される。

符号１１３～１１８は、それぞれ活性領域１０１における半導体基板１４０のおもて面側に設けられてトレンチゲート構造を構成するｐ型ベース領域１１３、ｎ⁺型ソース領域１１４およびｐ⁺⁺型コンタクト領域１１５、トレンチ１１６、ゲート絶縁膜１１７およびゲート電極１１８である。符号１１１，１２３，１２６，１３３は、それぞれｎ⁺型ドレイン領域１１１、ドレイン電極１２３、ゲートポリシリコン配線層１２６およびｎ⁺型チャネルストッパ領域１３３である。符号１２１，１２２は、トレンチ１１６の底面のゲート絶縁膜１１７にかかる電界を緩和するｐ⁺型領域１２１，１２２である。

従来の半導体装置として、耐圧構造を構成するｐ型領域を、底部（半導体基板の裏面側端部）が活性領域の主接合（ｐｎ接合）の最外周端（以下、主接合端とする）を形成するｐ型領域の底部と同じ深さ位置になるように、半導体基板のおもて面から離れた深さ位置に配置した装置が提案されている（例えば、下記特許文献１～３参照。）。下記特許文献１では、活性領域の主接合端を形成するｐ型領域の外側に底部同士の深さ位置を揃えて隣接するＪＴＥ構造のｐ型領域によって、活性領域の主接合端への電界集中を抑制している。

また、下記特許文献１では、半導体基板のおもて面を全域にわたって平坦面とした構造において、活性領域のｐ型領域とＪＴＥ構造を構成するｐ型領域とを半導体基板のおもて面から同じ深さ位置に形成することで、フォトリソグラフィによる位置合わせ精度を向上させている。下記特許文献２では、半導体基板のおもて面と耐圧構造との間に配置した低不純物濃度なｎ^-型またはｐ^-型の炭化珪素層によって、耐圧構造を保護するとともに、半導体基板のおもて面の表（ひょう）面の電界を緩和させている。

下記特許文献３では、耐圧構造を構成するフローティング（浮遊）電位のｐ型領域であるフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）に、半導体基板の裏面側で相対的に不純物濃度を低くし、かつ半導体基板のおもて面側で相対的に不純物濃度を高くした不純物濃度分布を形成することで、耐圧を向上させている。また、下記特許文献２，３では、耐圧構造を構成するｐ型領域と活性領域のｐ型領域とを同じ深さに同時に形成することで、工程数を低減させている。

また、従来の別の半導体装置として、活性領域の主接合端を形成するｐ型領域の底部の外側コーナー部やエッジ終端領域のＦＬＲの底部の外側コーナー部などの電界集中が起きやすい部分をそれぞれ個別に囲むように、半導体基板のおもて面から離れた深さ位置に埋め込まれるように埋め込みＦＬＲを選択的に設けた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、埋め込みＦＬＲによって、電界集中が起きやすい部分での局所的な電界集中を抑制している。

従来の別の半導体装置として、ドリフト層を、ｎ型領域とｐ型領域とを半導体基板のおもて面に平行な方向に交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造であり、エッジ終端領域における並列ｐｎ層のｐ型領域を、半導体基板のおもて面から離れた深さ位置に配置し、かつ外側に配置されるほど深さ方向の長さを短くした装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、エッジ終端領域での等電位線の曲率半径を大きくして高耐圧を実現している。

特開２０２０－２０２４０４号公報 特開２０２１－０４８４２３号公報 特開２００７－１７３７０５号公報 特開２００８－００４６４３号公報 特開２０００－１８３３５０号公報

活性領域にのみｐ型ベース領域となるｐ型炭化珪素層をエピタキシャル成長によって設けた構造（不図示）では、半導体基板のおもて面に、半導体基板のおもて面を活性領域よりもエッジ終端領域でドレイン電極側に低くした段差が形成される。この段差よりも外側において半導体基板のおもて面に露出されたｎ^-型炭化珪素層（ｎ^-型ドリフト領域）の表面領域に耐圧構造が形成される。活性領域の主接合端を形成するｐ型領域は、段差よりも外側まで延在して半導体基板のおもて面に露出され、底部の外側コーナー部を耐圧構造に囲まれる。

しかしながら、従来の炭化珪素半導体装置１１０（図１３参照）では、半導体基板のおもて面が全域にわたって平坦面となる。このため、活性領域１０１にトレンチゲート構造などの半導体基板１４０のおもて面から深い位置に達する素子構造が形成されると、活性領域１０１の主接合端を形成するｐ型領域の底部（ｐ⁺型延在部１２２ａの底部）の深さ位置に対して、耐圧構造（ｐ型領域１３１およびｐ^-型領域１３２）の底部（半導体基板１４０の裏面側端部）の深さ位置が半導体基板１４０のおもて面から浅くなってしまう。

耐圧構造を構成するｐ型領域の底部の深さ位置が浅いことで、活性領域１０１の主接合端を形成するｐ型領域の底部の外側コーナー部１２２ｂがｎ^-型ドリフト領域１１２に囲まれた構造となる。このため、当該部分１２２ｂに電界が集中して当該部分１２２ｂでアバランシェ降伏しやすく、エッジ終端領域１０２の耐圧が活性領域１０１の耐圧よりも低くなる。エッジ終端領域１０２の耐圧で炭化珪素半導体装置１１０の全体の耐圧が決まってしまうため、信頼性が低下する。

仮に、エッジ終端領域１０２の耐圧を活性領域１０１の耐圧よりも高く確保できたとしても、その耐圧差は小さく、他の要因で活性領域１０１の耐圧が高く確保された場合に、エッジ終端領域１０２の耐圧が活性領域１０１の耐圧よりも低くなる虞がある。このようなエッジ終端領域の耐圧低下を抑制するため、上記特許文献１～４のように、耐圧構造を構成するｐ型領域を、底部が活性領域の主接合端を形成するｐ型領域の底部と同じ深さ位置となるように配置して、局所的な電界集中を抑制した装置が提案されている。

また、一般的な耐圧構造では、耐圧構造を構成するｐ型領域を、活性領域における同じ不純物濃度および同じ深さのｐ型領域と同時に同一のイオン注入によって形成することで工程数を低減し、コストを低減させている。このため、上記特許文献２，３のように、活性領域のｐ型領域と同じ不純物濃度および同じ深さの複数のｐ型領域（ＦＬＲ）で耐圧構造を構成する場合には、工程数を低減させるとともに、活性領域のｐ型領域の底部と、耐圧構造を構成するｐ型領域の底部と、を同じ深さ位置に容易に合わせることができる。

しかしながら、上記特許文献１のＪＴＥ構造のように活性領域のｐ型領域の不純物濃度と耐圧構造を構成するｐ型領域の不純物濃度とが異なる場合、活性領域のｐ型領域と、耐圧構造を構成するｐ型領域と、はそれぞれ異なるイオン注入工程で形成される。これらｐ型領域の不純物濃度をそれぞれ適宜設定された異なる条件（段数やドーズ量）でのイオン注入で調整するため、耐圧構造を構成するｐ型領域の底部と、活性領域の最も外側のｐ型領域の底部と、を同じ深さ位置に合わせることが困難である。

また、上記特許文献１～５では、エッジ終端領域において半導体基板のおもて面と耐圧構造（上記特許文献５ではＳＪ構造）との間にｎ^-型ドリフト領域を残した構造となっている。このため、半導体装置の長時間動作によってエッジ終端領域における半導体基板のおもて面上の絶縁層がマイナスに帯電（マイナス電荷が蓄積）すると、当該絶縁層に蓄積されたマイナス電荷による悪影響を大きく受けて、エッジ終端領域の耐圧が変動し、経時的に信頼性が低下するという問題がある。

この発明は、上述した従来技術による課題を解消するため、簡易に形成可能でかつ所定耐圧を安定して確保可能な耐圧構造を備えた信頼性の高い炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板は、炭化珪素からなり、全面にわたって平坦な第１主面を有する。活性領域および終端領域は、前記半導体基板に設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。素子構造は、前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含む。前記素子構造には、前記ｐｎ接合を通過する電流が流れる。前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に、第２導電型外周領域が設けられている。前記第２導電型外周領域は、前記素子構造の周囲を囲む。

第１電極は、前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続されている。前記終端領域において前記第１半導体領域の内部に、前記第１主面から離れた深さ位置で、前記活性領域の周囲を囲む同心状に互いに離れて、複数の第２導電型耐圧領域が設けられている。耐圧構造は、複数の前記第２導電型耐圧領域で構成されている。前記耐圧構造の全体の第２導電型不純物濃度は内側から外側へ向って緩やかに減少している。前記第２導電型外周領域の外側の端部は、前記第１主面に対して垂直面である。前記第２導電型耐圧領域の底部は、前記第２導電型外周領域の底部よりも前記第１主面から深い位置にある。複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域は、前記第２導電型外周領域の底部の外側コーナー部を囲む。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、第１導電型の第３半導体領域、トレンチ、ゲート電極および第２導電型高濃度領域を備える。前記第３半導体領域は、前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられている。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。

前記第２導電型外周領域は、第１外周領域、第２外周領域および第３外周領域を有する。前記第１外周領域は、前記第２半導体領域の前記素子構造よりも外側に配置された部分である。前記第２外周領域は、前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分であり、前記第１外周領域と前記第１半導体領域との間に、前記第１外周領域および前記第１半導体領域に接して設けられている。前記第３外周領域は、前記第１主面と前記第１外周領域との間に、前記第１外周領域に接して設けられている。前記第３外周領域は、前記第１外周領域よりも不純物濃度が高い。前記第１の第２導電型耐圧領域は、前記第２外周領域の底部の外側コーナー部を囲むことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板は、炭化珪素からなり、全面にわたって平坦な第１主面を有する。活性領域および終端領域は、前記半導体基板に設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。素子構造は、前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含む。前記素子構造には、前記ｐｎ接合を通過する電流が流れる。

前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に、第２導電型外周領域が設けられている。前記第２導電型外周領域は、前記素子構造の周囲を囲む。第１電極は、前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続されている。前記終端領域において前記第１半導体領域の内部に、前記第１主面から離れた深さ位置で、前記活性領域の周囲を囲む同心状に互いに離れて、複数の第２導電型耐圧領域が設けられている。耐圧構造は、複数の前記第２導電型耐圧領域で構成されている。前記耐圧構造の全体の第２導電型不純物濃度は内側から外側へ向って緩やかに減少している。

前記第２導電型外周領域の外側の端部に、深さ方向に前記第１主面から離れるほど段階的に内側に所定幅で凹んだ複数段の段差が形成され、当該段差に応じて法線方向に外側に延在して前記第１主面に近いほど外側で終端する複数の延在部を有する。前記第２導電型耐圧領域の底部は、前記第２導電型外周領域の底部よりも前記第１主面側に浅い深さ位置にある。前記第２導電型耐圧領域の上面は、複数の前記延在部のうちの最も前記第１主面側の第１延在部の底部と同じ深さ位置か、または前記第１延在部の底部よりも前記第１主面側に浅い深さ位置にある。複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域は、前記第１延在部の底部の外側コーナー部に接するか、または前記第１延在部の底部の外側コーナー部を囲む。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記所定幅は、２μｍ以上であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型外周領域の、前記耐圧構造よりも前記第２主面側に深い部分の第２導電型不純物濃度は、１×１０¹⁹／ｃｍ³以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、第１導電型の第３半導体領域、トレンチ、ゲート電極および第２導電型高濃度領域を備える。前記第３半導体領域は、前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられている。

前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型外周領域は、第１外周領域、第２外周領域および第３外周領域を有する。前記第１外周領域は、前記第２半導体領域の前記素子構造よりも外側に配置された部分である。前記第２外周領域は、前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分であり、前記第１外周領域と前記第１半導体領域との間に、前記第１外周領域および前記第１半導体領域に接して設けられている。前記第３外周領域は、前記第１主面と前記第１外周領域との間に、前記第１外周領域に接して設けられている。

前記第３外周領域は、前記第１外周領域よりも不純物濃度が高い。前記第２導電型外周領域の外側の端部の前記段差は、前記第１外周領域が前記第３外周領域よりも内側で終端し、前記第２外周領域が前記第１外周領域よりも内側で終端していることで形成されている。前記第２導電型外周領域の外側の端部の前記第１延在部は、前記第３外周領域のうち前記第１外周領域よりも外側に位置する部分である。前記第１の第２導電型耐圧領域は、前記第３外周領域の底部の外側コーナー部に接するか、または前記第３外周領域の底部の外側コーナー部を囲むことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主面と前記耐圧構造との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域が設けられていることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型耐圧領域のキャリア濃度は、前記第２半導体領域のキャリア濃度以上で、前記第２導電型高濃度領域のキャリア濃度よりも低いことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記耐圧構造は、前記第１の第２導電型耐圧領域と、複数の第２の第２導電型耐圧領域と、第３の第２導電型耐圧領域と、複数の第４の第２導電型耐圧領域と、を有する。前記耐圧構造は、第１空間変調領域および第２空間変調領域を配置することで、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた構造である。前記第２の第２導電型耐圧領域は、複数の前記第２導電型耐圧領域のうち、前記第１の第２導電型耐圧領域の外側に隣り合う領域である。前記第２の第２導電型耐圧領域は、前記第１の第２導電型耐圧領域と同じ不純物濃度を有する。

第３の第２導電型耐圧領域は、複数の前記第２導電型耐圧領域のうち、前記第１の第２導電型耐圧領域の外側に隣接し、互いに隣り合うすべての前記第２の第２導電型耐圧領域間に位置し、最も外側の前記第２導電型耐圧領域よりも外側まで延在する領域である。前記第３の第２導電型耐圧領域は、前記第１の第２導電型耐圧領域よりも不純物濃度が低い。前記第４の第２導電型耐圧領域は、複数の前記第２導電型耐圧領域のうちの前記第１の第２導電型耐圧領域、前記第２の第２導電型耐圧領域および前記第３の第２導電型耐圧領域を除く残りの領域であり、前記第３の第２導電型耐圧領域の外側に隣り合う。前記第４の第２導電型耐圧領域は、前記第３の第２導電型耐圧領域と同じ不純物濃度を有する。

前記第１空間変調領域は、前記第１の第２導電型耐圧領域の外側に、前記第１の第２導電型耐圧領域に隣接する。前記第１空間変調領域は、前記第１の第２導電型耐圧領域の不純物濃度と前記第３の第２導電型耐圧領域の不純物濃度との中間の不純物濃度と空間的に等価な不純物濃度分布を有する。前記第２空間変調領域は、前記第３の第２導電型耐圧領域の外側に、前記第３の第２導電型耐圧領域に隣接する。前記第２空間変調領域は、前記第３の第２導電型耐圧領域の不純物濃度と前記第１半導体領域の不純物濃度との中間の不純物濃度と空間的に等価な不純物濃度分布を有する。前記第１空間変調領域は、前記第２の第２導電型耐圧領域と前記第３の第２導電型耐圧領域の一部とを所定パターンで交互に繰り返し隣接して配置してなる。前記第２空間変調領域は、前記第４の第２導電型耐圧領域と前記第１半導体領域とを所定パターンで交互に繰り返し隣接して配置してなることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域の表面領域に、前記第４半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域が設けられていることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主面と前記第１半導体領域との間において、前記第４半導体領域よりも外側に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備える。前記第５半導体領域の厚さは、前記第６半導体領域の厚さよりも薄いことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域の厚さは、０．１μｍ以上であることを特徴とする。

上述した発明によれば、炭化珪素半導体装置のオフ時に、第１の第２導電型耐圧領域の底部に電界を集中させ、当該第１の第２導電型耐圧領域から外側へ向かって耐圧構造の全体に分散して緩和することができる。これによって、ｐ型外周領域の底部の外側コーナー部でのアバランシェ降伏の発生を抑制することができるため、エッジ終端領域の耐圧低下を抑制することができ、エッジ終端領域の耐圧が活性領域の耐圧よりも低くなることを抑制することができる。これにより、活性領域の耐圧で炭化珪素半導体装置の全体の耐圧を決めることができる。

上述した発明によれば、活性領域の素子構造の形成方法を変えることなく、第２導電型耐圧領域を形成するためのイオン注入を所定のタイミングで行うことで、耐圧構造を簡易に形成することができる。また、活性領域の第２導電型領域の形成と異なるタイミングで、当該第２導電型領域と不純物濃度の異なる第２導電型耐圧領域を形成して耐圧構造を構成することができる。このとき、第２導電型耐圧領域を形成するためのイオン注入のマスクパターンやドーズ量を適宜設定することで、エッジ終端領域の所定耐圧を確保することができる。

本発明にかかる炭化珪素半導体装置によれば、簡易に形成可能でかつ所定耐圧を安定して確保可能な耐圧構造を備えた信頼性の高い炭化珪素半導体装置を提供することができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施例１の耐圧特性をシミュレーションした結果を示す特性図である。 比較例の耐圧特性をシミュレーションした結果を示す特性図である。 比較例の耐圧構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 実施例２の耐圧特性をシミュレーションした結果を示す特性図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図１，２に示す実施の形態１にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０の活性領域１にトレンチゲート構造（素子構造）を備え、エッジ終端領域２に空間変調ＪＴＥ構造３０を備えた縦型ＭＯＳＦＥＴである。

活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域である。活性領域１は、略矩形状の平面形状を有し、半導体基板４０の略中央（チップ中央）に配置される。活性領域１は、後述するｐ⁺⁺型コンタクト延在部１５ａの外側（半導体基板４０の端部（チップ端部）側）の端部から内側（半導体基板４０の中央側）の部分である。活性領域１の中央部１ａには、ＭＯＳＦＥＴの並列接続された同一のトレンチゲート構造の複数の単位セル（素子の機能単位）が隣接して配置されている。

エッジ終端領域２は、活性領域１とチップ端部との間の領域であり、活性領域１の周囲を略矩形状に囲む。耐圧とは、ｐｎ接合でアバランシェ降伏が起きたことでドレイン・ソース間電流が増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。エッジ終端領域には、耐圧構造として、空間変調ＪＴＥ構造３０が設けられている。空間変調ＪＴＥ構造３０は、活性領域１とエッジ終端領域２との境界付近の電界を緩和して耐圧を保持する機能を有する。空間変調ＪＴＥ構造３０の構成については後述する。

半導体基板４０は、炭化珪素からなるｎ⁺型出発基板４１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）１２となるｎ型の炭化珪素層４２をエピタキシャル成長させてなる。半導体基板４０は、炭化珪素層４２側の主面をおもて面（第１主面）とし、ｎ⁺型出発基板４１側の主面を裏面（第２主面）とする。半導体基板４０のおもて面は全域にわたって略平坦面であり、活性領域１とエッジ終端領域２との間に段差は生じていない。略平坦とは、プロセスばらつきによる許容誤差を含む範囲で水平面であることを意味する。

ｎ⁺型出発基板４１はｎ⁺型ドレイン領域１１である。炭化珪素層４２は、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ａ，４２ｂと、第１ｎ型表面領域（第４半導体領域）３４となるｎ型炭化珪素層４２ｃと、を順に積層したｎ型のエピタキシャル層である。ｎ^-型ドリフト領域１２は、ｎ^-型炭化珪素層４２ａ，４２ｂの、イオン注入による拡散領域が形成されずにエピタキシャル成長時の不純物濃度のまま残る部分である。ｎ^-型ドリフト領域１２は、ｎ⁺型出発基板４１に接し、活性領域１からエッジ終端領域２にわたって設けられている。

トレンチゲート構造は、ｐ型ベース領域（第２半導体領域）１３、ｎ⁺型ソース領域（第３半導体領域）１４、ｐ⁺⁺型コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８で構成され、活性領域１の中央部１ａにおいて半導体基板４０のおもて面側に設けられている。ｐ型ベース領域１３、ｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５は、ｎ型炭化珪素層４２ｃの内部にイオン注入により形成された拡散領域である。ｐ型ベース領域１３は、活性領域１において半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間に設けられている。

ｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５は、半導体基板４０のおもて面とｐ型ベース領域１３との間にそれぞれ選択的に設けられ、底部（下面：半導体基板４０の裏面側端部）でｐ型ベース領域１３に接し、上面（半導体基板４０のおもて面側端部）で半導体基板４０のおもて面に露出されている。活性領域１において半導体基板４０のおもて面に露出とは、層間絶縁膜１９のコンタクトホールにおいてソース電極２０に接することである。ｎ⁺型ソース領域１４は、活性領域１の中央部１ａにのみ設けられている。

最も外側の単位セルのｐ型ベース領域１３およびｐ⁺⁺型コンタクト領域１５は、活性領域１の外周部１ｂへ延在して、活性領域１とエッジ終端領域２との境界で終端している。活性領域１の外周部１ｂにのみｐ⁺⁺型コンタクト領域１５（すなわちｐ⁺⁺型コンタクト延在部１５ａ）が設けられてもよい。この場合、活性領域１の中央部１ａにおいては、ｐ⁺⁺型コンタクト領域１５に代えて、ｐ型ベース領域１３が半導体基板４０のおもて面まで達して、半導体基板４０のおもて面に露出される。

活性領域１の中央部１ａにおいてｎ^-型ドリフト領域１２とｐ型ベース領域１３との間に、ｎ型電流拡散領域（不図示）が設けられてもよい。ｎ型電流拡散領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域は、ｎ^-型炭化珪素層４２ａ，４２ｂの内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域は、トレンチ１６の底面よりもｎ⁺型ドレイン領域１１側（半導体基板４０の裏面側）に深い位置に達する。

ｎ型電流拡散領域は、上面でｐ型ベース領域１３に接し、底部でｎ^-型ドリフト領域１２に接する。ｎ型電流拡散領域を設けない場合は、ｎ^-型ドリフト領域１２の上面がｐ型ベース領域１３に達する。また、ｎ型電流拡散領域（ｎ型電流拡散領域を設けない場合はｎ^-型ドリフト領域１２）は、半導体基板４０のおもて面に平行な方向にトレンチ１６まで達して、ゲート絶縁膜１７に接する。ｎ型電流拡散領域は、空間変調ＪＴＥ構造３０に達しない程度に、活性領域１の外周部１ｂへ延在してもよい。

ｎ^-型ドリフト領域１２とｐ型ベース領域１３との間において、トレンチ１６の底面よりもｎ⁺型ドレイン領域１１側に深い位置に、ｐ⁺型領域（第２導電型高濃度領域）２１，２２がそれぞれ選択的に設けられている。ｐ⁺型領域２１，２２は、ｎ^-型炭化珪素層４２ａ，４２ｂの内部にイオン注入により形成された拡散領域である。ｐ⁺型領域２１，２２は、トレンチ１６の底面のゲート絶縁膜１７にかかる電界を緩和させる機能を有する。ｐ⁺型領域２１，２２は、ｎ型電流拡散領域およびｎ^-型ドリフト領域１２に接する。

ｐ⁺型領域２１は、ｐ型ベース領域１３と離れて設けられ、深さ方向にトレンチ１６の底面に対向する。ｐ⁺型領域２１は、トレンチ１６の底面でゲート絶縁膜１７に接してもよい。ｐ⁺型領域２２は、互いに隣り合うトレンチ１６間に、ｐ⁺型領域２１およびトレンチ１６と離れて設けられ、かつ上面でｐ型ベース領域１３に接する。最も外側の単位セルのｐ⁺型領域２２は、活性領域１の外周部１ｂへ延在して、活性領域１とエッジ終端領域２との境界で終端している。

トレンチ１６は、深さ方向にｎ⁺型ソース領域１４およびｐ型ベース領域１３を貫通してｎ^-型ドリフト領域１２に（ｎ型電流拡散領域を設けた場合はｎ型電流拡散領域）に達する。トレンチ１６は、例えば、半導体基板４０のおもて面に平行な方向にストライプ状に延在して、活性領域１の外周部１ｂに達する。互いに隣り合うトレンチ１６間において、ｐ型ベース領域１３、ｎ⁺型ソース領域１４、ｐ⁺⁺型コンタクト領域１５およびｐ⁺型領域２２は、トレンチ１６の長手方向に平行に直線状に延在している。

互いに隣り合うトレンチ１６間において、ｐ⁺⁺型コンタクト領域１５は、トレンチ１６の長手方向に点在していてもよい。ｐ⁺型領域２１は、トレンチ１６の底面に対向する位置において、トレンチ１６の長手方向に平行に直線状に延在している。トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。すべてのゲート電極１８は、ゲートポリシリコン配線層２６およびゲート金属配線層（不図示）を介してゲートパッド（電極パッド：不図示）に電気的に接続されている。

活性領域１の外周部１ｂは、活性領域１の中央部１ａの周囲を略矩形状に囲む。トレンチ１６の長手方向において、活性領域１の外周部１ｂとは、ｎ⁺型ソース領域１４の最も外側の端部から、活性領域１とエッジ終端領域２との境界までの部分である。トレンチ１６の短手方向において、活性領域１の外周部１ｂとは、最も外側のトレンチ１６の外側の側壁から、活性領域１とエッジ終端領域２との境界までの部分である。

活性領域１の外周部１ｂには、半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間の全域に、半導体基板４０のおもて面側から順に深さ方向に隣接して、ｐ⁺⁺型コンタクト延在部（第３外周領域）１５ａ、ｐ型ベース延在部（第１外周領域）１３ａおよびｐ⁺型延在部（第２外周領域）２２ａが設けられている。ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａは、炭化珪素層４２の内部にイオン注入により形成された拡散領域である。

ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａは、それぞれ、活性領域１の中央部１ａの最も外側の単位セルのｐ⁺⁺型コンタクト領域１５、ｐ型ベース領域１３およびｐ⁺型領域２２の延在部であり、活性領域１の中央部１ａの周囲を略矩形状に囲む。ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａともに外側の端部は内側から外側へ向う法線方向に略同じ位置（具体的には活性領域１とエッジ終端領域２との境界）で終端している。

ｐ型ベース延在部１３ａは、半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間に、ｎ^-型ドリフト領域１２に接して設けられている。ｐ⁺⁺型コンタクト延在部１５ａは、半導体基板４０のおもて面とｐ型ベース延在部１３ａとの間に、ｐ型ベース延在部１３ａに接して設けられている。ｐ⁺⁺型コンタクト延在部１５ａは、半導体基板４０のおもて面に露出され、半導体基板４０のおもて面上の絶縁層（フィールド酸化膜２５および層間絶縁膜１９をこの順に積層した絶縁層）に接する。

ｐ⁺型延在部２２ａは、ｐ型ベース延在部１３ａとｎ^-型ドリフト領域１２との間に、これらの領域に接して設けられている。ｐ⁺型延在部２２ａには、すべてのｐ⁺型領域２１，２２の長手方向の端部が連結されている。これらｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａで、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間の全域に１つのｐ型外周領域（第２導電型外周領域）２４が構成される。

上述したようにｐ型外周領域２４を構成するｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａともに外側の端部が法線方向に略同じ位置で終端し、半導体基板４０のおもて面に垂直な同一面上にある。すなわち、ｐ型外周領域２４の外側の端部は、深さ方向の全域にわたって、半導体基板４０のおもて面に対して略垂直面である。ｐ型外周領域２４は、活性領域１の外周部１ｂにおける半導体基板４０のおもて面の面内での電界を均一にする機能を有する。

また、ｐ型外周領域２４は、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時にエッジ終端領域２のｎ^-型ドリフト領域１２で発生して活性領域１へ向かって流れるホール（正孔）電流をソース電極２０へ引き抜くための領域であり、ソース電極２０に電気的に接続されている。ＭＯＳＦＥＴのオフ時にエッジ終端領域２のｎ^-型ドリフト領域１２で発生したホール電流がｐ型外周領域２４を介してソース電極２０へ引き抜かれることで、エッジ終端領域２でのアバランシェ降伏時の正孔電流集中が抑制される。

層間絶縁膜１９は、半導体基板４０のおもて面の全面に設けられ、ゲート電極１８およびゲートポリシリコン配線層２６を覆う。活性領域１の外周部１ｂおよびエッジ終端領域２において半導体基板４０のおもて面と層間絶縁膜１９との間に、フィールド酸化膜２５が設けられている。ゲートポリシリコン配線層２６は、活性領域１の外周部１ｂにおいてフィールド酸化膜２５と層間絶縁膜１９との間に配置されている。ゲートポリシリコン配線層２６は、活性領域１の中央部１ａの周囲を囲む。

ゲートポリシリコン配線層２６の上には、層間絶縁膜１９のコンタクトホールを介してゲート金属配線層（不図示）が設けられている。ゲートポリシリコン配線層２６およびゲート金属配線層は、ゲートランナーを構成する。ゲートランナー直下は同一構造であることが好ましく、ゲートランナー直下において半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間には、ｐ型外周領域２４のみが配置されている。ゲートランナーは、エッジ終端領域２の空間変調ＪＴＥ構造３０よりも内側に配置されている。

ソース電極（第１電極）２０は、層間絶縁膜１９のコンタクトホールを埋め込むように、層間絶縁膜１９上に設けられている。ソース電極２０は、活性領域１の中央部１ａにおいて層間絶縁膜１９に設けられたコンタクトホールを介してｎ⁺型ソース領域１４およびｐ⁺⁺型コンタクト領域１５（ｐ⁺⁺型コンタクト領域１５を設けない場合はｐ型ベース領域１３）にオーミック接触し、ｎ⁺型ソース領域１４、ｐ⁺⁺型コンタクト領域１５、ｐ型ベース領域１３およびｐ⁺型領域２１，２２に電気的に接続されている。

ソース電極２０は、活性領域１の外周部１ｂにおいて層間絶縁膜１９に設けられたコンタクトホールを介してｐ⁺⁺型コンタクト延在部１５ａにオーミック接触し、ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａに電気的に接続されている。ドレイン電極（第２電極）２３は、半導体基板４０の裏面（ｎ⁺型出発基板４１の裏面）全面に設けられて、ｎ⁺型ドレイン領域１１（ｎ⁺型出発基板４１）にオーミック接触し、ｎ⁺型ドレイン領域１１に電気的に接続されている。

エッジ終端領域２には、半導体基板４０のおもて面から離れた深さ位置において、半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間に、空間変調ＪＴＥ構造３０を構成する複数のｐ型領域（第２導電型耐圧領域）３１および複数のｐ^-型領域（第２導電型耐圧領域）３２がそれぞれ選択的に設けられている。半導体基板４０のおもて面と空間変調ＪＴＥ構造３０との間は第１ｎ型表面領域３４である。半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間において、第１ｎ型表面領域３４よりも外側に、ｎ⁺型チャネルストッパ領域（第６半導体領域）３３が選択的に設けられている。

ｐ型領域３１およびｐ^-型領域３２は、ｎ^-型炭化珪素層４２ａの内部に（もしくは深さ方向にｎ^-型炭化珪素層４２ａ，４２ｂに跨ってｎ^-型炭化珪素層４２ａの内部に）イオン注入により形成された拡散領域である。図２には、ｐ型領域３１およびｐ^-型領域３２にそれぞれ異なるハッチングを付している。複数のｐ型領域３１は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ型領域３１ほど、幅（法線方向の幅）が狭く、かつ内側に隣り合うｐ型領域３１との間隔が広い。

最も内側のｐ型領域（第１の第２導電型耐圧領域）３１は、ｐ⁺型延在部２２ａの外側に、ｐ⁺型延在部２２ａに隣接して配置される。最も内側のｐ型領域３１は、ｐ型外周領域２４の底部の外側コーナー部２４ｂ（すなわちｐ⁺型延在部２２ａの底部の外側コーナー部２２ｂ）を囲む。最も内側のｐ型領域３１の内側の端部は、ゲートポリシリコン配線層２６よりも外側で終端していることがよい。最も内側のｐ型領域３１の内側の端部は、ｐ⁺型延在部２２ａに重なるように、ｐ⁺型延在部２２ａの外側の端部よりも内側へ延在し、ｐ⁺型延在部２２ａの底部の外側部分を囲んでもよい。

複数のｐ^-型領域３２は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ^-型領域３２ほど、幅（法線方向の幅）が狭く、かつ内側に互いに隣り合うｐ^-型領域３２との間隔が広い。最も外側のｐ^-型領域３２の幅は、内側に隣り合うｐ^-型領域３２の幅よりも広くてもよい。最も内側のｐ^-型領域３２は、互いに隣り合うすべてのｐ型領域３１間に配置され、法線方向に両側のｐ型領域３１に隣接して、すべてのｐ型領域３１の底部のコーナー部を囲む。

最も内側のｐ^-型領域３２の内側の端部は、最も内側のｐ型領域３１の内側の端部と同じ位置か、または最も内側のｐ型領域３１の内側の端部よりも外側で終端している。最も内側のｐ^-型領域３２は、最も外側のｐ型領域３１よりも外側へ延在している。最も内側のｐ^-型領域３２以外のｐ^-型領域３２は、ｐ型領域３１よりも外側に配置される。互いに隣り合うすべてのｐ^-型領域３２間にｎ^-型ドリフト領域１２が延在し、法線方向に両側のｐ^-型領域３２に隣接する。

すべてのｐ型領域３１および最も内側のｐ^-型領域３２は、ｐ型外周領域２４を介してソース電極２０の電位に固定される。最も内側のｐ型領域３１（ＪＴＥ領域３０ａ）と、最も内側のｐ^-型領域３２のうちの最も外側のｐ型領域３１よりも外側部分（ＪＴＥ領域）３０ｃと、でダブルゾーンＪＴＥ構造が構成される。ＪＴＥ領域３０ａ以外のｐ型領域（第２の第２導電型耐圧領域）３１と、最も内側のｐ^-型領域（第３の第２導電型耐圧領域）３２と、でＪＴＥ領域３０ａ，３０ｃ間の空間変調領域（第１空間変調領域）３０ｂが構成される。最も内側のｐ^-型領域３２以外のｐ^-型領域（第４の第２導電型耐圧領域）３２と、ｎ^-型ドリフト領域１２と、でＪＴＥ領域３０ｃの外側に隣接する空間変調領域（第２空間変調領域）３０ｄが構成される。

空間変調領域３０ｂは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ａ，３０ｃ）と略同じ不純物濃度の２つの小領域（ｐ型領域３１およびｐ^-型領域３２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｄは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ｃおよびｎ^-型ドリフト領域１２）と略同じ不純物濃度の２つの小領域（ｐ^-型領域３２およびｎ^-型ドリフト領域１２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｂ，３０ｄ全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。

空間変調ＪＴＥ構造３０は、互いに隣り合うＪＴＥ領域３０ａ，３０ｃ間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｂを配置し、ＪＴＥ領域３０ｃとその外側のｎ^-型ドリフト領域１２との間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｄを配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた構造である。空間変調ＪＴＥ構造３０は、ｎ^-型炭化珪素層４２ａ（もしくはｎ^-型炭化珪素層４２ａ，４２ｂ）の内部に埋め込まれるように配置される。

具体的には、ｐ型領域３１およびｐ^-型領域３２の各上面は、ｐ⁺型延在部２２ａの上面よりも半導体基板４０のおもて面から深い位置（ｎ⁺型ドレイン領域１１側に深い位置）にある。ｐ型領域３１の上面とｐ^-型領域３２の上面とは略同じ深さ位置である。略同じ深さ位置とは、プロセスばらつきによる許容誤差を含む範囲で半導体基板４０のおもて面に平行な同一面上に位置することを意味する。例えば、ｐ型領域３１およびｐ^-型領域３２の各上面の深さ位置は、ｐ⁺型延在部２２ａの下部（ｎ⁺型ドレイン領域１１側の部分）５２（後述する図３～５参照）の上面の深さ位置と略同じであってもよい。

ｐ型領域３１およびｐ^-型領域３２の各上面とｐ⁺型延在部２２ａの下部５２の上面とを略同じ深さ位置にすると、ｎ^-型炭化珪素層４２ｂに形成されるｐ型領域は、ｐ⁺型領域２２の上部（ｎ⁺型ソース領域１４側の部分）およびｐ⁺型延在部２２ａの上部５３（図３～５参照）のみであり、これらの領域と同じ不純物濃度の他のｐ⁺型領域は形成されない。このため、従来構造（図１３参照）のｐ⁺型領域１２２の上部およびｐ⁺型延在部１２２ａの上部の形成と同じイオン注入用マスクパターンを用いて、実施の形態１のｐ⁺型領域２２の上部およびｐ⁺型延在部２２ａの上部５３を形成することができる。

また、ｐ⁺型領域２２の上部およびｐ⁺型延在部２２ａの上部５３を形成するためのイオン注入用マスクパターンは、ｐ⁺型領域２２の下部およびｐ⁺型延在部２２ａの下部５２を形成するためのイオン注入用マスクパターンと比べて単純パターンである。このため、ｐ⁺型領域２２の上部およびｐ⁺型延在部２２ａの上部５３は、他の領域を形成するためのイオン注入用マスクパターンを適宜用いてセルフアライン（自己整合）に形成可能である。ｐ⁺型領域２２の上部およびｐ⁺型延在部２２ａの上部５３をセルフアラインに形成することで、マスクパターン枚数を減らすことができる。

ｐ⁺型領域２２の上部をセルフアラインに形成すると、ｐ⁺型延在部２２ａの外側の端部は、法線方向にｐ⁺⁺型コンタクト延在部１５ａおよびｐ型ベース延在部１３ａの外側の端部と同じ位置となる。このため、これらの領域のうち、半導体基板４０のおもて面から最も深い位置に配置されたｐ⁺型延在部２２ａの底部の外側コーナー部２２ｂが電界集中箇所となる。本実施の形態１においては、後述するように当該部分２２ｂを囲むように最も内側のｐ型領域３１を配置することができる。

ｐ型領域３１およびｐ^-型領域３２の各底部は、ｐ型外周領域２４の底部よりも半導体基板４０のおもて面から深い位置にある。ｐ型外周領域２４の底部の外側コーナー部２４ｂ（すなわちｐ⁺型延在部２２ａの底部の外側コーナー部２２ｂ）は、最も内側のｐ型領域３１に囲まれ、エッジ終端領域２のｎ^-型ドリフト領域１２に接しない。このため、ＭＯＳＦＥＴのオフ時にｐ型外周領域２４の底部の外側コーナー部２４ｂに局所的に電界が集中することを抑制することができる。ｐ型領域３１の底部とｐ^-型領域３２の底部とは略同じ深さ位置である。

ｐ型領域３１のキャリア濃度（活性化した不純物の濃度）は、ｐ型ベース延在部１３ａ（すなわちｐ型ベース領域１３）のキャリア濃度よりも高く、ｐ⁺型延在部２２ａ（すなわちｐ⁺型領域２１，２２）のキャリア濃度よりも低い。具体的には、炭化珪素を半導体材料として用いた一般的なＭＯＳＦＥＴにおいて、ｐ⁺⁺型コンタクト延在部１５ａ（すなわちｐ⁺⁺型コンタクト領域１５）のキャリア濃度は、例えば１×１０²⁰／ｃｍ³程度である。ｐ型ベース領域１３のキャリア濃度は、例えば１×１０¹⁷／ｃｍ³程度である。

ｐ⁺型領域２１，２２のキャリア濃度は、例えば１×１０¹⁹／ｃｍ³以下程度であり、概ね１０¹⁸／ｃｍ³台程度である。ｐ型領域３１のキャリア濃度は、例えば、１０¹⁷／ｃｍ³台前半から後半程度であり、より具体的には１．４×１０¹⁷／ｃｍ³以上１．０×１０¹⁸／ｃｍ³未満程度である。ｐ^-型領域３２のキャリア濃度は、ｐ型ベース領域１３のキャリア濃度と同程度である。ｐ型領域３１のキャリア濃度を適宜調整することで、エッジ終端領域２の耐圧を活性領域１の耐圧以上の耐圧で安定して確保することができる。

エッジ終端領域２の耐圧が安定しているとは、炭化珪素半導体装置１０の長時間動作によってエッジ終端領域２における半導体基板４０のおもて面上の絶縁層（フィールド酸化膜２５および層間絶縁膜１９）が正（プラス）または負（マイナス）に帯電した状態になったとしても、エッジ終端領域２の耐圧が変動せず、当該絶縁層にプラス電荷およびマイナス電荷のいずれも蓄積していない通常時（電荷ゼロ）のエッジ終端領域２の耐圧と同程度にエッジ終端領域２の耐圧が維持されることである。

一般的に炭化珪素層にイオン注入された不純物の活性化率（＝［活性化した不純物の濃度］／［イオン注入した不純物の濃度］×１００）は７０％以上８０％以下程度であるため、各領域にイオン注入された不純物の濃度は、自身のキャリア濃度よりも高い。具体的には、例えば不純物の活性化率が７０％である場合、ｐ型領域３１のキャリア濃度を１．４×１０¹⁷／ｃｍ³以上とするには、イオン注入によるｐ型領域３１の狙いの不純物濃度を２．０×１０¹⁷／ｃｍ³以上程度（概ねキャリア濃度の１．４倍程度）とすればよい。

ｎ⁺型チャネルストッパ領域３３は、ｎ型炭化珪素層４２ｃの表面領域にイオン注入により形成された拡散領域である。ｎ⁺型チャネルストッパ領域３３は、空間変調ＪＴＥ構造３０よりも外側に、空間変調ＪＴＥ構造３０と離れて設けられている。ｎ⁺型チャネルストッパ領域３３は、半導体基板４０のおもて面に露出され、エッジ終端領域２における半導体基板４０のおもて面上の絶縁層に接する。ｎ⁺型チャネルストッパ領域３３は、チップ端部に露出される。

ｎ⁺型チャネルストッパ領域３３とｐ型外周領域２４との間は第１ｎ型表面領域３４である。ｎ⁺型チャネルストッパ領域３３の底部は、ｎ^-型ドリフト領域１２に接していてもよい。ｎ⁺型チャネルストッパ領域３３は、フローティング（浮遊）電位を有する。エッジ終端領域２における半導体基板４０のおもて面に、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）やチャネルストッパ電極は設けられていない。ｎ⁺型チャネルストッパ領域３３に代えて、ｐ⁺型チャネルストッパ領域が設けられてもよい。

第１ｎ型表面領域３４は、ｎ型炭化珪素層４２ｃの、ｎ⁺型チャネルストッパ領域３３とｐ型外周領域２４との間の部分をエピタキシャル成長時の不純物濃度のまま残した部分である。第１ｎ型表面領域３４は、半導体基板４０のおもて面に露出され、半導体基板４０のおもて面上の絶縁層に接する。第１ｎ型表面領域３４は、深さ方向に空間変調ＪＴＥ構造３０の全域に対向する。第１ｎ型表面領域３４と空間変調ＪＴＥ構造３０との間は、炭化珪素層４２をエピタキシャル成長時の不純物濃度のまま残したｎ^-型ドリフト領域１２である。

第１ｎ型表面領域３４は、ｎ型炭化珪素層４２ｃに代えてエピタキシャル成長させたｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層の表面領域にイオン注入により形成された拡散領域であってもよい。この場合、第１ｎ型表面領域３４のイオン注入深さ（厚さ）は、ｐ⁺⁺型コンタクト延在部１５ａのイオン注入深さよりも浅くてもよい。第１ｎ型表面領域３４の厚さｔ１は、例えば０．１μｍ以上０．２μｍ以下程度の範囲内であることがよく、可能な限り薄いことがよい。

第１ｎ型表面領域３４の不純物濃度は、ｎ^-型ドリフト領域１２の不純物濃度よりも高く、例えば、ｎ型電流拡散領域の不純物濃度や空間変調ＪＴＥ構造３０のｐ型領域３１またはｐ^-型領域３２の不純物濃度と略同じであってもよい。略同じ不純物濃度とは、プロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。第１ｎ型表面領域３４の不純物濃度をｎ^-型ドリフト領域１２の不純物濃度よりも高くすることによって、エッジ終端領域の耐圧を安定化させることができる。

空間変調ＪＴＥ構造３０が半導体基板４０のおもて面から離れて配置されることで、エッジ終端領域２における半導体基板４０のおもて面の表（ひょう）面の電界が緩和され、半導体基板４０のおもて面上の高電界に対する耐性の低い例えばポリイミドを材料とする表（ひょう）面保護膜等の各部の信頼性を向上させることができる。半導体基板４０のおもて面と空間変調ＪＴＥ構造３０との間のｎ型領域の厚さｔ１を薄くするほど、エッジ終端領域２の耐圧を高くすることができる。

実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極２０に対して正の電圧（順方向電圧）がドレイン電極２３に印加された状態で、ゲート電極１８にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域１３のトレンチ１６に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域１１からｎ^-型ドリフト領域１２およびチャネルを通ってｎ⁺型ソース領域１４へ向かう電流が流れ、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。

一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極１８にゲート閾値電圧未満の電圧が印加されると、ｐ型ベース領域１３、ｐ⁺型領域２１，２２およびｐ⁺型延在部２２ａとｎ^-型ドリフト領域１２とのｐｎ接合（活性領域１の主接合）が逆バイアスされ、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合からｎ^-型ドリフト領域１２内に空乏層が広がることで、トレンチ１６の底面のゲート絶縁膜１７にかかる電界が緩和される。

また、ＭＯＳＦＥＴのオフ時、空乏層がエッジ終端領域２のｎ^-型ドリフト領域１２内を外側（チップ端部側）へ向かって延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（法線方向の幅）に基づく所定耐圧が確保される。また、空間変調ＪＴＥ構造３０のｐ型領域３１のおよびｐ^-型領域３２の各底部がｐ型外周領域２４の底部よりも半導体基板４０のおもて面から深い位置にあることで、ＭＯＳＦＥＴのオフ時に空間変調ＪＴＥ構造３０の最も内側のｐ型領域３１の底部に電界を集中させることができる。

最も内側のｐ型領域３１に集中した電界は、外側へ向かって空間変調ＪＴＥ構造３０の全体に分散されて緩和される。したがって、ＭＯＳＦＥＴのオフ時に活性領域１の主接合の最外周端（以下、主接合端とする）に局所的に電界が集中することを抑制することができる。活性領域１の主接合端とは、ｐ型外周領域２４の底部の外側コーナー部２４ｂである。これによって、活性領域１の主接合端でのアバランシェ降伏耐量が向上するため、エッジ終端領域２の耐圧低下を抑制することができる。

また、半導体基板４０のおもて面から離れた深さ位置に空間変調ＪＴＥ構造３０が配置されていることで、ＭＯＳＦＥＴのオフ時に、半導体基板４０のおもて面の表（ひょう）面の電界が緩和される。また、空間変調ＪＴＥ構造３０のｐ型領域３１の不純物濃度を適宜設定することで、炭化珪素半導体装置１０の長時間動作によってエッジ終端領域２における半導体基板４０のおもて面上の絶縁層に電荷が蓄積されたとしても、当該電荷の悪影響を受けにくくすることができる。

次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図３～５は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図３～５には、半導体ウエハ５０の複数のチップ領域５０ａのうちの１つのチップ領域５０ａを示す。図３～５には、図２の活性領域１の外周部１ｂおよびエッジ終端領域２のみを示す。活性領域１の中央部１ａについては図２を参照する。半導体ウエハ５０の複数のチップ領域５０ａには、同一の素子構造の炭化珪素半導体装置１０が作製される。

チップ領域５０ａは、半導体ウエハ５０をダイシングライン（切断線）５０ｂに沿ってダイシング（切断）した後に半導体チップ（半導体基板４０）となる略矩形状の平面形状の領域であり、半導体ウエハ５０の中央部に例えばマトリクス状に複数配置されている。各チップ領域５０ａの周囲は、半導体ウエハ５０のおもて面に形成された溝状のダイシングライン５０ｂに囲まれている。ダイシングライン５０ｂは、各チップ領域５０ａの周囲をそれぞれ囲む格子状に形成されている。

まず、図３に示すように、ｎ⁺型出発基板４１となるｎ⁺型出発ウエハ５１のおもて面に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａにおいてｎ^-型炭化珪素層４２ａの表面領域に、活性領域１の中央部１ａのｐ⁺型領域２１と、活性領域１の中央部１ａのｐ⁺型領域２２の下部と、活性領域１の外周部１ｂのｐ⁺型延在部２２ａの下部５２と、を同時にそれぞれ選択的に形成する。

フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ^-型炭化珪素層４２ａの表面領域に、空間変調ＪＴＥ構造３０の複数のｐ型領域３１を選択的に形成する。フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ^-型炭化珪素層４２ａの表面領域に、空間変調ＪＴＥ構造３０の複数のｐ^-型領域３２を選択的に形成する。ｐ型領域３１およびｐ^-型領域３２は、ｐ⁺型延在部２２ａの下部５２よりも深く形成する。

ｐ型領域３１およびｐ^-型領域３２は、活性領域１におけるｎ^-型炭化珪素層４２ａ内のイオン注入による拡散領域（ｐ⁺型領域２１、ｐ⁺型領域２２の下部およびｐ⁺型延在部２２ａの下部５２）の形成と異なるタイミングで形成する。ｐ型領域３１とｐ^-型領域３２とは異なるタイミングで形成する。活性領域１におけるｎ^-型炭化珪素層４２ａ内の拡散領域の形成と、ｐ型領域３１の形成と、ｐ^-型領域３２の形成と、を行う順序は適宜変更可能である。

次に、図４に示すように、ｎ^-型炭化珪素層４２ａ上に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ｂをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａにおいてｎ^-型炭化珪素層４２ｂに、ｐ⁺型領域２２の上部と、ｐ⁺型延在部２２ａの上部５３と、を同時にそれぞれ選択的に形成する。このとき、深さ方向にｐ⁺型領域２２の上部と下部とを連結させる。深さ方向にｐ⁺型延在部２２ａの上部５３と下部５２とを連結させる。

エッジ終端領域２におけるｎ^-型炭化珪素層４２ｂにはイオン注入を行わない（何も形成しない）。ｎ^-型炭化珪素層４２ａ，４２ｂのイオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分がｎ^-型ドリフト領域１２となる。エッジ終端領域２にｎ^-型ドリフト領域１２として残るｎ^-型炭化珪素層４２ｂですべてのｐ型領域３１およびすべてのｐ^-型領域３２が覆われる。ｐ⁺型領域２２の上部およびｐ⁺型延在部２２ａの上部５３は、他の領域を形成するためのイオン注入用マスクを用いてセルフアラインに形成してもよい。

次に、図５に示すように、ｎ^-型炭化珪素層４２ｂ上に、第１ｎ型表面領域３４となるｎ型炭化珪素層４２ｃをエピタキシャル成長させる。ここまでの工程で、ｎ⁺型出発ウエハ５１上にｎ型の炭化珪素層４２（４２ａ～４２ｃ）を積層した所定厚さの半導体ウエハ５０が完成する。ｎ型電流拡散領域（不図示）を形成する場合、ｎ^-型炭化珪素層４２ａ，４２ｂをエピタキシャル成長させるごとに、活性領域１の全域にわたって、ｎ^-型炭化珪素層４２ａ，４２ｂにそれぞれｎ型電流拡散領域の下部および上部を形成すればよい。

次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａの活性領域１においてｎ型炭化珪素層４２ｃに、ｐ型ベース領域１３およびｐ型ベース延在部１３ａを同時に形成する。ｐ型ベース領域１３およびｐ型ベース延在部１３ａは、それぞれ深さ方向にｐ⁺型領域２２およびｐ⁺型延在部２２ａに連結させる。フォトリソグラフィおよびｎ型不純物のイオン注入により、各チップ領域５０ａの活性領域１においてｎ型炭化珪素層４２ｃの表面領域に、ｎ⁺型ソース領域１４を選択的に形成する。

フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａの活性領域１においてｎ型炭化珪素層４２ｃの表面領域に、ｐ⁺⁺型コンタクト領域１５およびｐ⁺⁺型コンタクト延在部１５ａを同時にそれぞれ選択的に形成する。これによって、各チップ領域５０ａの活性領域１の外周部１ｂにおいて半導体ウエハ５０のおもて面とｎ^-型ドリフト領域１２との間の全域に、ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａによるｐ型外周領域２４が形成される。

フォトリソグラフィおよびｎ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ型炭化珪素層４２ｃの表面領域に、互いに隣り合うチップ領域５０ａの端部間に跨ってｎ⁺型チャネルストッパ領域３３を選択的に形成する。ｎ⁺型チャネルストッパ領域３３は、ｎ⁺型ソース領域１４と同時に形成してもよい。ｎ型炭化珪素層４２ｃのイオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分が第１ｎ型表面領域３４となる。

ｎ型炭化珪素層４２ｃに代えて、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層をエピタキシャル成長させて、当該ｎ^-型炭化珪素層へのｎ型不純物のイオン注入により第１ｎ型表面領域３４を形成してもよい。次に、炭化珪素層４２にイオン注入した不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、炭化珪素層４２ａ～４２ｃに不純物をイオン注入するごとに行ってもよい。

次に、一般的な方法により、各チップ領域５０ａの活性領域１の中央部１ａに、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８を形成する。一般的な方法により、各チップ領域５０ａの活性領域１の外周部１ｂに、フィールド酸化膜２５およびゲートポリシリコン配線層２６を形成する。ゲート電極１８とゲートポリシリコン配線層２６とを同時に形成してもよい。次に、半導体ウエハ５０のおもて面の全面に層間絶縁膜１９を形成する。

次に、一般的な方法により、ソース電極２０、ゲートパッド、ゲート金属配線層（不図示）、パッシベーション膜（表面保護膜：不図示）およびドレイン電極２３を形成する。次に、パッシベーション膜の、ダイシングライン５０ｂ上の部分を除去する。その後、半導体ウエハ５０をダイシングライン５０ｂに沿ってダイシングしてチップ領域５０ａを個々の半導体チップ（半導体基板４０）に個片化することで、図１，２の炭化珪素半導体装置１０が完成する。

以上、説明したように、実施の形態１によれば、エッジ終端領域に、耐圧構造として空間変調ＪＴＥ構造が設けられている。空間変調ＪＴＥ構造は、上面を半導体基板のおもて面から離れた深さ位置とし、ｎ^-型ドリフト領域を構成するｎ^-型炭化珪素層の内部に埋め込むように配置される。これによって、半導体基板のおもて面の表面の電界が緩和され、半導体基板のおもて面上の高電界に対する耐性の低い各部にかかる電界が抑制されるため、信頼性を向上させることができる。また、炭化珪素半導体装置の長時間動作によって半導体基板のおもて面上の絶縁層に蓄積される電荷による耐圧変動が抑制される。

また、空間変調ＪＴＥ構造の底部は、活性領域の外周部のｐ型外周領域の底部よりも半導体基板のおもて面から深い位置にある。このため、活性領域の主接合端付近で最もｎ⁺型ドレイン領域側に深い位置に、空間変調ＪＴＥ構造の最も内側のｐ型領域が配置される。空間変調ＪＴＥ構造の最も外側のｐ型領域は、ｐ型外周領域の底部の外側コーナー部（活性領域の主接合端）を囲む。これによって、炭化珪素半導体装置のオフ時に、空間変調ＪＴＥ構造の最も内側のｐ型領域の底部に電界を集中させることができ、当該ｐ型領域の底部に集中した電界は外側へ向かって空間変調ＪＴＥ構造の全体に分散され緩和される。

したがって、活性領域の外周部のｐ型外周領域の外側の端部が深さ方向の全域にわたって半導体基板のおもて面に対して略垂直面であっても、空間変調ＪＴＥ構造によって、ｐ型外周領域の底部の外側コーナー部（活性領域の主接合端）でのアバランシェ降伏の発生を抑制することができる。これにより、エッジ終端領域の耐圧低下を抑制することができ、エッジ終端領域の耐圧が活性領域の耐圧よりも低くなることを抑制することができる。このため、活性領域の耐圧で炭化珪素半導体装置の全体の耐圧を決めることができ、信頼性を向上させることができる。

また、実施の形態１によれば、ｎ^-型ドリフト領域となるｎ^-型炭化珪素層を多段にエピタキシャル成長させるごとに適宜イオン注入を行って活性領域の素子構造を形成する。このとき、エッジ終端領域において、空間変調ＪＴＥ構造と同じ深さ位置となるｎ^-型炭化珪素層に適宜イオン注入を行うことで、活性領域の素子構造の形成方法を変えることなく、空間変調ＪＴＥ構造を簡易に形成することができる。また、活性領域のｐ型領域の形成と異なるタイミングで、当該ｐ型領域と不純物濃度の異なるｐ型領域を形成して空間変調ＪＴＥ構造を構成することができる。

また、空間変調ＪＴＥ構造を構成するｐ型領域の法線方向の位置、法線方向の幅、厚さおよび深さ位置を適宜調整することで、エッジ終端領域の所定耐圧を確保可能である。空間変調ＪＴＥ構造を構成するｐ型領域において、法線方向の位置および法線方向の幅はイオン注入用マスクパターンを適宜設定することで容易に調整可能であり、厚さおよび深さ位置は空間変調ＪＴＥ構造と同じ深さ位置となるｎ^-型炭化珪素層に適宜イオン注入を行うことで容易に調整可能である。したがって、簡易に形成可能でかつ所定耐圧を安定して確保可能な耐圧構造を備えた信頼性の高い炭化珪素半導体装置を提供することができる。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置６０を半導体基板４０のおもて面側から見たレイアウトは図１と同様である。図６には、図１の切断線Ａ－Ａ’における断面構造を示す。実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図２参照）と異なる点は、次の２点である。

１つ目の相違点は、活性領域１の外周部１ｂのｐ型外周領域６５の外側の端部に、深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に所定幅ｗ１，ｗ２，ｗ３で凹んだ複数段の段差が形成されている点である。ｐ型外周領域６５は、半導体基板４０のおもて面とｎ^-型ドリフト領域１２との間で深さ方向に隣接するｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部６４およびｐ⁺型延在部６１で構成される。ｐ⁺⁺型コンタクト延在部１５ａの外側の端部は、活性領域１とエッジ終端領域２との境界に位置する。

ｐ型ベース延在部６４の外側の端部は、ｐ⁺⁺型コンタクト延在部１５ａの外側の端部よりも内側で終端している。ｐ⁺型延在部６１の上部６３の外側の端部は、ｐ型ベース延在部６４の外側の端部よりも内側で終端している。ｐ⁺型延在部６１の下部６２の外側の端部は、ｐ⁺型延在部６１の上部６３の外側の端部よりも内側で終端している。ｐ型ベース延在部６４およびｐ⁺型延在部６１の、外側の端部の位置以外の構成は、それぞれ実施の形態１のｐ型ベース延在部１３ａおよびｐ⁺型延在部２２ａと同様である。

ｐ型ベース延在部６４の外側の端部の段差の幅ｗ１，ｗ２，ｗ３は例えば２μｍ以上程度であることがよい。ｐ型ベース延在部６４の外側の端部の段差の幅ｗ１，ｗ２，ｗ３とは、それぞれ、ｐ⁺⁺型コンタクト延在部１５ａの外側の端部からｐ型ベース延在部６４の外側の端部までの法線方向の幅、ｐ型ベース延在部６４の外側の端部からｐ⁺型延在部６１の上部６３の外側の端部までの法線方向の幅、および、ｐ⁺型延在部６１の上部６３の外側の端部からｐ⁺型延在部６１の下部６２の外側の端部までの法線方向の幅である。

２つ目の相違点は、空間変調ＪＴＥ構造７０を構成する複数のｐ型領域７１および複数のｐ^-型領域７２の各底部の深さ位置がｐ型外周領域６５の底部（すなわちｐ⁺型延在部６１の底部）の深さ位置よりも浅い点である。空間変調ＪＴＥ構造７０のｐ型領域７１およびｐ^-型領域７２を半導体基板４０のおもて面側から見たレイアウト（すなわち法線方向の位置や法線方向の幅）は、それぞれ実施の形態１の空間変調ＪＴＥ構造３０のｐ型領域３１およびｐ^-型領域３２と同様である。

空間変調ＪＴＥ構造７０は、実施の形態１と同様に内側から外側へ向かって法線方向にＪＴＥ領域７０ａ、空間変調領域７０ｂ、ＪＴＥ領域７０ｃおよび空間変調領域７０ｄを順に配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた構造である。空間変調ＪＴＥ構造７０のＪＴＥ領域７０ａ，７０ｃおよび空間変調領域７０ｂ，７０ｄの深さ位置以外の構成は、それぞれ実施の形態１の空間変調ＪＴＥ構造３０のＪＴＥ領域３０ａ，３０ｃおよび空間変調領域３０ｂ，３０ｄと同様である。

空間変調ＪＴＥ構造７０は、ｎ型炭化珪素層４２ｃの内部か、もしくはｎ型炭化珪素層４２ｃおよびｎ^-型炭化珪素層４２ｂに跨って、炭化珪素層４２の内部に埋め込まれるように配置される。空間変調ＪＴＥ構造７０のｐ型領域７１およびｐ^-型領域７２は、エッジ終端領域２において半導体基板４０のおもて面から離れた深さ位置に配置され、かつ底部がｐ型外周領域６５の底部よりも半導体基板４０のおもて面から浅い深さ位置にある。最も内側のｐ型領域７１は、底部がｐ型外周領域６５に接するように内側に延在する。

上述したように、活性領域１の外周部１ｂにおいてｐ型外周領域６５を構成するｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部６４およびｐ⁺型延在部６１のうち、最も半導体基板４０のおもて面側のｐ⁺⁺型コンタクト延在部１５ａを最も外側まで延在させる。このようにして、ｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部１５ｂを電界集中箇所とし、当該部分１５ｂにかかる電界を、ｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部１５ｂの外側に隣接する空間変調ＪＴＥ構造７０によって緩和させる。

具体的には、最も内側のｐ型領域７１は、ｐ⁺⁺型コンタクト延在部１５ａおよびｐ型ベース延在部６４の外側に、これらの領域に隣接して配置される。最も内側のｐ型領域７１は、ｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部１５ｂに接するか、またはｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部１５ｂを囲む。ｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部１５ｂにかかる電界はその外側に隣接する最も内側のｐ型領域７１から外側へ向かって空間変調ＪＴＥ構造７０の全体に分散される。

最も内側のｐ型領域７１は、さらにｐ型ベース延在部６４の底部の外側コーナー部を囲んでもよい。この場合、最も内側のｐ型領域７１は、ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部６４およびｐ⁺型延在部６１の外側に、これらの領域に隣接して配置される。最も内側のｐ型領域７１の内側の端部は、ｐ⁺⁺型コンタクト延在部１５ａおよびｐ型ベース延在部６４（最も内側のｐ型領域７１がｐ型ベース延在部６４の底部の外側コーナー部を囲む場合はさらにｐ⁺型延在部６１）に重なるように内側へ延在してもよい。

ｐ型領域７１およびｐ^-型領域７２の各上面は、ｐ⁺⁺型コンタクト延在部１５ａの底部と略同じ深さ位置（すなわちｐ⁺⁺型コンタクト延在部１５ａの底部と略面一（つらいち））か、または半導体基板４０のおもて面から離れた深さ位置で、かつｐ⁺⁺型コンタクト延在部１５ａの底部よりも半導体基板４０のおもて面から浅い深さ位置にある。ｐ型領域７１の上面の深さ位置と、ｐ^-型領域７２の上面の深さ位置と、は略同じである。半導体基板４０と空間変調ＪＴＥ構造７０との間は第１ｎ型表面領域３４である。

ｐ型外周領域６５の、空間変調ＪＴＥ構造７０よりも半導体基板４０のおもて面から深い部分の不純物濃度は、例えば１×１０¹⁹／ｃｍ³以下程度である。具体的には、ｐ型領域７１およびｐ^-型領域７２の各底部は、ｐ型外周領域６５の底部（すなわちｐ⁺型延在部６１の下部６２の底部）よりも半導体基板４０のおもて面から浅い深さ位置にある。ｐ⁺型延在部６１の下部６２の底部の外側コーナー部は、ｎ^-型ドリフト領域１２に囲まれている。

ｐ型領域７１およびｐ^-型領域７２の各底部は、ｐ⁺型延在部６１の上部６３の底部よりも半導体基板４０のおもて面から浅い深さ位置にあってもよい。この場合、さらに、ｐ⁺型延在部６１の上部６３の底部の外側コーナー部がｎ^-型ドリフト領域１２に囲まれる。ｐ型領域７１およびｐ^-型領域７２の各底部は、ｐ型ベース延在部６４の底部よりも半導体基板４０のおもて面から浅い深さ位置にあってもよい。この場合、さらに、ｐ型ベース延在部６４の底部の外側コーナー部がｎ^-型ドリフト領域１２に囲まれる。

ｐ型領域７１の底部の深さ位置とｐ^-型領域７２の底部の深さ位置とは略同じである。上述したように、ｐ⁺型延在部６１の下部６２は、空間変調ＪＴＥ構造７０よりも半導体基板４０のおもて面から深い位置にあるが、ｐ⁺型延在部６１の下部６２の直上（半導体基板４０おもて面側）に隣接するｐ⁺型延在部６１の上部６３の外側の端部よりも内側で終端している。このため、ｐ⁺型延在部６１の下部６２の底部の外側コーナー部に局所的に電界がかかることを抑制することができる。

ｐ⁺型延在部６１の上部６３が空間変調ＪＴＥ構造７０よりも半導体基板４０のおもて面から深い位置にある場合であっても、上述したように、ｐ⁺型延在部６１の上部６３は、ｐ⁺型延在部６１の上部６３の上層に隣接するｐ型ベース延在部６４の外側の端部よりも内側で終端している。このため、ｐ⁺型延在部６１の上部６３の底部の外側コーナー部に局所的に電界がかかることを抑制することができる。

ｐ型ベース延在部６４が空間変調ＪＴＥ構造７０よりも半導体基板４０のおもて面から深い位置にある場合であっても、上述したように、ｐ型ベース延在部６４は、ｐ型ベース延在部６４の上層に隣接するｐ⁺⁺型コンタクト延在部１５ａの外側の端部よりも内側で終端している。このため、ｐ型ベース延在部６４の底部の外側コーナー部に局所的に電界がかかることを抑制することができる。

実施の形態２にかかる炭化珪素半導体装置６０の製造方法について説明する。図７～９は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図７～９には、半導体ウエハ５０の複数のチップ領域５０ａのうちの１つのチップ領域５０ａを示す。図７～９には、図６の活性領域１の外周部１ｂおよびエッジ終端領域２のみを示す。活性領域１の中央部１ａについては図６を参照する。半導体ウエハ５０の複数のチップ領域５０ａには、同一の素子構造の炭化珪素半導体装置６０が作製される。

実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、空間変調ＪＴＥ構造７０を形成するタイミングが実施の形態１にかかる炭化珪素半導体装置１０の製造方法と異なる。ここでは、空間変調ＪＴＥ構造７０のｐ型領域７１およびｐ^-型領域７２は、上面をｐ⁺⁺型コンタクト延在部１５ａの底部よりも半導体基板４０のおもて面から浅い深さ位置とし、底部を半導体基板４０のおもて面からｐ型ベース延在部６４の底部よりも深く、かつｐ⁺型延在部６１の上部６３の底部よりも浅い深さ位置とする。

具体的には、図７に示すように、実施の形態１と同様に、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ａをエピタキシャル成長させる工程から、ｎ^-型炭化珪素層４２ａに活性領域１のｐ⁺型領域２１およびｐ⁺型領域２２の下部を形成するまでの工程を順に行う。また、ｐ⁺型領域２１およびｐ⁺型領域２２の下部と同時に、ｎ^-型炭化珪素層４２ａにｐ⁺型延在部６１の下部６２を形成する。ｐ⁺型延在部６１の下部６２の外側の端部は、活性領域１とエッジ終端領域２との境界よりも内側で終端させる。エッジ終端領域２におけるｎ^-型炭化珪素層４２ａにはイオン注入を行わない（何も形成しない）。

次に、図８に示すように、ｎ^-型ドリフト領域１２となるｎ^-型炭化珪素層４２ｂのエピタキシャル成長させる工程から、ｎ^-型炭化珪素層４２ｂに活性領域１のｐ⁺型領域２２の上部を形成するまでの工程を順に行う。また、ｐ⁺型領域２２の上部と同時に、ｎ^-型炭化珪素層４２ｂにｐ⁺型延在部６１の上部６３を形成する。ｐ⁺型延在部６１の上部６３の外側の端部は、ｐ⁺型延在部６１の下部６２の外側の端部よりも外側へ延在させて（延在部）、ｐ⁺型延在部６１の下部６２の外側の端部との間に内側に所定幅ｗ３で凹んだ１段の段差を形成する。

また、フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ^-型炭化珪素層４２ｂの表面領域に、空間変調ＪＴＥ構造７０の複数のｐ型領域７１の下部７１ａを選択的に形成する。フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ^-型炭化珪素層４２ｂの表面領域に、空間変調ＪＴＥ構造７０の複数のｐ^-型領域７２の下部７２ａを選択的に形成する。

ｐ型領域７１の下部７１ａおよびｐ^-型領域７２の下部７２ａは、活性領域１におけるｎ^-型炭化珪素層４２ｂ内のイオン注入による拡散領域の形成と異なるタイミングで形成し、ｐ⁺型延在部６１の上部６３よりも浅くする。ｐ型領域７１の下部７１ａとｐ^-型領域７２の下部７２ａとは異なるタイミングで形成する。活性領域１におけるｎ^-型炭化珪素層４２ｂ内の拡散領域の形成と、ｐ型領域７１の下部７１ａの形成と、ｐ^-型領域７２の下部７２ａの形成と、を行う順序は適宜変更可能である。

次に、図９に示すように、実施の形態１と同様に、ｎ^-型炭化珪素層４２ｂ上に第１ｎ型表面領域３４となるｎ型炭化珪素層４２ｃをエピタキシャル成長させて、半導体ウエハ５０を完成させる。次に、実施の形態１と同様に、ｎ型炭化珪素層４２ｃの表面領域に、活性領域１のｐ型ベース領域１３、ｐ型ベース延在部１３ａ、ｎ⁺型ソース領域１４、ｐ⁺⁺型コンタクト領域１５およびｐ⁺⁺型コンタクト延在部１５ａと、エッジ終端領域２のｎ⁺型チャネルストッパ領域３３と、をそれぞれ選択的に形成する。

ｐ型ベース延在部１３ａの外側の端部は、ｐ⁺型延在部６１の上部６３の外側の端部よりも外側へ延在させて（延在部）、ｐ⁺型延在部６１の上部６３の外側の端部との間に内側に所定幅ｗ２で凹んだ１段の段差を形成する。ｐ⁺⁺型コンタクト延在部１５ａの外側の端部は、活性領域１とエッジ終端領域２との境界で終端させて（第１延在部）、ｐ型ベース延在部１３ａの外側の端部との間に内側に所定幅ｗ１で凹んだ１段の段差を形成する。ｐ⁺⁺型コンタクト延在部１５ａの外側の端部からｐ型ベース延在部６４の外側の端部までを所定幅ｗ１とする。

これによって、各チップ領域５０ａの活性領域１の外周部１ｂにおいて半導体ウエハ５０のおもて面とｎ^-型ドリフト領域１２との間に、ｐ⁺⁺型コンタクト延在部１５ａ、ｐ型ベース延在部６４およびｐ⁺型延在部６１によるｐ型外周領域６５が形成される。ｐ型外周領域６５の外側の端部には、深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に所定幅ｗ１，ｗ２，ｗ３で凹んだ段差が形成される。

また、フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ型炭化珪素層４２ｃの内部に、空間変調ＪＴＥ構造７０の複数のｐ型領域７１の上部７１ｂを選択的に形成する。最も内側のｐ型領域７１の上部７１ｂで、ｐ⁺⁺型コンタクト延在部１５ａの底部の外側コーナー部を囲む。フォトリソグラフィおよびｐ型不純物のイオン注入により、各チップ領域５０ａのエッジ終端領域２においてｎ型炭化珪素層４２ｃの内部に、空間変調ＪＴＥ構造７０の複数のｐ^-型領域７２の上部７２ｂを選択的に形成する。

空間変調ＪＴＥ構造７０のｐ型領域７１の上部７１ｂおよびｐ^-型領域７２の上部７２ｂは、半導体ウエハ５０のおもて面から離れた深さ位置に形成し、それぞれ深さ方向に下層のｐ型領域７１の下部７１ａおよびｐ^-型領域７２の下部７２ａに連結させる。ｎ型炭化珪素層４２ｃの、半導体基板４０のおもて面と空間変調ＪＴＥ構造７０との間にイオン注入されずにエピタキシャル成長時の不純物濃度のままで残る所定厚さｔ２の部分が第１ｎ型表面領域３４となる。

ｐ型領域７１の上部７１ｂおよびｐ^-型領域７２の上部７２ｂは、活性領域１におけるｎ型炭化珪素層４２ｃ内のイオン注入による拡散領域の形成と異なるタイミングで形成する。ｐ型領域７１の上部７１ｂとｐ^-型領域７２の上部７２ｂとは異なるタイミングで形成する。活性領域１におけるｎ型炭化珪素層４２ｃ内の拡散領域の形成と、ｐ型領域７１の上部７１ｂの形成と、ｐ^-型領域７２の上部７２ｂの形成と、を行う順序は適宜変更可能である。

その後、実施の形態１と同様に、不純物活性化のための熱処理以降の工程を順に行うことで、図６の炭化珪素半導体装置６０が完成する。

以上、説明したように、実施の形態２によれば、活性領域の外周部のｐ型外周領域の外側の端部に半導体基板のおもて面から離れるほど段階的に内側に所定幅で凹んだ段差が形成されていることで、空間変調ＪＴＥ構造の底部がｐ型外周領域の底部よりも半導体基板のおもて面から浅い深さ位置であったとしても、実施の形態１と同様の効果を得ることができる。

（実施例１）
上述した実施の形態２にかかる炭化珪素半導体装置６０（以下、実施例１とする：図６参照）の耐圧特性について検証した。図１０，１１は、それぞれ実施例１および比較例の耐圧特性をシミュレーションした結果を示す特性図である。図１０，１１の横軸は、それぞれ実施例１および比較例の空間変調ＪＴＥ構造７０，２００のｐ型領域７１，２０１を形成するためのアルミニウム（Ａｌ）のイオン注入ドーズ量（ＪＴＥドーズ量）である。図１０，１１の縦軸は、それぞれ実施例１および比較例のエッジ終端領域２の耐圧である。

図１０，１１には、ＭＯＳＦＥＴ（実施例１および比較例）の長時間動作によって半導体基板４０のおもて面上の絶縁層（フィールド酸化膜２５および層間絶縁膜１９）がプラスに帯電（プラス電荷が蓄積）した場合、ＭＯＳＦＥＴの長時間動作によって当該絶縁層がマイナスに帯電（マイナス電荷が蓄積）した場合、および、当該絶縁層が帯電していない通常時（電荷ゼロ）の３つの結果を示す。図１２は、比較例の耐圧構造を示す断面図である。

実施例１では、空間変調ＪＴＥ構造７０の上面（ｐ型領域７１およびｐ^-型領域７２の各上面）をｐ⁺⁺型コンタクト延在部１５ａの底部と同じ深さ位置とし、空間変調ＪＴＥ構造７０の底部をｐ⁺型延在部６１の下部６２の底部よりも半導体基板４０のおもて面から浅く、かつｐ型ベース延在部６４の底部よりも半導体基板４０のおもて面から深い位置とした。活性領域１の耐圧を１６００Ｖに設定した。

図１２に示す比較例２１０が実施例１と異なる点は、第１ｎ型表面領域３４を設けずに、空間変調ＪＴＥ構造２００の上面（ｐ型領域２０１およびｐ^-型領域２０２の各上面）を半導体基板４０のおもて面に露出させた点である。比較例２１０の空間変調ＪＴＥ構造２００を半導体基板４０のおもて面側から見たレイアウト（すなわち法線方向の位置や法線方向の幅）は、実施例１の空間変調ＪＴＥ構造７０と同様である。

従来の炭化珪素半導体装置１１０（以下、従来例とする：図１３参照）は、活性領域１０１の外周部１０１ｂのｐ⁺⁺型コンタクト延在部１１５ａ、ｐ型ベース延在部１１３ａおよびｐ⁺型延在部１２２ａによるｐ型外周領域の外側の端部が半導体基板１４０のおもて面に対して垂直面であり、かつ半導体基板１４０のおもて面に上面（ｐ型領域１３１およびｐ^-型領域１３２の各上面）を露出させた空間変調ＪＴＥ構造１３０を備える。

従来例の空間変調ＪＴＥ構造１３０を半導体基板１４０のおもて面側から見たレイアウトは、実施例１の空間変調ＪＴＥ構造７０と同様である。従来例のシミュレーション結果は図示省略するが、従来例では、ｐ⁺型領域１２２の底部の外側コーナー部１２２ｂ（ｐ型外周領域の底部の外側コーナー部）に電界が集中して、エッジ終端領域１０２の耐圧が低下し、活性領域１０１の耐圧よりも低くなることが確認された。

一方、図１１に示す結果から、比較例では、活性領域１の外周部１ｂのｐ型外周領域６５の外側の端部に、深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に所定幅ｗ１，ｗ２，ｗ３で凹んだ段差を形成したことで、従来例で生じた問題を解消（エッジ終端領域２の耐圧低下を抑制）することができ、エッジ終端領域２の耐圧を活性領域１の耐圧よりも若干高くすることができることが確認された。空間変調ＪＴＥ構造２００のｐ型領域２０１のキャリア濃度が１×１０¹⁷／ｃｍ³以上２．８×１０¹⁷／ｃｍ³以下の範囲Ｂ２であるときに、半導体基板４０のおもて面上の絶縁層の帯電の有無によらず、エッジ終端領域２の耐圧が活性領域１の耐圧以上の耐圧で安定した。

しかしながら、比較例では、エッジ終端領域２の耐圧と活性領域１の耐圧との差が小さく、他の要因で活性領域１の耐圧が高く確保された場合に、エッジ終端領域２でアバランシェ降伏が起きて、エッジ終端領域２の耐圧が活性領域１の耐圧よりも低くなる虞がある。このため、アバランシェ降伏に対して信頼性に劣る。上述した空間変調ＪＴＥ構造２００のｐ型領域２０１のキャリア濃度の数値範囲は、ｐ型領域２０１を形成するためにイオン注入されたアルミニウムの活性化率が１００％である場合の数値範囲である。ここでは、ｐ型領域２０１のキャリア濃度［／ｃｍ³］について、ＪＴＥの厚さを概ね０．５μｍとしているため、図１１の横軸のＪＴＥドーズ量［／ｃｍ²］を２×１０⁴倍した数値と概ね同じとしている。

それに対して、図１０に示す結果から、実施例１においては、比較例と比べて、エッジ終端領域２の耐圧を活性領域１の耐圧よりも十分に高くすることができ、アバランシェ降伏に対して十分な信頼性を見込めることが確認された。空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度が１．４×１０¹⁷／ｃｍ³以上２．０×１０¹⁷／ｃｍ³以下の範囲Ｂ１であるときに、半導体基板４０のおもて面上の絶縁層の帯電の有無によらず、エッジ終端領域２の耐圧が活性領域１の耐圧以上の耐圧で安定した。このため、ｐ型領域７１の狙いのキャリア濃度を上記キャリア濃度範囲Ｂ１の平均値である１．７×１０¹⁷／ｃｍ³とすることで、ｐ型領域７１のキャリア濃度のばらつきが約±２０％程度許容される。

一般的に、イオン注入の不純物濃度ばらつきの範囲は狙いの不純物濃度から±１０％未満程度である。このため、実施例１においては、空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度のばらつきの許容範囲を、イオン注入の不純物濃度ばらつきの範囲よりも広い範囲で確保することができることがわかる。上述した空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度の数値範囲は、ｐ型領域７１を形成するためにイオン注入されたアルミニウムの活性化率が１００％である場合の数値範囲である。ここでは、ｐ型領域７１のキャリア濃度［／ｃｍ³］について、ＪＴＥの厚さを概ね０．５μｍとしているため、図１０の横軸のＪＴＥドーズ量［／ｃｍ²］を２×１０⁴倍した数値と概ね同じとしている。

上述したように、一般的に炭化珪素層にイオン注入された不純物の活性化率（＝活性化した不純物の濃度／イオン注入した不純物の濃度×１００）は７０％以上８０％以下程度である。このため、例えば不純物の活性化率が７０％である場合、ｐ型領域７１のキャリア濃度を１．７×１０¹⁷／ｃｍ³とするには、イオン注入によるｐ型領域７１の狙いの不純物濃度を２．４×１０¹⁷／ｃｍ³以上程度（概ねキャリア濃度の１．４倍程度）とすればよい。このように、実施例１においては、空間変調ＪＴＥ構造７０のｐ型領域７１の不純物濃度をシミュレーションにより得ることができ、ｐ型領域７１の不純物濃度に基づいて従来方法により空間変調ＪＴＥ構造７０を設計すればよい。

図示省略するが、上述した実施の形態１にかかる炭化珪素半導体装置１０においても、実施例１と同様に、エッジ終端領域２の耐圧を活性領域１の耐圧よりも十分に高くすることができ、アバランシェ降伏に対して十分な信頼性を見込めることが発明者により確認されている。

（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１４は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置８０を半導体基板４０のおもて面側から見たレイアウトは図１と同様である。図１４には、図１の切断線Ａ－Ａ’における断面構造を示す。実施の形態３にかかる炭化珪素半導体装置８０が実施の形態２にかかる炭化珪素半導体装置６０（図６参照）と異なる点は、エッジ終端領域２の第１ｎ型表面領域３４の表面領域に、第１ｎ型表面領域３４およびｎ^-型ドリフト領域１２よりも不純物濃度の高い第２ｎ型表面領域（第５半導体領域）８１を設けた点である。

第２ｎ型表面領域８１は、第１ｎ型表面領域３４（ｎ型炭化珪素層４２ｃ）の内部にイオン注入により形成された拡散領域である。第２ｎ型表面領域８１は、ｐ⁺⁺型コンタクト延在部１５ａとｎ⁺型チャネルストッパ領域３３との間においてエッジ終端領域２の全域に、ｐ⁺⁺型コンタクト延在部１５ａおよびｎ⁺型チャネルストッパ領域３３に接して設けられている。第２ｎ型表面領域８１は、エッジ終端領域２における半導体基板４０のおもて面上の絶縁層（フィールド酸化膜２５および層間絶縁膜１９）に接する。第２ｎ型表面領域８１の厚さｔ３は、ｎ⁺型チャネルストッパ領域３３の厚さよりも薄いことがよい。第２ｎ型表面領域８１の厚さｔ３は、例えば０．１μｍ以上程度である。第２ｎ型表面領域８１は、空間変調ＪＴＥ構造７０（ｐ型領域７１およびｐ^-型領域７２）に接しない深さで、かつ可能な限り薄いことがよい。

第２ｎ型表面領域８１は、半導体基板４０のおもて面上の絶縁層に蓄積される電荷による第１ｎ型表面領域３４への悪影響を緩和する機能を有する。例えば、パッシベーション膜（不図示）と層間絶縁膜１９との間にマイナス電荷が蓄積されると、第１ｎ型表面領域３４の表面領域にホールが集まってｐ型の反転層が形成される虞がある。第１ｎ型表面領域３４の表面領域がｐ型に反転すると、耐圧特性への悪影響が大きくなり、急激に耐圧が低下する。実施の形態３において、第２ｎ型表面領域８１は、半導体基板４０のおもて面上の絶縁層に蓄積されたマイナス電荷によって第１ｎ型表面領域３４の表面領域がｐ型の反転することを抑制する。例えば、第２ｎ型表面領域８１の不純物濃度をｎ型電流拡散領域（不図示）や空間変調ＪＴＥ構造７０の不純物濃度と略同程度（例えば１０¹⁷／ｃｍ³台程度）にすることで、耐圧特性をより安定させることができる。

実施の形態３にかかる炭化珪素半導体装置８０の製造方法は、実施の形態２にかかる炭化珪素半導体装置６０の製造方法に、第２ｎ型表面領域を形成するためのイオン注入工程を追加すればよい。

以上、説明したように、実施の形態３によれば、第２ｎ型表面領域を設けることで、炭化珪素半導体装置の長時間動作によって半導体基板のおもて面上の絶縁層に蓄積される電荷による悪影響を緩和して、実施の形態１，２と同様の効果（耐圧変動を抑制して信頼性を向上させる）をさらに得ることができる。また、実施の形態３によれば、半導体基板のおもて面上の絶縁層に蓄積される電荷による悪影響が第２ｎ型表面領域によって緩和されることで、空間変調ＪＴＥ構造の不純物濃度の製造ばらつきが大きくなっても、耐圧変動を抑制することができる。

（実施例２）
上述した実施の形態３にかかる炭化珪素半導体装置８０（以下、実施例２とする：図１４参照）の耐圧特性について検証した。図１５は、実施例２の耐圧特性をシミュレーションした結果を示す特性図である。図１５の横軸は、それぞれ実施例２の空間変調ＪＴＥ構造７０のｐ型領域７１を形成するためのアルミニウムのイオン注入ドーズ量（ＪＴＥドーズ量）である。図１５の縦軸は、実施例２のエッジ終端領域２の耐圧である。

図１５には、ＭＯＳＦＥＴ（実施例２）の長時間動作によって半導体基板４０のおもて面上の絶縁層（フィールド酸化膜２５および層間絶縁膜１９）がプラスに帯電（プラス電荷が蓄積）した場合、ＭＯＳＦＥＴの長時間動作によって当該絶縁層がマイナスに帯電（マイナス電荷が蓄積）した場合、および、当該絶縁層が帯電していない通常時（電荷ゼロ）の３つの結果を示す。実施例２が実施例１と異なる点は、エッジ終端領域２の第１ｎ型表面領域３４の表面領域に、第２ｎ型表面領域８１を設けた点である。

図１５に示す結果から、実施例２においても、上述した比較例（図１１参照）と比べて、エッジ終端領域２の耐圧を活性領域１の耐圧よりも十分に高くすることができ、アバランシェ降伏に対して十分な信頼性を見込めることが確認された。また、実施例２においては、空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度が１．６×１０¹⁷／ｃｍ³以上３．８×１０¹⁷／ｃｍ³以下の範囲Ｃ１であるときに、半導体基板４０のおもて面上の絶縁層の帯電の有無によらず、エッジ終端領域２の耐圧が活性領域１の耐圧以上の耐圧で安定した。

したがって、実施例２においては、空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度の範囲Ｃ１を実施例１の空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度の範囲Ｂ１（図１０参照）よりも広くすることができる。すなわち、実施例２においては、実施例１よりも空間変調ＪＴＥ構造７０（ｐ型領域７１およびｐ^-型領域７２）の不純物濃度の製造ばらつきが大きくなっても、エッジ終端領域２の耐圧を活性領域１の耐圧以上の耐圧で安定して確保することができることが確認された。

実施例２においては、ｐ型領域７１の狙いのキャリア濃度を上記キャリア濃度範囲Ｃ１の平均値である２．７×１０¹⁷／ｃｍ³とすることで、ｐ型領域７１のキャリア濃度のばらつきが約±４０％程度許容される。上述した空間変調ＪＴＥ構造７０のｐ型領域７１のキャリア濃度の数値範囲は、ｐ型領域７１を形成するためにイオン注入されたアルミニウムの活性化率が１００％である場合の数値範囲である。ここでは、ｐ型領域７１のキャリア濃度［／ｃｍ³］について、ＪＴＥの厚さを概ね０．５μｍとしているため、図１５の横軸のＪＴＥドーズ量［／ｃｍ²］を２×１０⁴倍した数値と概ね同じとしている。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、空間変調ＪＴＥ構造は、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域（第１の第２導電型耐圧領域）の外側（ＪＴＥ領域とその外側のｎ^-型ドリフト領域との間）に、ＪＴＥ領域に隣接して、ＪＴＥ領域の不純物濃度とｎ^-型ドリフト領域の不純物濃度との中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置した構造であってもよい。この場合、空間変調領域は、ＪＴＥ領域と同じ不純物濃度のｐ型領域と、ｎ^-型ドリフト領域と、を所定パターンで交互に繰り返し隣接して配置してなる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ 活性領域
１ａ 活性領域の中央部
１ｂ 活性領域の外周部
２ エッジ終端領域
１０，６０，８０ 炭化珪素半導体装置
１１ ｎ⁺型ドレイン領域
１２ ｎ^-型ドリフト領域
１３ ｐ型ベース領域
１３ａ，６４ ｐ型ベース延在部
１４ ｎ⁺型ソース領域
１５ ｐ⁺⁺型コンタクト領域
１５ａ ｐ⁺⁺型コンタクト延在部
１５ｂ ｐ⁺⁺型コンタクト延在部の底部の外側コーナー部
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 層間絶縁膜
２０ ソース電極
２１，２２ ｐ⁺型領域
２２ａ，６１ ｐ⁺型延在部
２２ｂ ｐ⁺型延在部の底部の外側コーナー部
２３ ドレイン電極
２４，６５ ｐ型外周領域
２４ｂ ｐ型外周領域の底部の外側コーナー部
２５ フィールド酸化膜
２６ ゲートポリシリコン配線層
３０，７０ 空間変調ＪＴＥ構造
３０ａ，３０ｃ ＪＴＥ領域
３０ｂ、３０ｄ 空間変調領域
３１，７１ 空間変調ＪＴＥ構造のｐ型領域
３２，７２ 空間変調ＪＴＥ構造のｐ^-型領域
３３ ｎ⁺型チャネルストッパ領域
３４ エッジ終端領域の第１ｎ型表面領域
４０ 半導体基板
４１ ｎ⁺型出発基板
４２，４２ａ，４２ｂ，４２ｃ ｎ型の炭化珪素層
５０ 半導体ウエハ
５０ａ チップ領域
５０ｂ ダイシングライン
５１ ｎ⁺型出発ウエハ
５２，６２ ｐ⁺型延在部の下部
５３，６３ ｐ⁺型延在部の上部
７１ａ 空間変調ＪＴＥ構造のｐ型領域の下部
７２ａ 空間変調ＪＴＥ構造のｐ^-型領域の下部
７１ｂ 空間変調ＪＴＥ構造のｐ型領域の上部
７２ｂ 空間変調ＪＴＥ構造のｐ^-型領域の上部
８１ エッジ終端領域の第２ｎ型表面領域
ｔ１，ｔ２ エッジ終端領域の第１ｎ型表面領域の厚さ
ｔ３ エッジ終端領域の第２ｎ型表面領域の厚さ
ｗ１，ｗ２，ｗ３ ｐ型外周領域の外側の端部の段差の幅

Claims (12)

1. 炭化珪素からなり、全面にわたって平坦な第１主面を有する半導体基板と、
   前記半導体基板に設けられた活性領域と、
   前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
   前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
   前記活性領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
   前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に設けられ、前記素子構造の周囲を囲む第２導電型外周領域と、
   前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
   前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
   前記終端領域において前記第１半導体領域の内部に、前記第１主面から離れた深さ位置で、前記活性領域の周囲を囲む同心状に互いに離れて設けられた複数の第２導電型耐圧領域と、
   複数の前記第２導電型耐圧領域で構成され、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた耐圧構造と、
   を備え、
   前記第２導電型外周領域の外側の端部は、前記第１主面に対して垂直面であり、
   前記第２導電型耐圧領域の底部は、前記第２導電型外周領域の底部よりも前記第１主面から深い位置にあり、
   複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域は、前記第２導電型外周領域の底部の外側コーナー部を囲むことを特徴とする炭化珪素半導体装置。
2. 前記素子構造は、
   前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第３半導体領域と、
   前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、
   を備え、
   前記第２導電型外周領域は、
   前記第２半導体領域の前記素子構造よりも外側に配置された部分である第１外周領域と、
   前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分であり、前記第１外周領域と前記第１半導体領域との間に、前記第１外周領域および前記第１半導体領域に接して設けられた第２外周領域と、
   前記第１主面と前記第１外周領域との間に、前記第１外周領域に接して設けられた、前記第１外周領域よりも不純物濃度の高い第３外周領域と、を有し、
   前記第１の第２導電型耐圧領域は、前記第２外周領域の底部の外側コーナー部を囲むことを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 炭化珪素からなり、全面にわたって平坦な第１主面を有する半導体基板と、
   前記半導体基板に設けられた活性領域と、
   前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
   前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
   前記活性領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
   前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に設けられ、前記素子構造の周囲を囲む第２導電型外周領域と、
   前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
   前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
   前記終端領域において前記第１半導体領域の内部に、前記第１主面から離れた深さ位置で、前記活性領域の周囲を囲む同心状に互いに離れて設けられた複数の第２導電型耐圧領域と、
   複数の前記第２導電型耐圧領域で構成され、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた耐圧構造と、
   を備え、
   前記第２導電型外周領域の外側の端部に、深さ方向に前記第１主面から離れるほど段階的に内側に所定幅で凹んだ複数段の段差が形成され、当該段差に応じて法線方向に外側に延在して前記第１主面に近いほど外側で終端する複数の延在部を有し、
   前記第２導電型耐圧領域の底部は、前記第２導電型外周領域の底部よりも前記第１主面側に浅い深さ位置にあり、
   前記第２導電型耐圧領域の上面は、複数の前記延在部のうちの最も前記第１主面側の第１延在部の底部と同じ深さ位置か、または前記第１延在部の底部よりも前記第１主面側に浅い深さ位置にあり、
   複数の前記第２導電型耐圧領域のうちの最も内側の第１の第２導電型耐圧領域は、前記第１延在部の底部の外側コーナー部に接するか、または前記第１延在部の底部の外側コーナー部を囲むことを特徴とする炭化珪素半導体装置。
4. 前記所定幅は、２μｍ以上であることを特徴とする請求項３に記載の炭化珪素半導体装置。
5. 前記第２導電型外周領域の、前記耐圧構造よりも前記第２主面側に深い部分の第２導電型不純物濃度は、１×１０¹⁹／ｃｍ³以下であることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
6. 前記素子構造は、
   前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第３半導体領域と、
   前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、
   を備え、
   前記第２導電型外周領域は、
   前記第２半導体領域の前記素子構造よりも外側に配置された部分である第１外周領域と、
   前記第２導電型高濃度領域の前記素子構造よりも外側に配置された部分であり、前記第１外周領域と前記第１半導体領域との間に、前記第１外周領域および前記第１半導体領域に接して設けられた第２外周領域と、
   前記第１主面と前記第１外周領域との間に、前記第１外周領域に接して設けられた、前記第１外周領域よりも不純物濃度の高い第３外周領域と、を有し、
   前記第２導電型外周領域の外側の端部の前記段差は、前記第１外周領域が前記第３外周領域よりも内側で終端し、前記第２外周領域が前記第１外周領域よりも内側で終端していることで形成され、
   前記第２導電型外周領域の外側の端部の前記第１延在部は、前記第３外周領域のうち前記第１外周領域よりも外側に位置する部分であり、
   前記第１の第２導電型耐圧領域は、前記第３外周領域の底部の外側コーナー部に接するか、または前記第３外周領域の底部の外側コーナー部を囲むことを特徴とする請求項３～５のいずれか一つに記載の炭化珪素半導体装置。
7. 前記第１主面と前記耐圧構造との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域が設けられていることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
8. 前記第２導電型耐圧領域のキャリア濃度は、前記第２半導体領域のキャリア濃度以上で、前記第２導電型高濃度領域のキャリア濃度よりも低いことを特徴とする請求項２または６に記載の炭化珪素半導体装置。
9. 前記耐圧構造は、
   前記第１の第２導電型耐圧領域と、
   複数の前記第２導電型耐圧領域のうち、前記第１の第２導電型耐圧領域の外側に隣り合う、前記第１の第２導電型耐圧領域と同じ不純物濃度の複数の第２の第２導電型耐圧領域と、
   複数の前記第２導電型耐圧領域のうち、前記第１の第２導電型耐圧領域の外側に隣接し、互いに隣り合うすべての前記第２の第２導電型耐圧領域間に位置し、最も外側の前記第２導電型耐圧領域よりも外側まで延在する、前記第１の第２導電型耐圧領域よりも不純物濃度の低い第３の第２導電型耐圧領域と、
   複数の前記第２導電型耐圧領域のうちの前記第１の第２導電型耐圧領域、前記第２の第２導電型耐圧領域および前記第３の第２導電型耐圧領域を除く残りの、前記第３の第２導電型耐圧領域の外側に隣り合う、前記第３の第２導電型耐圧領域と同じ不純物濃度の複数の第４の第２導電型耐圧領域と、を有し、
   前記第１の第２導電型耐圧領域の外側に、前記第１の第２導電型耐圧領域に隣接して、前記第１の第２導電型耐圧領域の不純物濃度と前記第３の第２導電型耐圧領域の不純物濃度との中間の不純物濃度と空間的に等価な不純物濃度分布を有する第１空間変調領域を配置し、
   かつ前記第３の第２導電型耐圧領域の外側に、前記第３の第２導電型耐圧領域に隣接して、前記第３の第２導電型耐圧領域の不純物濃度と前記第１半導体領域の不純物濃度との中間の不純物濃度と空間的に等価な不純物濃度分布を有する第２空間変調領域を配置することで、全体の第２導電型不純物濃度を内側から外側へ向って緩やかに減少させた構造であり、
   前記第１空間変調領域は、前記第２の第２導電型耐圧領域と前記第３の第２導電型耐圧領域の一部とを所定パターンで交互に繰り返し隣接して配置してなり、
   前記第２空間変調領域は、前記第４の第２導電型耐圧領域と前記第１半導体領域とを所定パターンで交互に繰り返し隣接して配置してなることを特徴とする請求項１～８のいずれか一つに記載の炭化珪素半導体装置。
10. 前記第４半導体領域の表面領域に、前記第４半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域が設けられていることを特徴とする請求項７に記載の炭化珪素半導体装置。
11. 前記第１主面と前記第１半導体領域との間において、前記第４半導体領域よりも外側に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備え、
    前記第５半導体領域の厚さは、前記第６半導体領域の厚さよりも薄いことを特徴とする請求項１０に記載の炭化珪素半導体装置。
12. 前記第５半導体領域の厚さは、０．１μｍ以上であることを特徴とする請求項１０または１１に記載の炭化珪素半導体装置。

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