KR20200105350A - 수퍼 정션 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

수퍼 정션 반도체 장치는, 활성 영역, 활성 영역을 둘러싸는 주변 영역 및 활성 영역 및 주변 영역 사이의 일부에 정의된 전환 영역을 갖는 제1 도전형의 기판, 기판의 상부에 구비되며, 제1 도전형을 갖는 에피택셜층, 에피택셜층 내부에 각각 수직 방향으로 연장되고, 수평 방향으로 교대로 배열된 제2 도전형을 갖는 필러들, 활성 영역 내 및 에피택셜층 상에 구비되고, 에피택셜층 및 필러들를 가로질러 수평 방향으로 연장된 게이트 구조물, 전환 영역 내 및 에피택셜층 상에 구비되며, 게이트 구조물과 전기적으로 연결된 게이트 패드부 및 게이트 패드부의 하부 및 에피택셜층의 상부 사이에 구비되며, 게이트 패드부에서 발생하는 리버스 리커버리 전류를 분산시킬 수 있도록 구비된 리버스 리커버리층을 포함한다.

Description

수퍼 정션 반도체 장치 및 이의 제조 방법{SUPER JUNCTION SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 수퍼 정션 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 수퍼 정션 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 전력 반도체 소자의 순방향 특성과 항복 전압 사이의 상충관계(trade-off)를 개선하기 위해 수퍼 정션(super junction) 구조를 갖는 반도체 장치가 널리 이용되고 있다.
종래 기술에 따르면, 상기 수퍼 정션 반도체 장치는 상호 이격되어 교대로 배열된 복수의 N형-필러 및 P형-필러, P-바디 영역, 게이트 구조물 및 액티브 영역을 전체적으로 둘러싸는 종단 링(termination ring)을 포함한다. 이로써, 상기 수퍼 정션 반도체 장치는 상대적으로 감소된 온저항 값을 가짐에 따라, 상기 수퍼 정션 반도체 장치의 크기를 줄일 수 있다. 결과적으로 상기 수퍼 정션 반도체 장치는 감소된 커패시턴스를 가짐에 따라 개선된 스위칭 특성을 가질 수 있다.
하지만, 상기 수퍼 정션 반도체 장치에는 상기 P-body 영역 및 N-형 필러 사이에 기생적인 P-바디 다이오드가 형성된다. 상기 P-바디 다이오드가 온 상태에서 오프 상태로 스위칭될 때, 리버스 리커버리(reverse recovery) 현상이 발생할 수 있다. 상기 리버스 리커버리 발생시, 상기 P-바디 다이오드 내에 소수 캐리어가 제거됨으로써, 리버스 리커버리 전류(Isd)가 발생한다. 이때, 리버스 리커버리(dt/di)는 부유 용량에 의하여 상대적으로 높은 전압 오버슈트(voltage overshoot)를 야기할 수 있다. 결과적으로 게이트-드레인 전하량의 증가 및 전류 집중하는 현상이 발생할 수 있다.
특히, 상기 게이트 구조물에 전원을 공급하는 게이트 패드의 하부에 리버스 리커버리 전류가 발생한다. 이때, 상기 종단 링이 형성된 주변 영역 및 게이트 패드 사이의 경계 영역에 상기 리버스 리커버리 전류가 집중된다. 이로써, 상기 경계 영역에 전류 밀도가 증가되고, 저항에 의한 파워 손실에 따른 격자 온도가 증가할 수 이다. 결과적으로 게이트 패드 및 종단 링에 인접하는 위치에서 번트 현상이 발생할 수 있다.
본 발명의 실시예들은 게이트 패드의 하부에서 발생하는 리버스 리커버리 전류를 효과적으로 분산시킴으로써 상기 게이트 패드에 인접하는 위치에서 발생할 수 있는 번트 현상을 억제할 수 있는 수퍼 정션 반도체 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 수퍼 정션 반도체 장치는, 활성 영역, 상기 활성 영역을 둘러싸는 주변 영역 및 상기 활성 영역 및 상기 주변 영역 사이의 일부에 정의된 전환 영역을 갖는 제1 도전형의 기판, 상기 기판의 상부에 구비되며, 상기 제1 도전형을 갖는 에피택셜층, 상기 에피택셜층 내부에 각각 수직 방향으로 연장되고, 수평 방향으로 교대로 배열된 제2 도전형을 갖는 필러들, 상기 활성 영역 내 및 상기 에피택셜층 상에 구비되고, 상기 상기 에피택셜층 및 상기 필러들를 가로질러 수평 방향으로 연장된 게이트 구조물, 상기 전환 영역 내 및 상기 에피택셜층 상에 구비되며, 상기 게이트 구조물과 전기적으로 연결된 게이트 패드부 및 상기 게이트 패드부의 하부 및 상기 에피택셜층의 상부 사이에 구비되며, 상기 게이트 패드부에서 발생하는 리버스 리커버리 전류를 분산시킬 수 있도록 구비된 리버스 리커버리층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부와 실질적으로을 동일한 면적을 갖도록 구비될 수 있다.
여기서, 상기 리버스 리커버리층은 평면으로 볼 때 상기 게이트 패드부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부 및 상기 종단 영역 사이의 경계 영역에 구비될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부를 둘러싸도록 구비된 것을 특징으로 하는 수퍼 정션 반도체 장치.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부의 하부 및 상기 종단 영역을 따라 구비될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물들 각각은, 상기 제1 및 제2 도전형 필러들을 순차적으로 가로지도록 상기 수평 방향으로 연장된 게이트 절연막, 상기 게이트 절연막 상에 위치하는 게이트 전극 및 상기 게이트 전극의 상에 층간 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 패드 및 상기 리버스 리커버리 층 사이에 개재된 확산 영역이 추가적으로 구비될 수 있다.
여기서, 상기 확산 영역 및 상기 리버스 리커버리층은 제2 도전형을 가질 수 있다. 또한, 상기 리버스 리커버리층은 상기 확산 영역보다 높은 이온 농도를 가질 수 있다.
본 발명의 실시예들에 따른 수퍼 정션 반도체 장치의 제조 방법에 있어서, 활성 영역, 상기 활성 영역을 둘러싸는 주변 영역 및 상기 활성 영역 및 상기 주변 영역 사이의 일부에 정의된 전환 영역을 갖는 제1 도전형의 기판을 준비한 후, 상기 기판의 상부에, 상기 제1 도전형을 갖는 에피택셜층을 형성한다. 상기 에피택셜층 내부에 각각 수직 방향으로 연장되고, 수평 방향으로 교대로 배열된 제2 도전형을 갖는 필러들을 형성한다. 이어서, 상기 전환 영역 내 및 상기 에피택셜층의 상부에, 리버스 리커버리 전류를 분산시킬 수 있도록 구비된 리버스 리커버리층을 형성하고, 상기 활성 영역 내 및 상기 에피택셜층 상에, 상기 상기 에피택셜층 및 상기 필러들를 가로질러 수평 방향으로 연장된 게이트 구조물을 형성한다. 상기 전환 영역 내 및 상기 에피택셜층 상에, 상기 게이트 구조물과 전기적으로 연결된 게이트 패드부를 형성한다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 종단 영역 및 상기 전환 영역 사이의 경계 영역에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부와 실질적으로을 동일한 면적을 갖도록 형성될 수 있다.
여기서, 상기 리버스 리커버리층은 평면으로 볼 때 상기 게이트 패드부와 중첩되도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부를 둘러싸도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부의 하부 및 상기 종단 영역을 따라 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 이온 주입 공정을 통하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 패드부 및 상기 리버스 리커버리층 사이에 확산 영역이 추가적으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 확산 영역 및 상기 리버스 리커버리층은 상기 제2 도전형을 갖도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리버스 리커버리층은 상기 확산 영역보다 높은 이온 농도를 갖도록 형성될 수 있다.
본 발명의 실시예들에 따른 수퍼 정션 반도체 장치는, 전환 영역 주위에 리버스 리커버리층을 포함한다. 따라서, 리버스 리커버리 전류(Isd)가 전환 영역(TR) 및 주변 영역(PR)의 경계 영역에 집중될 때, 상기 리버스 리커버리층이 리버스 리커버리 전류(Isd)가 흐를 수 있는 전환 영역(TR)에 형성되어 저항을 감소시킨다. 이로써, 격자 온도의 증가가 억제됨에 따라 상기 경계 영역 주위에서의 번트 현상을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 활성 영역(cell region; CR)을 설명하기 위한 단면도이다.
도 3는 도 1의 전환 영역(pad region; PR)을 설명하기 위한 단면도이다.
도 4는 도 1의 주면 영역(peripheral edge region; PER)을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 수퍼 정션 MOSFET에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 활성 영역(active region; AR)을 설명하기 위한 단면도이다. 도 3는 도 1의 전환 영역(transition region; TR)을 설명하기 위한 단면도이다. 도 4는 도 1의 주면 영역(peripheral region; PR)을 설명하기 위한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치(100)는 기판(105), 애피택셜층(120), 필러들(130), 게이트 패드(150), 게이트 구조물(160), 소스 전극(170) 및 리버스 리커버리층(140)을 포함한다.
상기 기판(105)은 실리콘 기판을 포함한다. 상기 기판(105)은 제1 도전형, 예를 들면 고농도 n+형 도전형을 갖는다.
상기 기판(105)은 활성 영역(AR), 주변 영역(PR) 및 전환 영역(TR)으로 구획된다. 상기 활성 영역(AR)에는 직사각형의 반도체 장치의 중앙부에 배치된다. 상기 활성 영역(AR)에는 파워 MOSFET이 형성된다. 상기 주변 영역(PR)은 상기 활성 영역(AR)을 둘러싸도록 구비된다. 한편, 상기 전환 영역(TR)은 상기 활성 영역(AR) 및 주변 영역(PR)의 사이의 일부에 정의된다.
상기 애피택셜층(120)은 제1 도전형, 예를 들면 저농도의 n형 도전형을 갖는다. 상기 애피택셜층(120)은 에피택셜(epitaxial) 성장 공정에 의해 상기 기판(105)으로부터 형성될 수 있다. 상기 애피택셜층(120)은 상기 활성 영역(AR), 주변 영역(PR) 및 전환 영역(TR)을 포함하는 기판 전체에 걸쳐 형성된다.
상기 필러들(130)은 에피택셜층(120) 내부에 각각 수직 방향으로 연장된다. 상기 필러드(130)은 상기 에피택셜층(120)을 수직 방향으로 관통하도록 형성될 수 있다. 상기 필러들(130)은 제2 도전형을 가질 수 있다. 즉, 상기 애피택셜층(120)이 n형 도전성을 가질 경우, 상기 필러(130)은 p형 도전성을 가질 수 있다. 상기 필러들(130)은 상기 활성 영역(AR), 주변 영역(PR)을 포함하는 기판(105) 전체에 걸쳐 형성된다. 즉, 상기 필러들(130)은, 활성 영역(AR) 내에 구비된 활성 필러들(131), 전환 영역(TR) 내에 구비된 패드 필러들(132) 및 주변 영역(PR) 내에 구비된 주변 필러들(133)을 포함할 수 있다.
또한, 상기 필러들(130)은 수평 방향으로 교대로 배열될 수 있다. 즉, 상기필러(130)은 수평 방향으로 서로 이격되어 배열된다. 이로써, 상기 필러들(130) 및 애피택셜층(130)은 상호 서로 교대로 배열될 수 있다.
상기 활성 필러들(131)의 상부에는 P-바디 영역(146)이 구비된다. 또한, 상기 P-바디 영역(146) 내의 상부에는 제2 도전형의 고농도 영역(147)이 구비된다. 이로써, 상기 P-바디 영역(146) 및 고농도 영역(147)은 상대적으로 낮은 저항을 가짐에 따라, 상기 활성 필러들(131) 및 소스 전극(170) 사이의 전기적 연결을 안정적으로 확보할 수 있다.
상기 게이트 구조물(160)들은 상기 활성 영역(AR) 내 및 상기 에피택셜층(121) 상에 구비된다. 상기 게이트 구조물(160)은 상기 활성 에피택셜층(121) 및 상기 활성 필러들(131)을 가로질러 수평 방향으로 연장된다. 상기 게이트 구조물(160)은 스트라이프 형태를 가질 수 있다. 상기 게이트 구조물(160)이 복수로 구비될 경우, 상호 이격되도록 배열된다. 구체적으로, 게이트 구조물(160)들은 육각형 형태를 이루는 활성 에피택셜층들(121) 사이의 상방을 지나도록 위치한다.
상기 게이트 구조물(160)이 스트라이프 형태를 가지므로, 게이트 구조물(160)의 면적이 상대적으로 좁아 수퍼 정션 반도체 장치(100)의 입력 커패시턴스가 감소한다.
상기 게이트 구조물(160)은 게이트 절연막(162), 게이트 전극(164) 및 하드 마스크막(166)을 포함한다.
상기 게이트 절연막(162)은 활성 에피택셜층(121)들 사이의 상방을 지나도록 구비된다. 상기 게이트 절연막(162)의 예로는 실리콘 산화막을 들 수 있다.
상기 게이트 전극(164)은 게이트 절연막(162) 상에 위치한다. 게이트 전극(164)의 폭은 게이트 절연막(162)의 폭보다 좁을 수 있다. 게이트 전극(164)의 예로는 폴리 실리콘을 들 수 있다.
하드 마스크막(166)은 게이트 전극(164) 및 게이트 절연막(162)을 둘러싸도록 구비된다. 하드 마스크막(166)은 게이트 전극(164) 및 소스 전극(170)을 상호 전기적으로 절연시킨다. 하드 마스크막(166)의 예로는 질화막을 들 수 있다.
한편, 도시되지는 않았지만 게이트 구조물(160)은 트렌치 구조를 가질 수도 있다. 이때, 게이트 구조물(160)은 활성 에피택셜층(121)의 내부로 연장되어 형성된다. 이때, 상기 트렌치 구조를 갖는 경우 활성 필러들(131) 사이의 간격을 줄일 수 있으므로, 수퍼 정션 반도체 장치(100)의 집적도 향상에 따른 순방향 특성 개선할 수 있다.
도 3를 참조하면, 상기 게이트 패드부(150)은 전환 영역(TR) 내에 상기 전환 에피택셜층(123) 및 전환 필러들(133) 상에 구비된다. 상기 게이트 패드부(150)는 상기 게이트 구조물(160)에 전기적으로 연결된다. 상기 게이트 패드부(150)는 예를 들면, 게이트 구조물(160)에 포함된 게이트 전극(164)과 전기적으로 연결될 수 있다.
상기 게이트 패드부(150)는 상기 전환 에피택셜층(133) 상에 구비된 필드 산화막(151), 층간 절연막(153) 및 게이트 패드(155)를 포함한다.
상기 필드 산화막(151)은 상기 전환 영역(TR) 내의 전환 에피택셜층(123) 상에 구비된다. 상기 필드 산화막(151)은 에피택셜층(120)을 산화시켜 상기 활성 영역으로부터 전환 영역을 전기적으로 분리시킬 수 있다.
상기 층간 절연막(153)은 상기 필드 산화막을 덮도록 구비된다. 상기 층간 절연막은 상기 게이트 패드부를 다른 구성요소로부터 전기적으로 절연시킨다.
상기 게이트 패드(155)는 층간 절연막(153)에 의하여 노출된 상기 필드 산화막(151)의 일부 상 및 상기 층간 절연막(153) 상에 구비된다.
상기 게이트 패드(155)는 활성 영역(AR)에 구비된 게이트 전극(164)과 전기적으로 연결된다.
상기 게이트 패드부(150)가 형성된 전환 영역(TR)의 하부 또한, 전환 애피택셜층(123) 및 전환 필러들(133)이 구비된다.
상기 리버스 리커버리층(140)은 상기 게이트 패드부(150)의 하부에 구비된다. 또한, 상기 리버스 리커버리층(140)은 상기 전환 영역(TR) 내에 위치할 수 있다. 상기 리버스 리커버리층(140)은 전환 영역(TR)에 대응되도록 구비되어, 상기 게이트 패드부(150)과 동일한 면적을 가질 수 있다.
이와 다르게, 상기 리버스 리커버리층(140)은 상기 전환 영역(TR) 및 상기 주변 영역(PR)을 따라 형성될 수 있다.
상기 리버스 리커버리층(140)은 제2 도전형, 예를 들면 P형 도전성을 가질 수 있다. 상기 리버스 리커버리층(140)은 3족 원소, 예를 들면, 붕소, 갈륨, 인듐 등의 불순물 원소를 이온 주입 공정을 통하여 형성될 수 있다.
상기 리버스 리커버리층(140)은 상기 게이트 패드부(150)에서 발생하는 리버스 리커버리 전류를 분산시킬 수 있도록 구비된다.
상기 수퍼 정션 반도체 장치(100)가 온 상태에서 오프 상태로 스위칭될 때, 리버스 리커버리(reverse recovery) 현상이 발생할 수 있다. 특히, 상기 전환 영역(TR) 상에 게이트 패드부(150)의 하부에서 리버스 리커버리가 발생된다. 이때, 리버스 리커버리 전류(Isd)가 상기 전환 영역(TR) 및 주변 영역(PR)의 경계 영역에 집중될 수 있다. 이때, 상기 리버스 리커버리 전류(Isd)가 흐를 수 있는 전환 영역(TR)에 형성된 상기 리버스 리커버리층(140)이 저항을 감소시켜, 격자 온도의 증가를 억제할 수 있다. 결과적으로 상기 경계 영역 주위에서의 번트 현상을 억제할 수 있다.
다시 도 2를 참조하면, 상기 소스 전극(170)은 에피택셜층(120) 상부에 게이트 구조물(140)들을 덮도록 구비된다. 한편, 드레인 전극(180)은 기판(110)의 하부면에 형성된다.
다시 도 3을 참조하면, 상기 전환 영역(TR) 내 전환 필러들(133)과 전환 애피택셜층(132)의 상부에는 확산 영역(148)이 추가적으로 구비될 수 있다. 상기 확산 영역(148) 중 수평 방향을 따른 단부는 상기 활성 영역(AR)의 첫번째 활성 필러(131)에 브릿징될 수 있다. 이로써, 상기 확산 영역(148)은 상기 전환 영역(TR) 내의 전환 필러들(133)을 상기 활성 영역(AR) 내에 구비된 활성 필러들(131) 중 하나와 연결될 수 있다. 결과적으로 상기 전환 필러들(133)은, 상기 확산 영역(148) 및 활성 필러들(131)을 통하여 소스 전극(170)과 연결될 수 있다.
따라서, 상기 확산 영역(148)은 전환 영역(TR) 내에서 전환 필러들(133)과 전환 에피택셜층(123) 상부를 가로질러서 형성된다. 이때, 상기 전환 영역(TR)은 상기 확산 영역(148)의 폭에 의하여 정의될 수 있다.
상기 확산 영역(148)은 상기 활성 영역 내의 P-바디(P-body) 영역과 유사한 도핑 농도를 가질 수 있다.
한편, 상기 리버스 리커버리층(140)은 상기 확산 영역(148)보다 높은 이온 농도를 가질 수 있다. 이로써, 리버스 리커버리 전류(Isd)가 흐를 경우, 전환 영역(TR)에 형성된 상기 리버스 리커버리층(140)이 상기 리버스 리커버리 전류에 대한 저항을 효과적으로 감소시킬 수 있다.
도 4를 참조하면, 주변 영역(PR)에는 필드 플레이트 전극(168)이 형성된다. 상기 필드 플레이트 전극(168)은 플로팅 상태를 가질 수 있다. 이로써, 상기 필드 플레이트 전극(168)은 더미 전극이라고도 칭하여 진다.
상기 필드 플레이트 전극(168)은 상기 주변 영역(PR) 내 주변 에피택셜층(122) 상에 배치된다. 상기 필드 플레이트 전극(168)은 예를 들면 폴리실리콘 물질로 이루어질 수 있다. 한편, 층간 절연막(171)은 상기 필드 플레이트 전극(168)을 덮도록 구비된다. 또한, 상기 층간 절연막(171)을 덮는 표면 보호막(175)이 형성된다.
한편, 상술한 바와 같이 상기 주변 영역에도 주변 에피택셜층들(122) 및 주변 필러들(132)이 각각 수평 방향으로 연장된다. 또한, 상기 주변 에피택셜층들(122) 및 주변 필러들(132)이 상호 교대로 배열될 수 있다.
상기 주변 영역(PR)에는 필드 플레이트 전극(168)이 구비됨에 따라, 전계 집중을 완화하고 나아가 항복 전압을 증가시켜 상기 수퍼 정션 반도체 장치(100)이 향상된 내압을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치(200)는 기판, 애피택셜층, 필러들, 게이트 패드, 게이트 구조물, 소스 전극 및 리버스 리커버리층(240)을 포함한다. 여기서, 기판, 애피택셜층, 필러들, 게이트 패드, 게이트 구조물 및 소스 전극은 도1 내지 도 4를 참조로 설명한 구성요소들과 실질적으로 동일하다. 이에 리버스 리커버리층(240)을 중심으로 상세하게 설명하기로 한다.
상기 리버스 리커버리층(240)은 상기 전환 영역(TR) 및 상기 주변 영역(PR)의 경계 부분에 선택적으로 형성된다. 따라서, 상기 리버스 리커버리층(240)은 상기 전환 영역(TR) 및 상기 주변 영역(PR)의 경계 부분의 저항을 감소시킨다. 이로써, 리버스 리커버리층(240)은 격자 온도의 증가를 억제할 수 있다. 결과적으로 상기 경계 영역 주위에서의 번트 현상을 억제할 수 있다.
도 6은 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치를 설명하기 위한 평면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 수퍼 정션 반도체 장치(300)는 기판, 애피택셜층, 필러들, 게이트 패드, 게이트 구조물, 소스 전극 및 리버스 리커버리층(340)을 포함한다. 여기서, 기판, 애피택셜층, 필러들, 게이트 패드, 게이트 구조물 및 소스 전극은 도1 내지 도 4를 참조로 설명한 구성요소들과 실질적으로 동일하다. 이에 리버스 리커버리층(340)을 중심으로 상세하게 설명하기로 한다.
상기 리버스 리커버리층(340)은 상기 전환 영역(TR)을 둘러싸도록 구비된다. 따라서, 상기 리버스 리커버리층(340)은 상기 전환 영역(TR) 및 상기 주변 영역(PR)의 경계 부분의 저항을 감소시킨다. 이로써, 리버스 리커버리층(340)은 격자 온도의 증가를 억제할 수 있다. 결과적으로 상기 경계 영역 주위에서의 번트 현상을 억제할 수 있다.
도 7 내지 도 10은 본 발명에 따른 수퍼 정션 MOSTFET의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 제1 도전형 기판(405) 상에 제1 도전형의 에피택셜층(420)을 형성한다. 상기 에피택셜층(420)은 에피택셜 공정을 통하여 형성된다.
도 8을 참조하면, 버퍼(buffer) 산화막(411)이 에피택셜층(120) 상에 형성되고, 폴리실리콘막(413)이 형성된다.
도 9를 참조하면 기판(405)의 상면에 형성된 폴리실리콘막(413) 및 버퍼 산화막(4115)이 기판(405)으로부터 제거된다. 이를 위하여 화학적 기계적 연마 공정이 수행된다.
도 10을 참조하면, 트렌치들(425)은 통상적인 마스크(429) 및 실리콘 식각 기술들을 사용해서 형성된다.
이어서, 트렌치들(425)은 에피텍시 실리콘(430)으로 매립되고, 포스트-베이크(post bake) 공정을 수행한다. 이후, 실리콘 표면을 평탄화하기 위해 수행된다. 이로써, 상기 트렌치들(425) 내에 필러들이 형성된다.
다시 도 1 내지 도 4를 참조하면, 제1 이온 주입 공정이 수행되어, 액티브 영역(AR)에 P-바디 영역(146) 및 전환 영역(TR)에 확산 영역(148)을 형성한다. 이어서, 상기 확산 영역(148) 내에 추가적으로 리버스 리커버리층(140)을 추가적으로 형성한다.
이후, 산화 공정이 수행되어 필드 산화막(field oxidation; 151)이 형성된다. 다음으로, 공지된 기술들을 이용하여, 게이트 산화막(162) 및 게이트 폴리실리콘으로 이루어진 게이트 전극을 형성한다. 이로써, 게이트 구조물이 형성된다.
상기 게이트 구조물을 이온 주입 공정의 마스크로 이용하여 상기 활성 영역 내의 P-바디 영역들(146)에 이온을 주입하여 고농도 영역(147)을 형성한다.
이후, 층간 절연막(153)은 증착 공정 및 리플로우(reflow) 공정을 통하여 형성된다. 이후, 콘택 윈도우들(windows)에서 상기 층간 절연막, 게이트 산화막을 패터닝하여, 상기 고농도 영역을 노출시키는 콘택 개구들(openings)가 형성된다.
이후, 상기 콘택 개구들을 매립하는 금속층이 형성된다. 이로써, 소스 전극(160)이 고농도 영역들(147)을 통하여 필러들(131)과 연결될 수 있다.
한편, 기판(405)의 후면에 드레인 전극(180)을 형성하기 위해 추가 공정이 수행될 수 있다.
상술한 바와 같이, 본 발명에 따른 수퍼 정션 반도체 장치 및 그 제조 방법에 따르면, 리버스 리커버리 전류(Isd)가 전환 영역(TR) 및 주변 영역(PR)의 경계 영역에 집중될 때, 상기 리버스 리커버리층이 리버스 리커버리 전류(Isd)가 흐를 수 있는 전환 영역(TR)에 형성되어 저항을 감소시킨다. 이로써, 격자 온도의 증가가 억제됨에 따라 상기 경계 영역 주위에서의 번트 현상을 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 수퍼 정션 반도체 장치 105 : 기판
120 : 에피택셜층 130 : 필러들
140 : 리버스 리커버리층 146 : P-바디 영역
147 : 고농도 영역 148 : 확산 영역
160 : 게이트 구조물 162 : 게이트 절연막
164 : 게이트 전극 166 : 층간 절연막
170 : 소스 전극 180 : 드레인 전극

Claims (20)

  1. 활성 영역, 상기 활성 영역을 둘러싸는 주변 영역 및 상기 활성 영역 및 상기 주변 영역 사이의 일부에 정의된 전환 영역을 갖는 제1 도전형의 기판;
    상기 기판의 상부에 구비되며, 상기 제1 도전형을 갖는 에피택셜층;
    상기 에피택셜층 내부에 각각 수직 방향으로 연장되고, 수평 방향으로 교대로 배열된 제2 도전형을 갖는 필러들;
    상기 활성 영역 내 및 상기 에피택셜층 상에 구비되고, 상기 상기 에피택셜층 및 상기 필러들를 가로질러 수평 방향으로 연장된 게이트 구조물;
    상기 전환 영역 내 및 상기 에피택셜층 상에 구비되며, 상기 게이트 구조물과 전기적으로 연결된 게이트 패드부; 및
    상기 게이트 패드부의 하부 및 상기 에피택셜층의 상부 사이에 구비되며, 상기 게이트 패드부에서 발생하는 리버스 리커버리 전류를 분산시킬 수 있도록 구비된 리버스 리커버리층을 포함하는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  2. 제1항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부와 실질적으로을 동일한 면적을 갖도록 구비되는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  3. 제2항에 있어서, 상기 리버스 리커버리층은 평면으로 볼 때 상기 게이트 패드부와 중첩되는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  4. 제1항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부 및 상기 종단 영역 사이의 경계 영역에 구비되는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  5. 제1항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부를 둘러싸도록 구비된 것을 특징으로 하는 수퍼 정션 반도체 장치.
  6. 제1항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드의 하부 및 상기 종단 영역을 따라 형성된 것을 특징으로 하는 영역수퍼 정션 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 구조물들 각각은,
    상기 제1 및 제2 도전형 필러들을 순차적으로 가로지도록 상기 수평 방향으로 연장된 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극; 및
    상기 게이트 전극의 상에 층간 절연막을 포함하는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  8. 제1항에 있어서, 상기 게이트 패드 및 상기 리버스 리커버리 층 사이에 개재된 확산 영역을 더 포함하는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  9. 제8항에 있어서, 상기 확산 영역 및 상기 리버스 리커버리층은 제2 도전형을 갖는 것을 특징으로 하는 수퍼 정션 반도체 장치.
  10. 제8항에 있어서, 상기 리버스 리커버리층은 상기 확산 영역보다 높은 이온 농도를 갖는 것을 특징으로 수퍼 정션 반도체 장치.
  11. 활성 영역, 상기 활성 영역을 둘러싸는 주변 영역 및 상기 활성 영역 및 상기 주변 영역 사이의 일부에 정의된 전환 영역을 갖는 제1 도전형의 기판을 준비하는 단계;
    상기 기판의 상부에, 상기 제1 도전형을 갖는 에피택셜층을 형성하는 단계;
    상기 에피택셜층 내부에 각각 수직 방향으로 연장되고, 수평 방향으로 교대로 배열된 제2 도전형을 갖는 필러들을 형성하는 단계;
    상기 전환 영역 내 및 상기 에피택셜층의 상부에, 리버스 리커버리 전류를 분산시킬 수 있도록 구비된 리버스 리커버리층을 형성하는 단계;
    상기 활성 영역 내 및 상기 에피택셜층 상에, 상기 상기 에피택셜층 및 상기 필러들를 가로질러 수평 방향으로 연장된 게이트 구조물을 형성하는 단계; 및
    상기 전환 영역 내 및 상기 에피택셜층 상에, 상기 게이트 구조물과 전기적으로 연결된 게이트 패드부를 형성하는 단계를 포함하는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 리버스 리커버리층은 상기 종단 영역 및 상기 전환 영역 사이의 경계 영역에 구비되는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부와 실질적으로을 동일한 면적을 갖도록 구비되는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 리버스 리커버리층은 평면으로 볼 때 상기 게이트 패드부와 중첩되도록 형성되는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부를 둘러싸도록 형성된 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  16. 제11항에 있어서, 상기 리버스 리커버리층은 상기 게이트 패드부의 하부 및 상기 종단 영역을 따라 형성된 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  17. 제11항에 있어서, 상기 리버스 리커버리층은 이온 주입 공정을 통하여 형성되는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  18. 제11항에 있어서, 상기 게이트 패드부 및 상기 리버스 리커버리층 사이에 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 확산 영역 및 상기 리버스 리커버리층은 상기 제2 도전형을 갖도록 형성되는 것을 특징으로 하는 수퍼 정션 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 리버스 리커버리층은 상기 확산 영역보다 높은 이온 농도를 갖도록 형성되는 것을 특징으로 수퍼 정션 반도체 장치의 제조 방법.
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