TWI427801B - 一種帶有高基體-汲極擊穿和嵌入式雪崩箝位二極體的橫向超接面元件 - Google Patents

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一種帶有高基體-汲極擊穿和嵌入式雪崩箝位二極體的橫向超接面元件
本發明主要關於一種半導體功率元件。更確切地說，本發明提出了橫向功率元件的結構和製備方法，該元件包括一個帶有形成在汲極和閘極之間的雪崩箝位元二極體的超接面結構。該橫向超接面結構降低了導通電阻，增大了基體和汲極之間的擊穿電壓，增強了非箝位元感應開關（UIS）性能。
例如帶有超接面結構的MOSFET功率元件等傳統的半導體功率元件，可以在維持較高的擊穿電壓的同時，顯著降低導通電阻，從而提高其性能。然而，在MOSFET元件中整合超接面結構的製備技術和元件結構等方面，仍然面臨諸多製造困難。由於傳統的帶有超接面結構的垂直高電壓功率元件的結構特點需要多個費時、複雜和昂貴的製備技術來支持，因此這種元件的生產難易程度以及生產成本都有局限性。現行的製備垂直結構的方法共包括多個連續的掩膜、植入和外延生長等步驟。要獲得高密度的交替摻雜立柱則需要直接增加這些步驟的數量，這是無法達到的。太多的因素影響鄰近的交替摻雜立柱之間的電荷平衡的準確性，使得可以嘗試該高密度立柱的技術範圍極小。第1A圖表示一種典型的MOSFET垂直超接面元件，如同Tatsuhiko Fujihira在《應用物理快報（日本）》36（1997），第6254-6262頁發表的《半導體超接面元件的理論》一文中所述的那樣，要製備如第1A圖所示的垂直電荷平衡的交替摻雜立柱不僅困難，而且成本很高，尤其當摻雜立柱的密度很高時。
基於上述原因，帶有由交替摻雜導電類型的堆積式水平層形成的超接面結構的橫向JFET功率元件，克服了這些難題。該元件可以與低壓MOSFET級聯，實現傳統元件的常閉操作。Coe在專利4,754,310中提出了一種橫向功率元件，該元件帶有電荷平衡的超接面結構，交替導電類型的堆積式水平層在源極和汲極立柱之間延伸。這種堆積式水平層結構無需使用掩膜就可以高效率地製備。但是，如第1B圖所示的典型的元件結構卻受到其汲極-基體擊穿電壓的限制，並且由於難以提高其非箝位元感應開關（UIS），從而被進一步局限。圖1C是另一種橫向超接面元件的示例，如同Tatsuhiko Fujihira在上述論文《半導體超接面元件的理論》中所述的那樣，該元件將電流分佈到堆積式n-型導電通路上時，通道電阻會過大。
因此，在功率半導體元件的設計和製備領域中，提出形成橫向功率元件的新穎的元件結構和製備方法是有必要的，可以解決上述困難與局限。
因此，本發明的一方面提出了一種在P基體上形成接面型場效電晶體（JFET）功率元件的新型的、改良的製備方法和元件結構，該元件帶有橫向超接面結構，可以在N型深立柱之間延伸，就像在源極立柱和汲極立柱之間一樣。這種常開的JFET元件具有實現高擊穿電壓的結構和元件特點，可以解決上述難題與局限。
本發明的另一方面在於，提出了一種形成接面型場效電晶體（JFET）功率元件的新型的、改良的元件結構和製備方法，以便在汲極和下面的基體之間引入一個垂直PN二極體，從而提高非箝位元感應開關性能。該基體在其底部帶有一個閘極金屬，可接閘極電位。
本發明的另一方面在於，提出的一種形成接面型場效電晶體（JFET）功率元件的新型的、改良的元件結構和製備方法可以使這種帶有深立柱型汲極立柱的JFET元件的結構作為一個嵌入式箝位二極體，將所有的雪崩電流轉移出元件的超接面部分。
本發明的另一方面在於，提出了一種形成接面型場效電晶體（JFET）功率元件的新型的、改良的元件結構和製備方法，使這種JFET元件的結構，在深汲極立柱下方含有一個埋入的N-緩衝層。由於汲極溝槽和基體之間的柱形接面，使E-場增量最小化的同時，還可以大幅降低汲極以下的峰值電場。隨著電場擁擠的降低，擊穿電壓可以進一步升高。
本發明的較佳實施例主要提出了一種半導體功率元件。該半導體功率元件包括一個帶有超接面結構的半導體基體，並含有多個交替的P- 摻雜和N- 摻雜層，從溝槽源極立柱延伸到溝槽汲極立柱，其中溝槽源極立柱和汲極立柱穿過設置在半導體基體中的超接面結構的兩個相對面，向下延伸到半導體基體中。該功率元件還含有一個閘極，在閘極上載入電壓，以控制在源極和汲極立柱之間穿過超接面結構的電流。該閘極可以含有一個P+ 立柱，穿過超接面結構向下延伸，以接觸基體。該半導體基體為帶有表面的P- 基體，溝槽源極立柱和汲極立柱為N+ 立柱，在溝槽汲極立柱和P- 基體的接面處形成一個二極體，起嵌入式雪崩箝位二極體的作用。在另一個實施例中，P- 基體還包括一個P+ 底部基體，承載它上面的P- 外延層。在一個實施例中，該半導體功率元件還包括一個設置在汲極溝槽下面的半導體基體中的埋入的摻雜區，用於抑制電場擁擠，並提高汲極溝槽和基體之間的擊穿電壓。在另一個實施例中，埋入的摻雜區為一個N- 緩衝層，在溝槽源極立柱和汲極立柱之間橫向延伸，並垂直設置在溝槽源極立柱和汲極立柱下面。在另一個實施例中，埋入的摻雜區為一個N- 緩衝層，設置在下面的半導體基體中，包圍著溝槽汲極立柱的底部側壁和底盤。在另一個實施例中，該半導體功率元件還包括一個源極和汲極級別的N擴散區，分別包圍著溝槽源極和汲極立柱的側壁。在另一個實施例中，閘極還包括一個設置在閘極溝槽中的溝槽P+ 立柱，連接到超接面結構的P摻雜層上，用於載入電壓，控制流經超接面結構的電流。在另一個實施例中，該半導體功率元件還包括一個分級的P擴散區，具有一個分級的P摻雜結構，從溝槽閘極立柱的P+ 立柱開始擴散。在另一個實施例中，閘極還包括一個設置在閘極溝槽中的溝槽P+ 立柱，閘極溝槽連接到超接面結構的P摻雜層上，設置在溝槽源極立柱和溝槽汲極立柱之間，或在溝槽源極立柱附近，用於載入電壓，控制流經超接面結構的電流。
本發明還提出了一種用於在半導體基體上製備半導體功率元件的方法。該方法包括在P+ 基體上方形成一個P- 外延層，然後在P- 外延層的頂面下方的埋入層深度的地方，植入一個N- 緩衝層，作為一個埋入的N緩衝層；還可選擇生長未摻雜的（或輕摻雜的）外延層，並植入P型和N型摻雜物，以構成交替的P摻雜層和N摻雜層，在埋入的N緩衝層上方，起一個橫向超接面結構的作用；在半導體基體中打開一個閘極溝槽，溝槽深度至少達到P- 外延層，然後用閘極材料填充閘極溝槽；並且在半導體基體中的橫向超接面結構的兩個對邊上，打開源極和汲極溝槽，橫向超接面結構的溝槽深度達到埋入的N緩衝層，然後用導電材料填充每個源極和汲極溝槽。在一個可選實施例中，在半導體基體中打開閘極溝槽還包括在半導體基體中植入P摻雜區，包圍著閘極溝槽側壁以及閘極溝槽的溝槽底面下方。在另一個實施例中，在半導體基體中打開源極和汲極溝槽還包括在半導體基體中植入N摻雜區，包圍著源極和汲極溝槽的側壁以及源極和汲極溝槽的溝槽底面下方。在另一個實施例中，用閘極材料填充閘極溝槽還包括在閘極溝槽的側壁和底面上，形成一個多晶矽層作為填充層，然後將氧化層填充到閘極溝槽中，從半導體基體的頂面上回刻多晶矽和氧化層。在另一個實施例中，在閘極溝槽中的多晶矽層可以是原位摻雜的p- 型，也可選用從多晶矽到基體中的擴散。在另一個實施例中，用導電立柱填充源極和汲極立柱還包括，將厚金屬填充到源極和汲極溝槽中，然後從覆蓋在半導體基體的頂面上方的氧化層的頂面上，回刻厚金屬層。在另一個實施例中，源極和汲極溝槽可以佈滿導電金屬，立柱內剩餘的空間可以用電介質、多晶矽或其他金屬填充。在另一個實施例中，填充源極和汲極還包括，填充原位摻雜的N+ 多晶矽的立柱。在另一個實施例中，用N+ 原位摻雜的多晶矽填充，可以隨後從上述基體中的多晶矽開始擴散摻雜物。在另一個實施例中，可以利用選擇性的外延生長，在閘極溝槽中以及源極和汲極溝槽中的N- 型區域中，生長P- 型區域。在另一個實施例中，在半導體基體中打開閘極溝槽還包括，在終止區中打開閘極溝槽，終止區在有源元件區和半導體功率元件的晶片切片邊界附近的汲極溝槽之間對面。
閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
參照第2圖表示一種橫向功率元件100的剖面圖，用於說明本發明所述的新型結構和製備特徵的新思路。該橫向功率元件100位於P+ 基體105上，並含有一個設置在基體的底面上的閘極金屬電極110。P+ 基體105的上方還含有一個P外延層106。該橫向功率元件100包括一個源極和一個汲極，作為N+ 立柱120-S和N+ 立柱120-D，分別設置在半導體基體的兩個對邊上的第一和第二溝槽中。P+ 摻雜立柱130設置在另一個溝槽中，作為橫向功率元件的閘極。P+ 摻雜立柱130連接到P- 外延層106上，使得P+ 基體105向閘極偏置，並且閘極金屬110可以位於P+ 基體105的底部，以便控制閘極立柱130。源極和汲極120-S以及120-D可以由填充溝槽的N+ 摻雜多晶矽構成，或由襯墊溝槽的N+ 區以及填充溝槽的金屬插頭構成，或其他任何用於可形成導電N+ 立柱的方法。
該橫向功率元件具有一個超接面結構，作為交替P摻雜外延層140-1、140-2、140-3,...,140-N以及N摻雜外延層150-1、150-2、150-3,…,150-N的多個堆積層。這些交替的P摻雜和N摻雜外延層在N+ 源極立柱120-S和N+ 汲極立柱120-D之間，提供電荷平衡的導電通道。超接面堆疊的頂部和底部p摻雜層具有中間的p和n區的一半電荷，以維持適當的電荷平衡。電流在源極120-S和汲極120-D之間，沿橫向方向傳導，閘極130控制並開啟、關閉功率元件100。由第5A圖至第5C圖所示的頂部佈局可以看出，源極和閘極立柱120-S、130放置在可以使電流在源極120-S和汲極120-D之間傳導的位置。
該橫向功率元件100還包括一個在超接面結構下面，位於N+ 摻雜汲極立柱120-D的下方的N緩衝層160。由於汲極120下方的柱形接面由設置在溝槽中的N+ 立柱構成，所以使用N- 緩衝層160降低汲極下方的電場，以抵消電場擁擠。眾所周知，在尖角或轉彎處附近電場激增，會使擊穿電壓降低。若無N- 緩衝層160，N+ 汲極立柱120-D的底部就會與外延層106形成一個PN接面，具有比較尖銳的曲率，曲率半徑為r。但是，隨著N- 緩衝層160的形成，從汲極立柱120-D到閘極的PN接面的曲率大幅降低（基本上降到沒有曲率），也就是說，等效半徑增加了。這不僅極大地增加了元件的擊穿電壓，而且還將汲極立柱120-D溝槽的底部半徑從元件的擊穿電壓分離退藕出來。從而可以將汲極立柱120-D製作得很薄，而不必擔心會對擊穿電壓造成負面影響。埋入的N- 緩衝層帶有摻雜濃度，使擊穿電壓達到最大，並將雪崩電流轉移遠離元件的超接面部分。P+ 閘極立柱穿過N緩衝層160，連接到P- 外延層106上。為了實現這種方式，P+ 閘極立柱的深度可以比N緩衝層160還深。N緩衝層160可以設計成在正向阻斷時完全耗盡，以阻止源極和汲極之間短路時。還可選擇將P- 外延層的一部分107置於N緩衝層160上方。
參照第2圖所示，N緩衝層160可以是一個跨越整個結構的摻雜層。還可選擇，如第2-1圖所示的橫向功率元件100-1，N緩衝層160-1可以是平整的，但是僅僅形成在元件的特定部分中。即使縮短N緩衝層160-1，仍可以有效地降低N+ 汲極立柱120-D底部的曲率，進而減少電場擁擠並改善元件擊穿。可以使用掩膜製備N緩衝層160-1。例如，在製備P- 外延層106時，可以將N緩衝層160-1作為一個帶掩膜的埋入植入物植入。
超接面元件通常很容易受到雪崩擊穿帶來的損害。如果雪崩擊穿發生在電荷平衡區，雪崩電流會在它初始的小區域上聚集並放大，對該區域造成永久性的損害。基於上述原因，應在汲極和閘極之間形成一個從P-外延層106到N+ 汲極立柱120-D的嵌入式雪崩箝位二極體121。要達到上述目的，必須確保從N+ 汲極立柱120-D到P- 外延層106下方的PN接面的擊穿電壓，低於超接面區域（由電荷平衡的N和P層140-1、150-1,…形成）的擊穿電壓，從而在此處形成雪崩穩壓二極體121。該雪崩二極體121比超接面區域更加堅固，而且具有更高的非箝位元感應開關（UIS）定級。藉由確保它早於超接面被擊穿，橫向功率元件100的UIS定級可以與超接面區域的UIS定級脫離，取而代之的是反應嵌入式雪崩二極體121的UIS定級。因此，汲極立柱120-D和P基體105之間的擊穿電壓應設計得盡可能的高，同時也並不能超過超接面區域的擊穿電壓，以便箝位元雪崩擊穿。
參照第2B圖為擊穿電壓BV與緩衝層160的摻雜濃度之間的關係圖，這表示可以藉由優化緩衝層的設計來獲得最大的擊穿。在本例中，緩衝層的厚度設為5.5um，摻雜等級是變化的。峰值擊穿出現在1.5-1.8E15cm-3 的緩衝摻雜處。第2A圖為緩衝層（t緩衝）的厚度與緩衝摻雜濃度（N緩衝）之間的關係圖，這表明利用更低的摻雜濃度以及更大的厚度，可以獲得同樣的緩衝電荷。第2C為圖擊穿電壓（BV）與P外延層（106）摻雜濃度的關係圖，這表明對於5.5um特定厚度的緩衝層而言，緩衝摻雜等級（N緩衝）的典型效果，及其與P- 外延層摻雜等級的相互作用。在所示的資料範圍內，增加P外延層摻雜濃度會降低擊穿，增加緩衝層摻雜濃度會提高擊穿。然而，如果緩衝層的摻雜濃度非常高，緩衝層將不會耗盡。優選緩衝層的摻雜，可實現P- 外延層摻雜的寬技術視窗。可根據所需的擊穿和工作特點，選擇不同的層厚以及摻雜濃度。
參照第3圖表示依據本發明的一個可選實施例，另一種橫向功率元件100’的剖面圖。該橫向功率元件100’的結構與第2圖所示的橫向功率元件100的結構類似。唯一的區別在於，N- 緩衝層160’是在打開汲極立柱120-D的溝槽刻蝕過程後，將N+ 植入穿過溝槽底部成為溝槽底部緩衝層160’。埋入的N- 緩衝層160’將N+ 汲極立柱120-D底部曲率的有效半徑增加到r’，從而使電場擴散（即削弱電場擁擠）並提高了汲極立柱120-D底部的擊穿電壓。此外，為汲極立柱120-D下方埋入的N-緩衝層160’選取合適的摻雜濃度，以改善擊穿電壓，並將雪崩電流轉移出元件的超接面部分。對N- 緩衝層160’進行植入之後，在汲極溝槽中會形成汲極立柱120-D的剩餘部分。
參照第4圖表示依據本發明的一個可選實施例，另一種橫向功率元件100”的剖面圖。該橫向功率元件100”的結構與第2圖所示的橫向功率元件100的結構類似。不同之處在於，立柱結構是由分別位於N+ 汲極立柱120-D和N+ 源極立柱120-S附近的分級的N區125-D和125-S，以及位於P+ 閘極立柱130附近的分級的P摻雜區135構成的。藉由擴散來自N+ 汲極立柱120-D、N+ 源極立柱120-S以及P+ 閘極立柱130的摻雜物，形成上述分級的區域，並且這些分級區域的摻雜濃度低於立柱120-S、120-D以及130的摻雜濃度，以便阻止深溝槽處電場激增。這些N/P分級的區域125-S、125-D以及135，可以有效地將電場推進到超接面區域的高品質的半導體材料中（例如140-1、150-1等），而並非推進到溝槽內，從而容許120-S、120-D、130的溝槽記憶體在空位和缺陷，在填充溝槽時是很容易出現空位和缺陷的。此外，第一場板128-FP形成在汲極接頭128下面的汲極立柱120-D上方，第二場板138-FP形成在源極接頭138下面的源極立柱120-S上方。這些場板可以阻止溝槽區域120-S和120-D的邊緣附近表面處的電場激增。源極和汲極接頭138、128可以由金屬構成，並藉由絕緣層（例如厚氧化物或硼酸矽玻璃BPSG）的開口，分別連接到源極和汲極立柱120-S和120-D上。此外，汲極下方埋入的N- 緩衝層160帶有摻雜濃度，可使擊穿電壓達到最大，並將雪崩電流轉移出元件的超接面部分。
參照第5A圖、第5B圖和第5C圖表示將P+ 閘極立柱130，安排在相對于作為N+ 摻雜立柱的源極和汲極120-S和120-D的不同位置的三種可能的結構的俯視圖。第5A圖、第5B圖和第5C圖表示源極和汲極在基體105的兩個相對邊（儘管基體105上方僅僅表示出了頂部P層140-1）上作為摻雜立柱。第5A圖表示閘極立柱130作為P+ 摻雜立柱，在源極立柱120-S前面帶有缺口，使P+ 立柱起閘極的作用，藉由負閘極偏壓夾斷源極，從而阻止電流流經源極120-S到汲極120-D之間。第5B圖表示N+ 立柱起源極120-S的作用，其缺口使第2圖至第4圖中所有的P- 層150-1、150-2,…,150-N都連接到P- 摻雜閘極立柱130上，起閘極的作用，閘極立柱130位於N+ 源極立柱120-S後面，以控制源極和汲極之間的電流。在這種情況下，藉由超接面堆疊中的P- 型電荷平衡層，利用N- 型導電通道的耗盡，實現夾斷。P- 摻雜閘極立柱130用於將超接面堆疊中所有的P- 層連接到共同閘極電位上，利用閘極和源極之間的反偏壓，使夾斷更加容易。第5B圖所示的元件結構可以縮短源極和汲極之間的路徑，從而降低導通電阻Rds-A。第5C圖表示第5B圖所示結構的一種變形，使源極和閘極溝槽120-S和130相互交錯。此項技術對於最小化橫向元件的電晶體元間距十分有效，小電晶體元間距有利於優化Rds-A。
第6圖表示在如第2圖至第4圖所示的主動區101中，一種帶有超接面結構的橫向功率元件100”’的剖面圖。該橫向功率元件還包括一個形成在晶片邊緣170附近的終止區108中的終止P立柱130’，用於將半導體晶片切割成獨立的晶片。終止P- 立柱130’可以在與製備主動區101的P+ 閘極立柱130的相同的過程中形成。主動區101位於元件的週邊/終止區108中，終止P- 立柱130’位於主動區101和晶片邊緣170之間，作為一個環，圍繞在主動區101周圍。在將元件切割成晶片邊緣170時，N+ 源極立柱120-S和終止區的基體之間可能會發生短路，終止P- 立柱130’可以阻止這種短路。
參照第7A圖和第7B圖，分別表示封裝300的俯視圖和電路圖，封裝300帶有本發明之高壓（HV）橫向超接面（SJ）場效電晶體（JFET）100-7（例如第2-6圖所示的SJ JFET）的級聯連接，位於MOSFET元件200上方，元件200的晶片尺寸較大。位於高壓超接面 JFET 100-7晶片底部的高壓JFET的閘極金屬層110（在第7A圖中沒有表示出），直接組裝在MOSFET元件200的源極金屬層210上，並與源極金屬層210保持接觸。MOSFET元件200的閘極230藉由接合引線233連接到閘極端子330上。接觸高壓超接面JFET100-7的汲極立柱120-D的汲極端子128，藉由接合引線123連接到汲極端子320上，接觸高壓超接面JFET 100-7的源極立柱120-S的源極端子138，藉由接合引線122經由晶片墊301連接到汲極電極220上。位於MOSFET元件200底部的MOSFET汲極電極220（第7A圖中沒有表示出），組裝到封裝300的晶片墊301上方，並藉由接合引線122，連接到高壓超接面JFET元件100-7的源極墊138上。MOSFET元件200的源極藉由接合引線232連接源極引腳310。成型密封劑的輪廓如虛線302所示。如第7B圖所示的帶有級聯電路結構的封裝300，可用作一個常態斷路的電源開關。如第7B圖所示的級聯電路允許常態斷路的MOSFET 200控制常態導通的JFET 100-7，將封裝300中的整個元件作為一個具有閘極330、汲極320和源極310的常態斷路的電源開關。JFET 100-7包括本發明所示的嵌入式雪崩二極體121，與第2-4圖中所示的二極體類似。JFET 100-7可以是一個高壓超接面元件，提供高壓閉鎖，而控制它的MOSFET只是一個簡易的低壓元件。在許多應用中，由於常態斷路的電源開關元件在電路啟動時保持斷路、與現有的設計和環境相容等原因，常態斷路的電源開關比常態導通的電源開關更受歡迎。由於可使用一個很大的低壓MOSFET 210，因此這種結構有助於使串聯的低壓MOSFET上的導通電阻退化達到最小，而且堆疊式佈局可獲得導通電阻的目標值所需要的最小封裝尺寸。
第8A圖和第8B圖分別表示封裝300’的俯視圖和電路圖，封裝300帶有本發明之高壓（HV）橫向超接面（SJ）場效電晶體（JFET）100-8之間的級聯連接，位於封裝300’的晶片焊盤301’上方。高壓橫向超接面JFET100-8的晶片尺寸較大，以承載一個具有底部汲極電極220’（第8A圖中沒有表示出）的較小的MOSFET元件200’，MOSFET元件的底部汲極電極220’直接組裝在高壓 JFET 100-8的源極電極138’上。MOSFET200’的閘極230’藉由接合引線233’，連接到閘極端子330’上，MOSFET200’的源極電極210’藉由另一個接合引線232’，連接到源極端子310’上。高壓超接面JFET 100-8的汲極電極128’藉由接合引線122’，連接到汲極端子320’上。高壓超接面 JFET 100-8的底部還帶有一個底部閘極電極110’（第8A圖中沒有表示出），底部閘極電極110’組裝在晶片焊盤301’上方。晶片焊盤連接到源極電極310’上，從而在MOSFET 200’的源極金屬210’和高壓超接面JFET 100-8的閘極110’之間提供連接。成型密封劑的輪廓如虛線302’所示。與第7A圖和第7B圖類似，封裝300’也在級聯電路結構中，如第8B圖所示。如第2-4圖所示，JFET 100-8含有一個嵌入式雪崩二極體121’。在該結構中，由於可以在封裝內放置一個很大的JFET 100-8晶片，因此高壓元件的導通電阻可降至最低。在高壓超接面JFET 100-8上的低壓MOSFET 200’的堆疊，極好地利用了封裝302’中可用的晶片墊區域。此外，由於大部分的熱量都將在高壓超接面JFET中耗散，因此這種結構藉由晶片墊301’，使熱量直接從高壓超接面JFET 100-8轉移到散熱器上。低壓MOSFET 200’的汲極同高壓超接面JFET 100-8的源極直接接觸，使功率元件的主電流路徑中的電感降至最低。以上內容都是第8A圖所示的結構所具備的優勢。
依據第7A圖、第7B圖、第8A圖和第8B圖，本發明還提出一種電子元件的封裝。該電子元件封裝含有一個低壓（LV）金屬氧化物半導體場效電晶體（MOSFET）。該電子元件封裝還含有一個具有底部閘極電極以及頂部源極和汲極電極的高壓（HV）超接面JFET（SJ-JFET），其中低壓MOSFET和高壓超接面JFET都同級聯連接一起封裝，並且高壓超接面JFET的閘極連接到LV MOSFET的源極上，高壓超接面 JFET的源極連接到低壓 MOSFET的汲極上。高壓超接面JFET和低壓MOSFET位於堆疊結構中。在一個實施例中，低壓MOSFET的晶片區域較大，帶有一個頂部源極金屬，以便直接在頂部源極金屬上面組裝高壓超接面JFET的底部閘極電極；以及一個引線框，以便將低壓 MOSFET放置在引線框的焊盤上。在另一個實施例中，高壓超接面JFET的晶片區域較大，帶有一個頂部源極金屬，以便直接在頂部源極金屬上面組裝高壓超接面JFET的底部閘極電極；以及一個引線框，以便將低壓MOSFET放置在引線框的焊盤上。
參照第9圖表示另一種共同封裝的可能結構，其中在一個可選封裝300’’中，高壓橫向超接面JFET 100’’與低壓MOSFET200’’共同封裝在一起，依據本發明的實施例可製備高壓超接面JFET 100-9。雖然在一個級聯結構中，高壓超接面JFET 100-9再次同MOSFET 200’’共同封裝在一起，但是在這種情況下是它們是肩並肩地共同封裝，而非處在一個堆疊結構中。JFET 100-9的底部閘極（圖中沒有表示出）組裝在封裝300’’的第一晶片焊盤301’’上方。第一晶片焊盤301’’也連接到封裝300’’的源極電極310’’上。源極電極310’’還藉由接合引線，連接到MOSFET 200’’的源極金屬210’’上。閘極電極330’’連接到MOSFET 200’’的閘極金屬230’’上。MOSFET的底部汲極（圖中沒有表示出）組裝在第二晶片焊盤302’’上方。第二晶片焊盤302’’也藉由接合引線，連接到JFET 100-9的源極金屬120’’-S上。並且JFET 100-9的汲極金屬120’’-D藉由接合引線，連接到汲極電極320’’上。用成型密封劑覆蓋封裝300’’，成型密封劑的輪廓如圖中虛線303’’所示。
參照第10A圖至第10D圖表示製備橫向超接面結構交替的P- 層和N- 層的過程。在第10A圖中，生成一個目標P外延層，以形成約帶有2E12cm-2 電荷的P摻雜外延層40-1。在第10B圖中，在P摻雜外延層40-1的上方生成一個目標N外延層，以形成約帶有2E12cm-2 電荷的N外延層。在第10C圖和第10D圖中重複這些步驟，以便外延生成P外延層40-2和N外延層50-2。製備橫向超接面結構中其餘的交替N和P層，可根據需要重複這些步驟。本領域的技術人員可利用雙腔外延反應器，輕易生成這種交替順序的外延層。需注意的是，超接面堆疊的頂部和底部p- 層中的電荷量通常為1E12cm-2 ，或者是標準層電荷的一半，以便獲得適當的電荷平衡。
參照第11A圖至第11D圖表示用於製備交替的P-層和N-層可選的技術過程。在第11A圖中，生成一個目標P外延層41，以形成約帶有2E12cm-2 電荷的P摻雜外延層41。在第11B圖中，在P摻雜外延層41的頂面上設置一個遮罩氧化層142，進行低能量的N型植入，在P摻雜外延層41上方形成N型層50-1，剩下P摻雜外延層41的底部作為P型層40-1。在第11C圖中，除去遮罩氧化物42，並從在具有2E12cm-2 電荷的N型層50-1上方生成P- 摻雜外延層42開始，重複該過程。如第11D圖所示，製備橫向超接面結構中其餘的交替N和P層，可根據需要重複這些步驟。反之亦然，藉由生成一個目標N- 摻雜外延層，並進行低能量P型植入，在頂部形成一個P型層，在底部留下一個N型層。植入技術是一項成熟的製備技術，可以精確地控制摻雜層的摻雜濃度。作為示例，可以利用砷植入，製備N- 摻雜層50-1和50-2。
參照第12A圖至第12D圖表示用於製備交替的P-層和N-層可選的技術過程。在第12A圖中，生長一個輕摻雜的P型外延層45，其電阻率約為100Ohm-cm甚至更大。也可選用N型或本征半導體材料作為輕摻雜的外延層45。然後在輕摻雜的P外延層45的頂面上形成一個遮罩氧化層142，並藉由表層高能量硼植入，形成P摻雜外延層40-1，再利用銻或砷的低能量植入，形成N- 摻雜層50-1。在第12C圖中，剝去遮罩氧化層142，並生成一個第二外延層46，其特點和層45的特點相同。在第12D圖中，在基體上製備遮罩氧化物142，重複進行硼和砷植入，分別形成P層40-2和N層50-2。製備橫向超接面結構中其餘的交替N和P層，可根據需要重複這些步驟。儘管上述過程是藉由在每個外延生成中植入兩個層來實現的，但是也可以藉由在每個外延生成中植入一個層，或植入兩個以上來實現。此外，超接面堆疊的頂部和底部P- 層中的電荷量通常為1E12cm-2 ，或者是標準層電荷的一半，以便獲得適當的電荷平衡。
無需使用掩膜，就可以根據上述內容高效、快速地製備這些交替的P層和N層40-1、50-1等。可以在P＋ 基體和P- 外延層（例如第2圖所示的P＋ 基體105以及P- 外延層106）的上方，製備這些交替的P層和N層40-1、50-1等。也可以按照與上述相類似的方式藉由植入或外延生長，製備N緩衝層（例如第2圖所示的N緩衝層160）。
參照第13A圖至第13N圖為一系列剖面圖，表示用於製備本發明所示的帶有橫向超接面結構的JFET元件的技術流程。第13A圖表示承載著P- 外延層205的P＋ 基體200，所設計的摻雜濃度和層厚度可抵禦600伏電壓。利用第10圖至第12圖所述技術中的一個技術，就可以將N緩衝層210形成在P- 外延層上方，交替的P和N摻雜層215和220分別作為電荷平衡層，形成在N緩衝層210的上方。也可以藉由外延生成，或植入摻雜物並擴散到P- 外延層205的頂部，形成N緩衝層210。在第13B圖中，形成一個硬掩膜層222，例如藉由熱氧化過程，生長一個大約200埃厚度的氧化層，然後沉積氧化物，形成厚氧化層，作為硬掩膜層222。藉由硬掩膜222，利用光致抗蝕劑掩膜進行刻蝕，並形成開口223。在第13C圖中，利用溝槽刻蝕過程，打開閘極溝槽225，閘極溝槽225參果緩衝層210，垂直延伸到P- 外延層205，其深度約為60微米，寬度約為10微米。閘極溝槽225可帶有88度的輕微斜度，這有利於元件的製備。在第13D圖中，用硼離子進行P＋ 植入，其植入能量為40Kev，濃度為5E15 cm-2 ，傾斜角約為7度，四個90-度旋轉，然後用相同的離子量將硼離子垂直植入到閘極溝槽中，以便在閘極溝槽225周圍形成P＋ 區230。多晶矽層也可以作為摻雜的p＋ ，以降低閘極溝槽的電阻。然後，藉由回刻多晶矽和氧化物，除去閘極溝槽225的頂面上方的多晶矽和氧化物。雖然多晶矽層235是可選的，但是它可以作為刻蝕或化學機械拋光（CMP）到氧化層240過程的終點。多晶矽235可以無摻雜地沉積——然後來自P＋ 層230的P型摻雜物將擴散到多晶矽235中。
參照第13F圖中，第二氧化層222’沉積在第一氧化層222上方。在第13G圖中，藉由氧化層222和222’，利用源極/汲極掩膜，打開溝槽開口224。在第13H圖中，藉由超接面結構，將源極和汲極溝槽245-S和245-D刻蝕到正好觸及N緩衝層210的深度。在一個實施例中，溝槽的深度約在40至44微米之間，寬度約為10微米。不管怎樣，源極和汲極溝槽245-S和245-D都應該終止在N緩衝層210中。然後，製備過程繼續進行，先利用傾斜角約為7度的N＋ 植入，在側壁周圍形成N＋ 區255，隨後進行垂直的N＋ 植入。在側壁周圍，以及源極和汲極溝槽245-S和245-D的底面下方，都形成一個N＋ 區255。在第13I圖中，首先沉積一個Ti/TiN層260，覆蓋在側壁、溝槽的底面以及基體的頂面上方。然後，沉積一個6-8微米的厚金屬層250，以填充溝槽245-S和245-D。在第13J圖中，利用化學機械拋光（CMP）技術，除去金屬層250的頂部，形成一個平整的頂面。在第13K圖中，在頂面上沉積第二金屬層261，覆蓋在Ti/TiN層260上方。在沉積金屬層270之前，也可以選擇再沉積另一個Ti/TiN層261。在第13L圖中，利用金屬掩膜，使金屬層270形成源極金屬270-S和汲極金屬270-D的圖案。在第13M圖中，形成一個鈍化層280（例如帶有一個由標準的SiO2/氮化物/聚醯亞胺堆疊構成的層），然後利用鈍化層掩膜，形成鈍化層280的圖案，以便暴露出源極金屬270-S和汲極金屬270-D。在第13N圖中，利用背部研磨操作，以及背部金屬化技術，在P+ 基體200的底面上形成底部閘極層290，這就完成了整個製備過程。
參照第14A圖至第14C圖為俯視圖，表示將低壓MOSFET同本發明之高壓橫向超接面JFET整合在一個獨立的半導體晶片上的三種可能的方式。為了將元件做出一個常態斷路的電源開關元件，MOSFET可以同JFET一起放置在一個級聯電路結構中。在第14A圖中，半導體晶片390A含有一個本發明之高壓橫向超接面JFET 391A以及一個低壓MOSFET區392A。在第14B圖中，三個MOSFET區392B分佈在整個獨立的大JFET區391A上，從而降低在晶片390B中的封裝電阻和電感。在圖14C中，MOSFET 392C整合在晶片390C中JFET 391C的每個電晶體元中。MOSFET和JFET在級聯結構中，可以內部連接和/或外部連接。低壓MOSFET是一項眾所周知的技術，可用於包括橫向MOSFE、垂直MOSFET、溝槽閘極、平面閘極等在內的任何形式，並且如果MOSFET和JFET還沒有在半導體晶片內連接起來，則可使用多種不同的封裝體系，在級聯電路結構中將MOSFET連接到JFET上。
參照第15圖表示在一個大面積元件中，源極/閘極和汲極叉指結構的俯視圖。利用第2-4圖的標籤，第15圖中的裝置表示多個交叉型的叉指。一組叉指，即源極/閘極叉指139，被源極金屬138覆蓋。第二組叉指——汲極叉指129——被汲極金屬128覆蓋。源極/閘極叉指139和汲極叉指129相互交叉。N+ 源極立柱120-S和P+ 閘極立柱130位於源極叉指139中，源極金屬138下方。N+ 源極立柱120-S接觸源極金屬138，但是P+ 閘極立柱130卻與源極金屬138（例如藉由氧化層）絕緣。源極和閘極立柱120-S和130沿源極/閘極叉指139，位於一個交錯的結構中。N+ 汲極立柱120-D位於汲極叉指129中，汲極金屬128下方。橫向超接面結構的漂流區位於源極和汲極叉指之間，只能看到它的頂部P型層14-1。為了更加清晰地說明，在本視圖中沒有表示出氧化物。
在一個實施例中，為了增強電場擴散，以及為整個元件提供一致的擊穿電壓，叉指末端和附近金屬層之間的末端長度L1，與源極/閘極叉指139和汲極叉指129之間的並排端長度L2相比，要做得更大。例如，L2可以是L1的兩倍。
在另一個實施例中，P+ 閘極立柱130的面積較小，為N+ 源極立柱120-S留出較大的面積。這可以減少由於P+ 閘極立柱130打斷了N+ 源極立柱120-S而引起的電流分散，從而降低了汲極至源極電阻Rds。
在另一個實施例中，N+ 源極立柱120-S、P+ 閘極立柱130以及N+ 汲極立柱120-D的角落都製成圓角，以防止電場在尖角處產生電場擁擠。
參照第15圖所示的佈局可用於如第15-1圖所示的半導體晶片199。源極金屬138設置在源極/閘極叉指139和汲極叉指129的週邊，汲極金屬128設置在裏面。還可選擇，源極金屬138在裏面，汲極金屬129在外面。晶片邊緣170位於晶片199的邊緣上。與第6圖所示的元件100’’’類似，晶片199’也可含有一個終止環P+ 立柱130’，圍繞著晶片199’的主動區，如第15-2圖所示。終止環P+ 立柱130’形成在元件的主動區（源極/閘極叉指139和汲極叉指129的區域）和晶片邊緣170之間。
在源極金屬138內，形成一定的空間給源極墊137，以便貼裝電連接（例如引線接合）。同樣地，也在汲極金屬128內，形成一定的空間給汲極墊127，以便電連接。
參照第15-3圖表示一種類似於第15圖的可選佈局，其中晶片199’’還包括一個位於其頂面上的閘極墊131。這在要求閘極電阻Rg最小的高速開關應用中非常有用。然後利用一個多晶矽或第二金屬層，互聯閘極溝槽，使其絕大部分都位於源極金屬區下方，並延伸到閘極墊131處。
參照第16圖表示另一種在叉指129、139的末端，降低電場擁擠（從而增大擊穿電壓）的技術。在本實施例中，植入橫向超接面結構的頂部，有助於散開電場。在汲極叉指129的末端附近，在表面上進行N型植入，以形成N型尖區171。在源極/閘極叉指139的末端附近，在表面上進行P型植入，以形成P型尖區172。還可選擇，在形成P和N層的同時，在超接面結構內，將同種類型的植入物植入得更深。植入物類型應與叉指末端處立柱的類型相同。
然而，在另一個實施例中，藉由給N緩衝層160’添加掩膜，使它僅形成在第2-1圖所示的特定選區中，也可以達到在叉指末端處降低電場擁擠的相同效果。第17圖表示緩衝層的俯視圖。汲極叉指129和源極/閘極叉指139的輪廓如圖中虛線所示。N緩衝層160-1可以形成在除了源極/閘極叉指139末端附近之外的所有區域中，有效地保留了與第16圖所示的P型尖區172的形狀類似的P型區172’，N緩衝層160-1包圍著P型區172’。
參照第18A圖表示本發明之橫向超接面底部閘極JFET 600，閘極、源極和汲極立柱與圖2所示的底部閘極JFET 100中的相類似。橫向超接面結構分別形成于電荷平衡的堆積式交替P和N層640和650。這些層位於P- 外延層615上，P- 外延層615位於P+ 閘極基體605上。閘極金屬610形成在P+ 閘極基體605下方。N+ 源極立柱620-S穿過橫向超接面結構向下延伸。N+ 汲極立柱620-D與之類似，也穿過橫向超接面結構延伸到N+ 源極立柱620-S的對面。N+ 汲極立柱620-D和N+ 源極立柱620-S都具有襯裏層625。可以用金屬或多晶矽等導電材料填充其餘的N+ 立柱620-S、620-D。汲極金屬620-D-M和源極金屬620-S-M形成在頂面上方，藉由氧化物607，分別接觸汲極立柱620-D和源極立柱620-S。N緩衝層660形成在N+ 汲極立柱620-D下方，以降低汲極立柱底部的曲率效應，並提高擊穿電壓。從P+ 閘極基體605和P-外延層615到N+ 汲極立柱620-D（以及N-緩衝層660以及N+ 襯裏層625），可以形成一個雪崩二極體621。還可以形成一個P+ 閘極立柱630，用於控制JFET 600。閘極立柱630向下延伸，與P外延層615相接觸，襯有P層635，可以藉由植入、沉積、擴散、外延生成或上述的其他方法形成P+ 閘極立柱630。
參照第18B圖所示的JFET 600’，P+ 閘極立柱630也可以在頂部連接到閘極金屬630-M上。這有助於降低閘極電阻Rg。另一種降低閘極電阻Rg的方法是用金屬填充P+ 閘極立柱630。在另一個實施例中，如第18C圖所示，P+ 閘極立柱630’’向下延伸到P+ 基體中，這也有助於降低閘極電阻Rg。
另一項用於減少N+ 汲極立柱620-D下方的電場擁擠的技術是，在汲極立柱下方形成一個N+ 浮島661，如第19圖所示的JFET 600’’’中那樣，作為N+ 汲極立柱620-D底部的遮罩。
儘管上述實施例是以矽為例做的說明，但是本領域的技術人員應理解，該技術也可用於碳化矽（SiC）、鍺（Ge）、金剛石、砷化鎵（GaAs）或氮化鎵（GaN）等任一種半導體材料。而且應理解，N+ 和P+ 立柱含有源極、汲極和閘極立柱，可以由多種不同的方式製成。雖然本發明闡述的是一種N- 通道JFET，但是藉由轉換P型和N型半導體區域的導電類型，本發明也可用於P- 通道JFET。
儘管就現有的較佳實施例對本發明做了說明，但不應局限於此。閱讀該說明後，各種變化和修正對於本領域的技術人員而言無疑將顯而易見。例如，儘管上述實施例闡述的是一種n- 通道元件，但是藉由轉換半導體區域的導電類型，本發明也可用於p- 通道元件。因此，所附的申請專利範圍書應看作是涵蓋本發明真實意圖和範圍內的全部變化和修正。
14-1‧‧‧頂部P型層
40-1、40-2、640、635‧‧‧P層
41、140-1、140-2、140-3、140-N‧‧‧P摻雜外延層
42‧‧‧遮罩氧化物
45‧‧‧P型外延層
46‧‧‧第二外延層
50-1、50-2、650‧‧‧N層
100、100-1、100’、100”、100”’‧‧‧橫向功率元件
100-7、100-8、100-9、391C、600、600’、600’’’‧‧‧JFET
101‧‧‧主動區
105、200‧‧‧P+基體
106、205、615‧‧‧P-外延層
107‧‧‧P-外延層的一部分
108‧‧‧終止區
110、610、630-M‧‧‧閘極金屬
110’‧‧‧底部閘極電極
120‧‧‧汲極
120-S、620-S‧‧‧N+源極立柱
120-D、620-D‧‧‧N+汲極立柱
121、121’‧‧‧嵌入式雪崩箝位二極體
122、122’、123、232、232’、233、233’‧‧‧接合引線
120’’-D、620-D-M‧‧‧汲極金屬
125-D、125-S‧‧‧N區
127‧‧‧汲極墊
128-FP‧‧‧第一場板
128‧‧‧汲極端子
129‧‧‧汲極叉指
130’‧‧‧P立柱
130、630、630’’‧‧‧P+閘極立柱
131‧‧‧閘極墊
135‧‧‧N/P分級的區域
137‧‧‧源極墊
138‧‧‧源極端子
138-FP‧‧‧第二場板
139‧‧‧源極/閘極叉指
142‧‧‧遮罩氧化層
150-1、150-2、150-3、150-N‧‧‧N摻雜外延層
160、160-1、210、160’、660‧‧‧N緩衝層
170‧‧‧晶片邊緣
171‧‧‧N型尖區
172‧‧‧P型尖區
172’‧‧‧P型區
199、199’、199’’‧‧‧晶片
200‧‧‧MOSFET元件
200’、200’’、392C‧‧‧MOSFET
210、210’‧‧‧源極金屬層
210’’、120’’-S、620-S-M‧‧‧源極金屬
215‧‧‧P摻雜層
220、138’、128’、320’’‧‧‧汲極電極
220’‧‧‧底部汲極電極
220‧‧‧N摻雜層
222‧‧‧第一氧化層
222’‧‧‧第二氧化層
223‧‧‧開口
224‧‧‧溝槽開口
225‧‧‧閘極溝槽
230、230’‧‧‧閘極
230’’‧‧‧閘極金屬
235‧‧‧多晶矽層
240‧‧‧氧化層
245-S‧‧‧源極溝槽
245-D‧‧‧汲極溝槽
250‧‧‧厚金屬層
255‧‧‧N＋區
260‧‧‧Ti/TiN層
261‧‧‧第二金屬層
270‧‧‧沉積金屬層
270-S‧‧‧源極金屬
270-D‧‧‧汲極金屬
280‧‧‧鈍化層
290‧‧‧閘極層
300、300’、300’’‧‧‧封裝
301、301’‧‧‧晶片墊
301’’‧‧‧第一晶片焊盤
302’’‧‧‧第二晶片焊盤
302、302’、303’’‧‧‧虛線
310‧‧‧源極引腳
310’‧‧‧源極電極
320、320’‧‧‧汲極端子
330、330’‧‧‧閘極端子
330’’‧‧‧閘極電極
390A‧‧‧半導體晶片
390B、390C‧‧‧晶片
391A‧‧‧高壓橫向超接面JFET
392A‧‧‧低壓MOSFET區
392B‧‧‧MOSFET區
L1‧‧‧末端長度
L2‧‧‧排端長度
605‧‧‧P+閘極基體
607‧‧‧由氧化物
621‧‧‧雪崩二極體
625‧‧‧N+襯裏層
661‧‧‧N+浮島
第1A圖表示一種垂直功率元件的傳統結構的剖面圖；
第1B圖和第1C圖表示傳統的橫向功率元件的剖面圖；
第2圖表示本發明之橫向超接面功率元件的剖面圖；
第2-1圖表示本發明之橫向超接面功率元件的一個可選實施例的剖面圖；
第2A圖至第2C圖為元件性能參數的圖表，用於說明圖2所示的超接面橫向功率元件的性能改善；
第3圖和第4圖表示作為本發明的不同實施例的帶有超接面結構的橫向功率元件的剖面圖；
第5A圖至第5C圖表示在本發明之超接面橫向功率元件中，放置閘極、汲極和源極立柱的不同佈局配置的俯視圖；
第6圖表示本發明之帶有超接面的橫向功率元件的終止區的剖面圖；
第7A圖和第7B圖分別表示本發明之一種功率元件的封裝結構和電路連接的俯視圖和電路圖；
第8A圖和第8B圖分別表示本發明之一種可選的功率元件的封裝結構和電路連接的俯視圖和電路圖；
第9圖表示本發明之一種可選的功率元件的封裝結構的俯視圖；
第10A圖至第10D圖表示製備本發明之超接面結構的技術過程的剖面圖；
第11A圖至第11D圖表示用於製備本發明之超接面結構的可選技術流程的剖面圖；
第12A圖至第12D圖表示用於製備本發明之超接面結構的可選技術流程的剖面圖；
第13A圖至第13N圖表示用於製備本發明圖2所示的超接面橫向功率元件的技術流程的剖面圖；
第14A圖至第14C圖表示本發明之高壓超接面橫向功率元件的整合方法的俯視圖，該元件在一個單獨的半導體晶片上帶有一個低壓MOSFET，構成常開元件；
第15圖以及第15-1圖至第15-3圖表示具有交叉指型源極/閘極叉指和汲極叉指的可能結構的俯視圖；
第16圖和第17圖表示在叉指末端降低電場擁擠方法的俯視圖；
第18A圖至第18C圖表示本發明之可選實施例的剖面圖；以及
第19圖表示本發明的一種可選實施例的剖面圖。
100‧‧‧橫向功率元件
105‧‧‧P+基體
106‧‧‧P-外延層
107‧‧‧P-外延層的一部分
110‧‧‧閘極金屬
120-S‧‧‧N+源極立柱
120-D‧‧‧N+汲極立柱
121‧‧‧嵌入式雪崩箝位二極體
130‧‧‧P+閘極立柱
160‧‧‧N緩衝層
140-1、140-2、140-3‧‧‧P摻雜外延層
150-1、150-2、150-3‧‧‧N摻雜外延層

Claims (23)

  1. 一種半導體功率元件包括：
    一個帶有超接面結構的半導體基體，該超接面結構含有多個交替的P- 摻雜和N- 摻雜層，從一源極立柱橫向延伸到一汲極立柱，其中該源極立柱和該汲極立柱穿過設置在該半導體基體中的該超接面結構的兩個相對面，向下延伸到該半導體基體中；以及
    一個閘極立柱，以便在該閘極立柱上載入電壓，控制在該源極和該汲極立柱之間橫向穿過該超接面結構的電流；
    其中，該半導體基體為一P- 基體，並且其中該汲極立柱為N+ 立柱，在該汲極立柱和該P基體的接面處形成一個穩壓二極體，起嵌入式雪崩箝位二極體的作用。
  2. 如申請專利範圍第1項所述之半導體功率元件，其更包含：
    一個設置在該汲極立柱下面該半導體基體中的埋入的摻雜區，該埋入的摻雜區增加該汲極立柱底部的有效半徑，從而抑制電場擁擠。
  3. 如申請專利範圍第2項所述之半導體功率元件，其中：
    該埋入摻雜區為一個N- 緩衝層，從該汲極立柱橫向延伸，並垂直設置在該汲極立柱下面。
  4. 如申請專利範圍第3項所述之半導體功率元件，其中：
    該N- 緩衝層並沒有作為一個毯層在整個功率元件上延伸，而僅出現在該汲極立柱周圍的特定區域中。
  5. 如申請專利範圍第2項所述之半導體功率元件，其中：
    該埋入摻雜區為一個N- 緩衝區，設置在該半導體基體中，包圍著該汲極立柱的底部側壁和底盤。
  6. 如申請專利範圍第1項所述之半導體功率元件，其中，該半導體功率元件更包括：
    一個源極分級N擴散區和一個汲極分級N擴散區，分別包圍著該源極和該汲極立柱的側壁。
  7. 如申請專利範圍第1項所述之半導體功率元件，其中：
    該閘極更包括一個設置在閘極立柱中的P+ 立柱，連接到該超接面結構該P摻雜層上，用於載入電壓，以控制流經該超接面結構的電流。
  8. 如申請專利範圍第7項所述之半導體功率元件，其更包括：
    一個分級的P擴散區，其具有一個分級的P摻雜結構，從該閘極立柱該P+ 立柱開始擴散。
  9. 如申請專利範圍第1項所述之半導體功率元件，其中：
    該閘極更包括一個P+ 立柱，連接到該超接面結構該P摻雜層上，以及連接到P基體上。
  10. 如申請專利範圍第1項所述之半導體功率元件，其中：
    該閘極更包括一個溝槽P+ 立柱，連接到該超接面結構的該P摻雜層上，該閘極設置在該源極立柱和該汲極立柱之間的區域外面靠近該源極立柱，其中該源極立柱分離，以便為該P+ 閘極立柱留出縫隙，載入電壓，以控制流經該超接面結構的電流。
  11. 如申請專利範圍第1項所述之半導體功率元件，其更包括：
    一個設置在該汲極N+ 立柱的頂面上的導電場板。
  12. 如申請專利範圍第1項所述之半導體功率元件，其更包括：
    用於設置該超接面結構的ㄧ主動區，在該源極和汲極立柱之間延伸；以及
    一個在該主動區外面的終止區，包括一個向下延伸到基體的P+ 終止立柱，該P+ 終止立柱位於該主動區和半導體晶片邊緣之間。
  13. 如申請專利範圍第7項所述之半導體功率元件，其中：
    該P+ 閘極立柱延伸到該P基體中，其延伸到該半導體基體中的深度大於該源極和該汲極立柱。
  14. 如申請專利範圍第7項所述之半導體功率元件，其中，更包括：
    一個由閘極金屬層構成的閘極電極，設置在該半導體基體的底面下方。
  15. 如申請專利範圍第7項所述之半導體功率元件，其中，超接面結構中的源極、汲極和該閘極立柱構成一個接面型場效電晶體，該半導體功率元件更包括：
    一個與該JFET共同連接在級聯電路結構中的MOSFET。
  16. 如申請專利範圍第15項所述之半導體功率元件，其中：
    該級聯電路結構中的MOSFET與該JFET共同整合在一晶片上。
  17. 如申請專利範圍第16項所述之半導體功率元件，其中：
    該級聯電路結構中的MOSFET整合在JFET的每個電晶體元中。
  18. 如申請專利範圍第15項所述之半導體功率元件，其中：
    該級聯電路結構中的MOSFET與該JFET外部連接。
  19. 如申請專利範圍第7項所述之半導體功率元件，其更包括：
    一源極/閘極叉指，具有源極和該閘極立柱，沿該源極/閘極叉指的長度方向交錯分佈；以及
    該汲極叉指，具有該汲極立柱，沿該汲極叉指的長度方向延伸；其中
    該源極/閘極叉指同該汲極叉指相互交替。
  20. 如申請專利範圍第19項所述之半導體功率元件，其中：
    該源極/閘極叉指和該汲極叉指末端附近的半導體表面，植入與叉指末端處的立柱相同的導電類型。
  21. 一種在半導體基體上製備半導體功率元件的方法，該方法包括：
    製備一個P基體；
    在該P基體上方製備交替的ㄧP型和一N型層，使交替的該P型和該N型層電荷平衡，以作為一橫向超接面結構；
    製備一個P閘極立柱，穿過該橫向超接面結構，到達該P基體；以及
    製備一N源極和一N汲極立柱，穿過該橫向超接面結構。
  22. 如申請專利範圍第21項所述之方法，其包括：
    在該N汲極立柱和該P基體之間，製備一雪崩箝位二極體，該雪崩箝位二極體將雪崩電流轉移出超接面結構。
  23. 如申請專利範圍第21項所述之方法，其更包括：
    在該N汲極立柱下方製備一個N緩衝層，以減少該N汲極立柱下方的電場擁擠。
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