JP5073992B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に係り、特に装置の抵抗を低減し高信頼性化を図った半導体装置に関する。
ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、フリップチップ実装などが可能なタイプも知られている。
図１２を参照し、従来のフリップチップ実装が可能なタイプの半導体装置をＭＯＳＦＥＴを例に説明する。
ｎ＋型の半導体基板１３３の上にｎ−型のエピタキシャル層を設けてドレイン領域１３４とし、ｐ型のチャネル層１３５を設ける。チャネル層１３５表面からドレイン領域１３４まで到達するトレンチ１３６を作り、トレンチ１３６の内壁をゲート酸化膜１３７で被膜し、トレンチ１３６内にゲート電極１３８を設けて各セル１３２を形成する。トレンチ１３６に隣接したチャネル層１３５表面にはｎ＋型のソース領域１３９およびｐ＋型のボディ領域１４０が形成される。トレンチ１３６上は層間絶縁膜１４１で覆われている。
ソース電極１４２は、Ａｌ等のスパッタにより設けられ且つ各セル１３２のソース領域１３９と接続して設けられる。ゲートパッド電極１４８は、ソース電極１４２と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ドレインパッド電極１１４は、ソース電極１４２と同一工程にて形成された電極であり、半導体チップ外周のアニュラー１１５上に設けられる。
ソースバンプ電極１１１は、ソース電極１４２とコンタクトする半田バンプである。ソース電極１４２上で窒化膜１５６にコンタクト孔を設け、半田の下地となる下地電極１１０を設け、半田バンプを形成する。ゲートバンプ電極１１２およびドレインバンプ電極１１３も、ソースバンプ電極１１１と同様に設けた半田バンプである。
金属板１１６は、Ｃｕ、Ｆｅ、Ａｌ等のチップサイズよりも小さい金属片をウエハ上のチップ配置の座標に合わせて半導体チップ裏面に貼り付ける。この金属板１１６により、ドレイン抵抗を低減できる。
このように、入力端子および出力端子に接続する電極（ソース電極およびドレイン電極）、およびこの場合は制御端子に接続する電極（ゲート電極）など、全ての端子に接続する電極を、半導体基板（半導体チップ）の第１主面側に設けることで、このチップをフリップチップ実装することができる。
特開２００２−３６８２１８号公報
図１３は、ディスクリート半導体のＭＯＳＦＥＴにおいて、入力端子ＩＮに接続する電極（例えばソース電極Ｓ）および出力端子ＯＵＴに接続する電極（例えばドレイン電極Ｄ）の配置と基板に形成される電流経路の抵抗成分の概略を示す図である。
図１３（Ａ）はソース電極Ｓおよびドレイン電極Ｄをそれぞれ第１主面Ｓｆ１および第２主面Ｓｆ２に設けた場合であり、図１３（Ｂ）はソース電極Ｓおよびドレイン電極Ｄをいずれも第１主面Ｓｆ１に設けた場合である。
基板は高濃度半導体基板ＨＳに低濃度半導体層ＬＳを積層し、低濃度半導体層ＬＳ表面にＭＯＳＦＥＴの素子領域ｅが設けられる。
図１３（Ａ）の場合では、矢印の如く第１主面Ｓｆ１側のソース電極Ｓから低濃度半導体層ＬＳ、高濃度半導体基板ＨＳを通り、第２主面Ｓｆ２側のドレイン電極Ｄに至る電流経路が形成される。従ってこの場合、ＭＯＳＦＥＴのソース電極Ｓからドレイン電極Ｄに向かう抵抗成分としては、主に基板の深さ（垂直）方向の抵抗Ｒａとなる。
かかる従来のパワーＭＯＳＦＥＴでは、ドレイン電極Ｄは半導体チップの裏面（第２主面Ｓｆ２）から取り出すため、電流経路は基板の深さ（垂直）方向に形成される。従って、この場合には、ドレイン抵抗をより低減するため裏面のドレイン電極Ｄの厚みは、できる限り薄く形成されている。
例えば、接着性を向上させるＴｉ、半田のＳi側への拡散を防止するＮｉをそれぞれ５００Å、５０００Åの膜厚に形成後、Ａｕを５００Åの膜厚に形成している。
この半導体チップを例えばフリップチップ実装する場合、ドレイン電極Ｄをソース電極Ｓと同一平面上に設ける必要がある。この場合、電流経路はソース−基板−ドレインに形成されるが、図１３（Ａ）の如く裏面の金属層（ドレイン電極Ｄ）の膜厚が薄いままでは抵抗値が増大してしまう。
一方図１３（Ｂ）は、フリップチップ実装に好適な構造を示しており、例えば図１２に示す従来構造の場合である。このようにチップの第１主面Ｓｆ１側にソース電極Ｓおよびドレイン電極Ｄを設ける構造では、矢印の如く第１主面Ｓｆ１側のソース電極Ｓから低濃度半導体層ＬＳ、高濃度半導体基板ＨＳに達し、再び低濃度半導体層ＬＳからドレイン電極Ｄに至る電流経路が形成される。従ってこの場合、ＭＯＳＦＥＴのソース電極Ｓからドレイン電極Ｄに向かう抵抗成分は、基板の垂直方向の抵抗Ｒａ、Ｒｃ、および基板の水平方向の抵抗Ｒｂの合成抵抗となる。従って、図１３（Ａ）と比較した場合には、基板水平方向の抵抗Ｒｂもデバイス全体の抵抗に大きな影響を及ぼす。
そこで、抵抗Ｒｂを低減するため、基板の第２主面Ｓｆ２（裏面）に低抵抗の金属板１１６を設けている（図１２参照）。これらは例えばＣｕ、Ｆｅ、ＡｌあるいはＡｇ等である。
Ｃｕ、Ｆｅ、Ａｌ、Ａｇは金属板１１６自体の抵抗値が低く、また安価であるために採用される。しかしこれらは何れも耐酸化性および耐腐食性が低く、例えば長期間の保管により金属板が酸化し、変色する場合がある。金属板の変色は当該金属板の抵抗値に悪影響を及ぼす上、組立作業工程でのダイシングシートとの密着が悪く、ダイシング作業時にチップ飛びなどのトラブルを起こす大きな要因となる。
本発明の半導体装置は、第１主面および第２主面を有する半導体基板と、前記半導体基板に設けられたディスクリート半導体の素子領域と、前記半導体基板の前記第１主面側に設けられ、前記素子領域にそれぞれ接続する第１の電極および第２の電極と、前記半導体基板の前記第２主面側を被覆する金属層と、第２主面側に形成された刻印と、を備え、前記金属層は、前記第２主面側に露出し耐腐食性および耐酸化性を有する第１金属層と、前記第１金属層と前記半導体基板の前記第２主面との間に設けられた第２金属層と、を有し、前記第１金属層は前記第２金属層より膜厚が厚い厚膜金属層であり、前記第１の電極から、前記半導体基板、前記第２金属層を経由して前記厚膜金属層に至るまでの第１電流経路と、前記厚膜金属層から前記第２金属層および前記半導体基板を経由して前記第２の電極に至るまでの第２電流経路と、が形成されることを特徴とする。
本発明の半導体装置は、第１主面および第２主面を有する半導体基板と、前記半導体基板に設けられたディスクリート半導体の素子領域と、前記半導体基板の前記第１主面側に設けられ、前記素子領域にそれぞれ接続する第１の電極および第２の電極と、前記半導体基板の前記第２主面側を被覆する金属層と、第２主面側に形成された刻印と、を備え、前記金属層は、前記第２主面側に露出し耐腐食性および耐酸化性を有する第１金属層と、前記第１金属層と前記半導体基板の前記第２主面との間に設けられた第２金属層と、該第２金属層と前記第１金属層の間に設けられた第３金属層と、を有し、前記第３金属層は前記第１金属層より膜厚が厚い厚膜金属層であり、前記第１の電極から、前記半導体基板、前記第２金属層を経由して前記厚膜金属層に至るまでの第１電流経路と、前記厚膜金属層から前記第２金属層および前記半導体基板を経由して前記第２の電極に至るまでの第２電流経路と、が形成されることを特徴とする。
本発明によれば、第１に、第１主面に第１電極および第２電極を設け、第１電極から基板を介して第２電極に至る電流経路が形成される半導体装置において、第２主面側に厚膜金属層を設けることにより、基板の水平方向の抵抗成分を低減できる。
第２に、第２主面の最表面に露出する第１金属層に、耐酸化性および耐腐食性の高いＡｕを採用し、第１金属層を厚膜金属層とすることにより、裏面（第２主面）の金属の変色、腐食等を押さえることができる。特にフリップチップ実装の場合には、第１金属層が外気に晒されるため、第１金属層の抵抗値が変動する問題がある。
また金属層の変色により、ダイシング時においてもチップ飛び等の不良が発生するなどな作業上の問題もある。
しかし本実施形態では、第１金属層表面を保護膜で被覆することなく、変色および腐食等を押さえることができる。
第３に、厚膜金属層の膜厚は、当該厚膜金属層の厚みと装置全体の抵抗値（オン抵抗）の関係において、抵抗値が飽和する下限付近の膜厚とする。これにより、コストを抑えつつ、信頼性の高い半導体装置を提供できる。
第４に、第２主面側に設ける第３金属層に銅を採用して当該第３金属層を厚膜金属層とし、第２主面の最表面に露出する第１金属層として金を採用することにより、よりコストを抑え、信頼性の高い半導体装置を提供できる。
本発明の実施の形態を図１から図１１を参照して詳細に説明する。
本発明の半導体装置は、半導体基板と、素子領域と、第１の電極と、第２の電極と、第１金属層および第２金属層とから構成され、第１の電極と第２の電極を半導体基板の第１主面に設け、第１の電極から半導体基板の内部を通り第２の電極に至る電流経路が形成されるものである。
素子領域には、ディスクリート半導体の素子が形成される。ディスクリート半導体とは個別半導体とも呼ばれ、単機能の半導体素子の総称である。一例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、接合型ＦＥＴに代表される電界効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどである。
図１から図４を参照し、第１の実施形態として第１金属層が厚膜金属層である場合について説明する。また第１の実施形態では素子領域にＭＯＳＦＥＴが形成される場合を例に示す。
図１には、本実施形態のＭＯＳＦＥＴ１００を示す平面図である。この図はＭＯＳＦＥＴ１００の各電極と、外部接続電極を示している。
半導体基板１０の表面に、素子領域２０（破線）と接続するソース電極１７およびドレイン電極１８、ゲートパッド電極１９ｐを設ける。ソース電極１７およびドレイン電極１８、ゲートパッド電極１９ｐ上には、それぞれ丸印の如く外部接続電極となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極２９を設ける。各バンプ電極２７、２８、２９の直径は例えば約２５０μｍである。半導体基板１０は、一例としてサイズが１．４ｍｍ×１．４ｍｍの半導体チップであり、各バンプ電極２７〜２９のピッチは、０．５ｍｍ〜１．０ｍｍ程度である。
尚、図１では計４個のバンプ電極２７、２８、２９を示しているが、その数および配置は図示したものに限らない。またそれぞれのバンプ電極２７、２８、２９の数も図示したものに限らない。
図２は、第１の実施形態のＭＯＳＦＥＴ１００の断面を示す図であり、図１のａ−ａ線断面図である。 半導体基板１０は、第１主面Ｓｆ１および第２主面Ｓｆ２を有し、ＭＯＳＦＥＴ１００の素子領域２０が設けられる。
すなわち半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を設けてドレイン領域とする。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
尚本実施形態では便宜上、最外周のＭＯＳトランジスタのセルの配置領域までを素子領域２０として説明する。素子領域２０の外周には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。
ゲート電極１３は層間絶縁膜１６で被覆され、ソース電極１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極１７は素子領域２０上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
ゲート電極１３は、連結部１３ｃにより基板上に引き出され、半導体基板の周囲を取り巻くゲート連結電極１９まで延在され、ゲートパッド電極（ここでは不図示）に接続する。
ソース電極１７上は窒化膜２３が設けられ、窒化膜２３の所定の領域を開口してＵＢＭ（Under Bump Metal）２４を設ける。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また窒化膜２３上には、ＵＢＭ２４が露出するソルダーレジスト２５を設け、ＵＢＭ２４を下地電極とするスクリーン印刷によりソースバンプ電極２７を設ける。ソースバンプ電極２７の直径は約２５０μｍである。尚、図２においては説明の都合上ソース電極１７は素子領域２０端部に配置した場合を示すが、実際には素子領域２０に均一にソース電位が印加されるよう配置される。
図２の如くドレイン電極１８は、半導体基板１０の第１主面Ｓｆ１側に設けられる。ドレイン電極１８は、ソース電極１７と同じ（例えばＡｌ）金属層により所望の形状にパターンニングされ、ソース電極１７と離間して配置される。ドレイン電極１８上にも、ソースバンプ電極２７と同様にドレインバンプ電極２８を設ける。
ドレイン電極１８の下方には、ドレイン抵抗を低減するためｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２および、ｎ＋型不純物領域２２より高濃度のｎ＋型不純物領域２２’を設ける。ｎ＋型不純物領域２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達している。すなわち、ドレイン電極１８は、ｎ＋型不純物領域２２を介して、素子領域２０のドレイン領域（ｎ−型半導体層２およびｎ＋型シリコン半導体基板１）と接続する。
このように本実施形態では、ソース電極１７およびドレイン電極１８を、いずれも第１主面Ｓｆ１側に設ける。これにより、ＭＯＳＦＥＴ１００の動作時には、入力端子に接続するソースバンプ電極２７およびソース電極１７から素子領域２０、ｎ−型半導体層２、ｎ＋型シリコン半導体基板１、ｎ＋型不純物領域２２（２２’）を経由して、出力端子に接続するドレイン電極１８、ドレインバンプ電極２８に至る電流経路が形成される。
図３も第１の実施形態のＭＯＳＦＥＴ１００の断面を示す図であり、図１のｂ−ｂ線断面図である。
ゲートパッド電極１９ｐは保護ダイオードＤｉ上に設けられてこの一端に接続する。保護ダイオードＤｉの他端はソース電極１７と接続する。ゲートパッド電極１９ｐは図２の如くゲート連結電極１９および連結部１３ｃを介してゲート電極１３に接続している。ゲートパッド電極１９ｐ上にもソースバンプ電極２７と同様にゲートバンプ電極２９が設けられ、これによりゲート電極１３にゲート電圧が印加される。
図２および図３を参照して、半導体基板１０の第２主面Ｓｆ２側には、全面に、耐腐食性および耐酸化性を有する第１金属層３１が露出する。また、第１金属層３１と半導体基板１０の間には、第２金属層３２が設けられる。
第１金属層３１は、耐腐食性および耐酸化性を有する金属層であり、例えば金（Ａｕ）である。また第１金属層３１は、第２金属層３２より膜厚が厚い厚膜金属層ＴＭである。厚膜金属層ＴＭの厚みＷは、厚膜金属層ＴＭの厚みＷと、上記の電流経路の抵抗値との相関関係において、抵抗値が飽和する下限付近の膜厚である。この相関関係については後述するが、一例として本実施形態では厚膜金属蔵ＴＭの厚みＷは６０００Åを採用する。
厚膜金属層３１の表面には何れの保護膜も設けられず、厚膜金属層３１が半導体基板１０の第２主面Ｓｆ２側に露出している。
第２金属層３２は、第２主面Ｓｆ２表面に設けられ、シリコンとの接着性を向上させる金属層（例えばチタン（Ｔｉ））である。この場合の第２金属層３２の膜厚は、例えば５００Åである。
第１金属層３１（厚膜金属層ＴＭ）と第２金属層３２の間には図２および図３の他の金属層（例えばニッケル（Ｎｉ））４０を設けても良い。つまり第２主面Ｓｆ２側の多層金属構造は、半導体基板１０側からＴｉ−Ｎｉ−Ａｕであり、他の金属層（Ｎｉ）４０の膜厚は例えば５０００Åである。
また、図示は省略するが他の金属層４０として更に銅（Ｃｕ）を設けても良く、第２主面Ｓｆ２側の多層金属構造は、半導体基板１０側からＴｉ（５００Å）−Ｎｉ（５０００Å）−Ｃｕ（１５００Å）−Ａｕ（６０００Å）となる。
このように、第１の実施形態の第２主面Ｓｆ２側の金属層構造は、少なくとも、第２金属層３２と第１金属層３１（厚膜金属層ＴＭ）とを含む多層金属構造であり、これらは、各バンプ電極形成前に第２主面Ｓｆ２表面に金属蒸着により設けられる。
図４には上記の半導体基板（半導体チップ）１０の実装例として、プリント基板等にフリップチップ実装した側面図を示す。尚、半導体基板１０の素子領域２０等の図示は省略する。
所定の導電パターン５２を設けたプリント基板５１に、半導体チップ１０をフェイスダウンで配置し、ソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極（ここでは不図示）と対応する導電パターン５２の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続されている。
既述の如く、本実施形態では入力端子に接続するソース電極（ソースバンプ電極２７）と、出力端子に接続するドレイン電極（ドレインバンプ電極２８）とが第１主面Ｓｆ１側に設けられる。従って、ＭＯＳＦＥＴ１００の動作時には図４の矢印の如く、主にソース電極（ソースバンプ電極２７）から半導体基板１０を通りドレイン電極（ドレインバンプ電極２８）に至る電流経路が形成される。そして、この電流経路における抵抗は、半導体基板の垂直方向の抵抗Ｒａ、Ｒｃと水平方向の抵抗Ｒｂである（図１３（Ｂ）参照）。
つまり、本実施形態の構造では、基板水平方向の抵抗成分である抵抗Ｒｂが発生するため、この抵抗Ｒｂをできる限り小さくすることが望ましい。そこで、第２主面Ｓｆ２側に、厚みが６０００Åの厚膜金属層ＴＭを配置する。厚膜金属層ＴＭには金（Ａｕ）が採用され、抵抗値が低くその厚みが厚いため、基板水平方向の抵抗Ｒｂを小さくすることができる。
更にＡｕは、例えば銀（Ａｇ）や銅（Ｃｕ）と比較して耐腐食性および耐酸化性が高い。従って第２主面Ｓｆ２の最表面に露出する第１金属層３１にＡｕを採用することにより、半導体チップ（あるいはウエハの状態で）長期間保存した場合であっても厚膜金属層ＴＭの変色、腐食等の不良の発生を大幅に抑制できる。
例えば、ウエハの状態で第１金属層３１が変色すると、組立作業工程でのダイシングシートとの密着が悪く、ダイシング作業時にチップ飛びなどのトラブルを起こす大きな要因となる。
また、ダイシング後であっても、変色等により厚膜金属層ＴＭである第１金属層３１自体の抵抗値が増加すると、基板水平方向の抵抗低減に十分寄与できない問題がある。
しかし本実施形態では、第２主面Ｓｆ２の最表面となる第１金属層３１（厚膜金属層ＴＭ）に耐腐食性および耐酸化性の高いＡｕを採用することにより、これを保護するための保護膜等を追加で設ける必要もなく、高い信頼性を得ることができる。
図５は、本発明の第２の実施形態を示す図であり、図４と同様に半導体基板（半導体チップ）１０の実装例として、プリント基板等にフリップチップ実装した側面図を示す。第２の実施形態は、第２主面Ｓｆ２側の多層金属層の構造が異なるものであり、半導体基板１０に設けられた素子領域２０や、ソース電極１７、ドレイン電極１８等は、図１〜図３と同様であるので、詳細な説明および図示は省略する。また、図４と同一構成要素は同一符号とする。
第２の実施形態は、第２主面Ｓｆ２側の金属層構造が、少なくとも第１金属層３１と、第２金属層３２と、第３金属層３３とを含む多層金属構造からなるものである。
第１金属層３１は、第２主面Ｓｆ２の最表面に設けられ、耐腐食性および耐酸化性を有する金属層（例えばＡｕ）である。第１金属層３１の膜厚は、例えば５００Åである。また、半導体基板１０の第２主面Ｓｆ２の表面には、接着性を向上させる第２金属層３２（例えばＴｉ：厚み５００Å）が設けられる。
第３金属層３３は、第２金属層３２と第１金属層３１の間に設けられ、抵抗値が低く安価な金属層であり、例えばＣｕである。また、第２の実施形態では、第３金属層３３が厚膜金属層ＴＭとなる。第３金属層３３の厚みは例えば６０００Åである。
また、図５の如く第３金属層３３と第２金属層３２の間に他の金属層（例えばＮｉ：厚み５０００Å）４０が設けられても良い。
すなわち、第２主面Ｓｆ２側の多層金属構造は、半導体基板１０側からＴｉ−Ｎｉ−Ｃｕ−Ａｕである。
第２の実施形態では、厚膜金属層ＴＭとして第３金属層３３を設け、これにＣｕを採用する。また第２主面Ｓｆ２の最表面には第１金属層３１を設け、これにＡｕを採用する。これにより、基板水平方向の抵抗Ｒｂを低減し、且つ第２主面Ｓｆ２の最表面の変色、腐食等の不良の発生を大幅に抑制できる。
更に、第２主面Ｓｆ２の最表面となる第１金属層３１（Ａｕ）の膜厚を薄くしても、厚膜金属層ＴＭ（第３金属層３３）によりオン抵抗を低減できるので、第１の実施形態と比較してコストの増加を回避できる。
また、第１金属層３１のＡｕの融点は１０６３℃である。つまり第２金属層３２にＴｉ（融点：１６６８℃）を採用し、第２の実施形態では第３金属層３３にＣｕ（融点：１０８３℃）を採用すると、第１および第２の実施形態のいずれも、第２主面Ｓｆ２側の多層金属層の融点が１０００℃以上となる。
例えば、図４、図５の如くフリップチップ実装する場合、実装された最表面（第１金属層３１表面）に、製品名、製造年月等がレーザ印刷（捺印）される。本実施形態では第２主面Ｓｆ２側は、全て融点が１０００℃以上の金属層であるので、高温のレーザ印刷に対する耐性も高めることができる。これにより厚膜金属層ＴＭ（第１金属層３１または第３金属層３３）の消失を最小限にすることができるのでオン抵抗の変動や、消失部分からの水分の浸入を防ぐことが可能である。
尚、本実施形態では、半導体基板（半導体チップ）１０の実装例としてフリップチップ実装を例に説明した。しかし本実施形態は、ディスクリート半導体において、第１主面Ｓｆ１側に電流経路上の２つの電極を配置する場合に装置の抵抗を低減できるものである。従って、上記の例に限らず、ＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術による実装であっても同様に実施できる。
ＣＯＢ技術による実装は、第２主面Ｓ２側がプリント基板等の基板に固着され、第１主面Ｓ１側の電極がボンディングワイヤ等により、基板上の導電パターンに接続されるものであり、第２主面Ｓ２と基板との固着には導電性または絶縁性接着材が採用される。
特に絶縁性接着剤を採用する場合には、より半導体基板１内の抵抗を低減する要求が高まるが、本実施形態により効率的に装置の抵抗を低減できる。
次に、図６から図９を参照して本発明の第３の実施形態について説明する。尚、第１の実施形態と同一構成要素は同一符号とし、重複する部分はその説明を省略する。
半導体基板（半導体チップ）１０に設ける素子領域２０として、ディスクリート（単機能）半導体であれば、その数は複数でもよい。第２の実施形態は、第１のＭＯＳＦＥＴ１００ａおよび第２のＭＯＳＦＥＴ１００ｂの２つの素子領域２０ａ、２０ｂを、ドレインを共通として１つの半導体基板（半導体チップ）１０に集積化した場合を例に説明する。
スイッチング用途の半導体装置として、オンオフの切り替えを行うのみでなく、例えば二次電池（ＬＩＢ：Lithium Ion Battery）の保護回路に採用されるＭＯＳＦＥＴの如く、電流経路の方向（電流が流れる方向）を切り替えるものが知られている。
図６は、双方向の電流経路を切り替え可能な半導体装置（スイッチング素子）をＭＯＳＦＥＴで構成した場合の一例を示す回路図である。
スイッチング素子２００は、それぞれ多数のＭＯＳトランジスタセルにより構成される第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを、それぞれのドレインＤを共通として直列に接続する。そしてそれぞれのゲート端子Ｇ１、Ｇ２にゲート信号を印加して両ＭＯＳＦＥＴを制御し、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。
第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂによりｄ１方向の電流経路を形成する。
また、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第１ＭＯＳＦＥＴ１００ａと第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードによりｄ２方向の電流経路を形成する。
さらに、ゲート端子Ｇ１とゲート端子Ｇ２を共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。
図７は、上記のスイッチング素子２００を示す平面図であり、スイッチング素子２００の各電極と、外部接続電極を示している。
同一の半導体基板１０に、第１素子領域２０ａと第２素子領域２０ｂが設けられる。第１素子領域２０ａは第１ＭＯＳＦＥＴ１００ａの素子領域であり、第２素子領域２０ｂは第２ＭＯＳＦＥＴ１００ｂの素子領域である。
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂはチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、それぞれに第１ソース電極１７ａ、第２ソース電極１７ｂ、第1ゲートパッド電極１９ｐａ、第２ゲートパッド電極１９ｐｂが設けられる。
第１ＭＯＳＦＥＴ１００ａのソース領域（不図示）は、第１素子領域２０ａ上を覆う第１ソース電極１７ａと接続する。第１ソース電極１７ａには第１ソースバンプ電極２７ａが設けられる。第１ＭＯＳＦＥＴ１００ａのゲート電極（不図示）は半導体基板１０の周辺部に延在され第１ゲートパッド電極１９ｐａに接続する。第２ＭＯＳＦＥＴ１００ｂも同様である。
図８は、図７のｃ−ｃ線断面図である。
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する同一の半導体基板１０に設けられる。すなわち半導体基板１０の第１素子領域２０ａに第１ＭＯＳＦＥＴ１００ａが設けられ、第２素子領域２０ｂに第２ＭＯＳＦＥＴ１００ｂが設けられる。これにより、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂは、すなわちドレイン領域が共通となっている。
それぞれの素子領域２０ａ、２０ｂを構成するＭＯＳトランジスタは第１の実施形態と同様であるので説明は省略するが、第２の実施形態ではドレイン端子は外部に導出せず、ドレイン電極も設けられない。
すなわち、第１主面Ｓｆ１側には、第１ソース電極１７ａ、第１ゲートパッド電極１９ｐａ、第２ソース電極１７ｂ、第２ゲートパッド電極１９ｐｂのみが設けられる。また、これらとそれぞれ接続する第１ソースバンプ電極２７ａ、第１ゲートバンプ電極２９ａおよび第２ソースバンプ電極２７ｂ、第２ゲートバンプ電極２９ｂを設ける（図７参照）。これらの電極部分の詳細な構造は第１の実施形態と同様である。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂの構成は、同一である。
このように第２の実施形態では第１ソース電極１７ａおよび第２ソース電極１７ｂが、いずれも半導体基板１０の第１主面Ｓｆ１側に設けられた第１電極および第２電極となり、この間に電流経路が形成される。
具体的には、第１ゲートパッド電極１９ｐａおよび第２ゲートパッド電極１９ｐｂに印加される制御信号により、例えば第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。このとき第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より高くすることにより、図のｄ１方向に電流経路が形成される。一方、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフして第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より低くするとｄ１方向と逆のｄ２方向に電流経路が形成される。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを共にオンし、第１ソース電極１７ａと第２ソース電極１７ｂの電位差により寄生ダイオードを介さずに、ｄ１方向またはｄ２方向に電流経路を形成する。
つまり、第２の実施形態では、電流経路は第１ＭＯＳＦＥＴ１００ａの第１ソース電極１７ａから半導体基板１０を介して第２ＭＯＳＦＥＴ１００ｂの第２ソース電極１７ｂに（またはその逆方向に）形成される。
第３の実施形態では上記の半導体基板１０の第２主面Ｓｆ２側に、第１金属層３１として厚膜金属層ＴＭを配置する。すなわち、半導体基板１０の第２主面Ｓｆ２に接着性を向上するための第２金属層３２（例えばＴｉ：５００Å）を設け、第２主面Ｓｆ２側に露出する第１金属層３１（厚膜金属層ＴＭ）を設ける。尚、図８の如く、第１金属層３１と第２金属層３２間に他の金属層４０（例えばＮｉ：５０００Å）を設けても良い。
また、図示は省略するが他の金属層４０として更に銅（Ｃｕ）を設けても良く、第２主面Ｓｆ２側の多層金属構造は、半導体基板１０側からＴｉ（５００Å）−Ｎｉ（５０００Å）−Ｃｕ（１５００Å）−Ａｕ（６０００Å）となる。
厚膜金属層ＴＭは、例えばＡｕであり、抵抗値が低くその厚みが厚いため、基板水平方向の抵抗Ｒｂを小さくすることができる。
更にＡｕは、耐腐食性および耐酸化性が高く、厚膜金属層ＴＭの変色、腐食等の不良の発生を大幅に抑制できる。
図９は上記の半導体基板（半導体チップ）１０実装例を示す側面図である。プリント基板５１等に導電パターン５２を設け、半導体チップ１０をフリップチップ実装する。
すなわち、第１ソースバンプ電極２７ａ、第１ゲートバンプ電極２９ａ、第２ソースバンプ電極２７ｂ、第２ゲートバンプ電極２９ｂを、対応する導電パターン５２と接続する。
第２主面Ｓｆ２側に設ける厚膜金属層ＴＭの厚みは、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂのオン抵抗と相関関係がある（後述）。またその相関関係においてオン抵抗の低減が飽和する厚膜金属層ＴＭの厚みＷが存在する。そこで、厚膜金属層ＴＭの厚みＷをオン抵抗の低減が飽和する下限付近の厚みとすることで、コストの増加を抑えることができる。
例えば、第３の実施形態においてチップサイズが１．８ｍｍ×１．８ｍｍの場合、厚膜金属層ＴＭの膜厚Ｗは、６０００Åである。
ここで、第１および第２の実施形態では、フリップチップ実装や、ＣＯＢ技術による実装を実現するため、第１電極と第２電極を、同一の第１主面Ｓｆ１側に配置する場合を示した。
一方第３の実施形態では、ドレイン電極は外部に導出されず、電流経路上の第１電極（第１ソース電極１７ａ）および第２電極（第２ソース電極１７ｂ）が第１主面Ｓｆ１側に設けられる構造である（図８参照）。つまり、第２の実施形態の構造は、実装方法に限定されない。例えば、図示は省略するがリードフレームに、半導体チップ１０の第２主面Ｓｆ２側を固着し、リードフレームと半導体チップ１０を樹脂層で被覆する、一般的なモールドパッケージの実装方法等も採用される。
しかし、本実施形態では、半導体基板１０の第２主面Ｓｆ２に設けた厚膜金属層ＴＭにより、第３の実施形態においても半導体装置のオン抵抗を低減することができる。
図１０を参照して第４の実施形態を説明する。第４の実施形態は、第３の実施形態において第３金属層３３を設ける場合である。素子領域２０ａ、２０ｂは第３実施形態と同様であるので、図示及び説明は省略する。また図９と同一の構成要素は同一符号とする。
第４の実施形態では半導体基板１０の第２主面Ｓｆ２側に、第１金属層３１、第２金属層３２を設け、第３金属層３３として厚膜金属層ＴＭを配置する。すなわち、半導体基板１０の第２主面Ｓｆ２に接着性を向上するための第２金属層３２（例えばＴｉ：５００Å）を設け、第２主面Ｓｆ２側に露出する第１金属層３１を設ける。そして第３金属層３３を第２金属層３２および第１金属層３１の間に配置してこれを厚膜金属層ＴＭとする。尚、第２金属層３２と第３金属層３３間に他の金属層４０（例えばＮｉ：５０００Å）を設けても良い。
厚膜金属層ＴＭは、例えばＣｕであり、抵抗値が低くその厚みが厚いため、基板水平方向の抵抗Ｒｂを小さくすることができる。
厚膜金属層ＴＭの厚みは、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂのオン抵抗と相関関係がある（後述）。またその相関関係においてオン抵抗の低減が飽和する厚膜金属層ＴＭの厚みＷが存在する。そこで、厚膜金属層ＴＭの厚みＷをオン抵抗の低減が飽和する下限付近の厚みとすることで、コストの増加を抑えることができる。
また第２主面Ｓｆ２の最表面には第１金属層３１を設け、これにＡｕを採用する。これにより、基板水平方向の抵抗Ｒｂを低減し、且つ第２主面Ｓｆ２の最表面の変色、腐食等の不良の発生を大幅に抑制できる。
更に、第２主面Ｓｆ２の最表面となる第１金属層３１（Ａｕ）の膜厚を薄くしても、厚膜金属層ＴＭ（第３金属層３３）によりオン抵抗を低減できるので、第３の実施形態と比較してコストの増加を回避できる。
次に、図１１を参照し、厚膜金属層ＴＭの厚みと装置の抵抗の関係について説明する。
図１１は、厚膜金属層ＴＭの厚みＷと、第３の実施形態のＭＯＳＦＥＴのオン抵抗（ＲＳＳＯＮ）と関係を示す。横軸が、実際の半導体基板（半導体チップ）１０の第２主面Ｓｆ２側に設けた厚膜金属層ＴＭの厚みＷ（Å）であり、第１金属層３１（Ａｕ）を厚膜金属層ＴＭとした場合である。また縦軸が、ゲート電圧ＶＧ＝４Ｖの場合のオン抵抗ＲＳＳＯＮ（Ω）である。半導体チップ１０のサイズは１．８ｍｍ×１．８ｍｍである。
上記の電流経路に発生する抵抗Ｒａ、Ｒｂ、Ｒｃは、ＭＯＳＦＥＴのオン抵抗ＲＳＳＯＮに直接影響を与える。すなわち、抵抗Ｒａ、Ｒｂ、Ｒｃが大きい場合は、ＭＯＳＦＥＴのオン抵抗も大きくなってしまう。
そこで、半導体チップ１０の裏面となる第２主面Ｓｆ２側に、抵抗値の低い厚膜金属層ＴＭ（Ａｕ）を設けることにより、ＭＯＳＦＥＴのオン抵抗を低減できる。
ところが、図１１の如く厚膜金属層ＴＭ（Ａｕ）の厚みがある一定の値を超えると、オン抵抗の低減が飽和状態となることが分かった。これは、厚膜金属層ＴＭを厚くすることにより、基板（チップ）の水平方向の抵抗Ｒｂは小さくすることができるが、ＭＯＳＦＥＴのオン抵抗としては基板垂直方向の抵抗Ｒａ、Ｒｂが依然として存在しておりこれらは変化が無いためである。
つまり、上記のチップサイズであれば厚膜金属層ＴＭ（Ａｕ）の膜厚は、６０００Å程度で十分である。オン抵抗の低減が進まないので有れば、厚膜金属層ＴＭをそれ以上厚くすることは不要であり、厚膜金属層ＴＭが厚すぎると却って問題も発生する。
例えば、不必要に厚い厚膜金属層ＴＭは、当然コストの増加を招き、特に厚膜金属層ＴＭにＡｕを採用する場合にはコスト削減を阻むことになる。
また、厚膜金属層３１が厚すぎると（例えば２μｍ以上）、反りの発生や、組み立て工程でのダイシング作業時にブレードの磨耗を早めやすいなどの問題もある。
そこで本実施形態では、厚膜金属層ＴＭの厚みを、当該厚膜金属層ＴＭの厚みと電流経路の抵抗値（ここではＭＯＳＦＥＴのオン抵抗）との相関関係において、抵抗値が飽和する下限付近の膜厚とする。
これにより、低コストで半導体装置の抵抗値を低減でき、更に耐腐食性、耐酸化性を向上させた信頼性の高い半導体装置を提供できる。
尚図１１では、１つのチップサイズについての特性を示したが、他のチップサイズであっても同様の傾向が得られる。すなわち、チップサイズによって抵抗値が飽和する飽和点は変動する可能性があるが、オン抵抗と厚膜金属層ＴＭの厚みＷの関係における飽和点は存在する。
つまり、本実施形態の厚膜金属層ＴＭの厚みＷは上記の値に限らず、厚膜金属層ＴＭの厚みＷと電流経路の抵抗値の相関関係において飽和点の下限付近の膜厚を採用する。これにより、コストの増加を抑えることができる。
本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する回路図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する側面図である。 本発明の半導体装置を説明する特性図である。 従来の半導体装置を説明する断面図である。 従来の半導体装置を説明する断面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ 連結部
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７、１７ａ、１７ｂ ソース電極
１８ ドレイン電極
１９ｐ、１９ｐａ、１９ｐｂ ゲートパッド電極
２０、２０ａ、２０ｂ 素子領域
２２、２２’ 高濃度不純物領域
２３ 窒化膜
２４ ＵＢＭ
２５ ソルダーレジスト
２７ ソースバンプ電極
２８ ドレインバンプ電極
２９ ゲートバンプ電極
３１ 第１金属層
３２ 第２金属層
３３ 第３金属層
４０ 他の金属層
ＴＭ 厚膜金属層 Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
２００ スイッチング素子
１００、１００ａ、１００ｂ ＭＯＳＦＥＴ
Ｓ、Ｓ１、Ｓ２ ソース端子（電極）
Ｇ、Ｇ１、Ｇ２ ゲート端子（電極）
Ｄ ドレイン端子（電極）

Claims (7)

  1. 第１主面および第２主面を有する半導体基板と、
    前記半導体基板に設けられたディスクリート半導体の素子領域と、
    前記半導体基板の前記第１主面側に設けられ、前記素子領域にそれぞれ接続する第１の電極および第２の電極と、
    前記半導体基板の前記第２主面側を被覆する金属層と、
    前記第２主面側に形成された刻印と、を備え、
    前記金属層は、前記第２主面側に露出し耐腐食性および耐酸化性を有する第１金属層と、前記第１金属層と前記半導体基板の前記第２主面との間に設けられた第２金属層と、を有し、前記第１金属層は前記第２金属層より膜厚が厚い厚膜金属層であり、
    前記第１の電極から、前記半導体基板、前記第２金属層を経由して前記厚膜金属層に至るまでの第１電流経路と、前記厚膜金属層から前記第２金属層および前記半導体基板を経由して前記第２の電極に至るまでの第２電流経路と、が形成されることを特徴とする半導体装置。
  2. 第１主面および第２主面を有する半導体基板と、
    前記半導体基板に設けられたディスクリート半導体の素子領域と、
    前記半導体基板の前記第１主面側に設けられ、前記素子領域にそれぞれ接続する第１の電極および第２の電極と、
    前記半導体基板の前記第２主面側を被覆する金属層と、
    前記第２主面側に形成された刻印と、を備え、
    前記金属層は、前記第２主面側に露出し耐腐食性および耐酸化性を有する第１金属層と、前記第１金属層と前記半導体基板の前記第２主面との間に設けられた第２金属層と、該第２金属層と前記第１金属層の間に設けられた第３金属層と、を有し、前記第３金属層は前記第１金属層より膜厚が厚い厚膜金属層であり、
    前記第１の電極から、前記半導体基板、前記第２金属層を経由して前記厚膜金属層に至るまでの第１電流経路と、前記厚膜金属層から前記第２金属層および前記半導体基板を経由して前記第２の電極に至るまでの第２電流経路と、が形成されることを特徴とする半導体装置。
  3. 前記第１金属層は金であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第３金属層は銅であることを特徴とする請求項２に記載の半導体装置。
  5. 前記厚膜金属層の膜厚は、５０００Å〜２００００Åであることを特徴とする請求項１から請求項４の何れかに記載の半導体装置。
  6. 前記素子領域に、電界効果トランジスタ、バイポーラトランジスタ、ダイオードのいずれかが設けられることを特徴とする請求項１から請求項５の何れかに記載の半導体装置。
  7. 前記素子領域は、前記半導体基板の一部を共通のドレイン領域とする第１絶縁ゲート型半導体素子領域および第２絶縁ゲート型半導体素子領域を有し、
    前記第１の電極は、第１絶縁ゲート型半導体素子領域に接続する第１ソース電極であり、
    前記第２の電極は、第２絶縁ゲート型半導体素子領域に接続する第２ソース電極である、ことを特徴とする請求項１から請求項６の何れかに記載の半導体装置。
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