JP4664833B2 - 半導体記憶装置 - Google Patents
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Description
本発明は半導体記憶装置およびその製造方法に関する。
ＦＢＣメモリは、１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のＤＲＡＭに比べて微細化において優れている。このため、ＤＲＡＭに代わる半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリが注目されている。
ＦＢＣのメモリセルは、通常、ＳＯＩ基板に形成されたＭＩＳＦＥＴによって構成されている。ＦＢＣでは、ソース、ドレインおよびボディ領域がＳＯＩ層に形成されている。ソースとドレインとの間に挟まれたボディ領域は、電気的に浮遊状態である。
このボディ領域内に蓄積されたホール数によってドレイン電流が変化する。このドレイン電流の変化量によってデータ“１”と データ“０”とを識別することができる。例えば、ボディ領域内のホールが多いときにデータ“１”と識別し、一方、ボディ領域にホールが少ないときにはデータ“０” と識別する。このようなＦＢＣにおいては、一般に、ボディ領域が形成されるＳＯＩ層の厚みを薄くすると、データ“０”とデータ“１”との信号量の差が大きくなる。
しかし、ＳＯＩ層の膜厚を薄くすると、ソース・ドレイン領域も薄くなる。これにより、シリサイド層とソース・ドレインとの接触面積が狭くなり、接触抵抗が増大するという問題が生じる。従って、従来のＦＢＣでは、データ“０”とデータ“１”とを区別する信号量の差を充分に大きくすることが困難であった。
特開２００５−１５８８６９号公報
ソース・ドレインの接触抵抗の増大を抑制し、データ“０”とデータ“１”とを区別する信号量の差が大きい半導体記憶装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体記憶装置は、絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層に形成されたソース層およびドレイン層と、前記ドレイン層と前記ソース層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域であって、チャネル幅方向の断面において厚みの異なる第１のボディ部分および第２のボディ部分を含み、前記第１のボディ部分の厚みは第２のボディ部分の厚みより小さいボディ領域と、前記第１のボディ部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記第１のボディ部分は、前記チャネル幅方向において一対の前記第２のボディ部分に挟まれており、前記第２のボディ部分は、前記チャネル幅方向における一側面において素子分離領域に隣接している。
ソース・ドレインの接触抵抗の増大を抑制し、データ“０”とデータ“１”とを区別する信号量の差が大きい半導体記憶装置およびその製造方法を提供する。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の平面図である。図１には、メモリ領域の平面が示されている。メモリ領域を制御するためのロジック回路は、従来の構成と同様でよいので、その図示を省略する。
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の平面図である。図１には、メモリ領域の平面が示されている。メモリ領域を制御するためのロジック回路は、従来の構成と同様でよいので、その図示を省略する。
ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板に形成されている。メモリ領域では、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）３０がライン状に延伸している。隣り合うＳＴＩ３０の間にＳＯＩ層４０が設けられている。従って、ＳＯＩ層４０もＳＴＩ３０と平行してライン状に延伸している。ソース層、ドレイン層およびボディ領域は、ＳＯＩ層４０内に設けられている。
ソース層にはソース線コンタクトＳＬＣが設けられており、ドレイン層にはビット線コンタクトＢＬＣが設けられている。ＳＯＩ層４０の延伸方向に対して直交するようにワード線ＷＬ（ゲート電極ともいう）が設けられている。
ワード線ＷＬの下のＳＯＩ層４０がボディ領域であり、ボディ領域は、第１のボディ部分Ｂ１と第２のボディ部分Ｂ２を含む。ボディ領域は、ソース層Ｓとドレイン層Ｄとの間に位置する。ソース層Ｓは、第１のソース部分Ｓ１および第２のソース部分Ｓ２を含み、ドレイン層Ｄは、第１のドレイン部分Ｄ１および第２のドレイン部分Ｄ２を含む。
図２は、図１の２−２線に沿った断面図である。２−２線は、ワード線ＷＬの延伸方向、換言すると、メモリセルのチャネル幅方向に延びた線である。図２を参照してわかるように、本実施形態によるＦＢＣメモリ装置は、支持基板１０と、絶縁膜としてのＢＯＸ（Buried Oxide）層２０と、素子分離領域としてのＳＴＩ３０と、半導体層としてのＳＯＩ層４０と、ゲート絶縁膜５０と、ゲート電極としてのワード線ＷＬと、シリサイド層６０とを備えている。
支持基板１０は、例えば、シリコンなどの半導体材料からなる。ＢＯＸ層２０は、支持基板１０上に設けられており、例えば、シリコン酸化膜である。ＳＯＩ層４０は、ＢＯＸ層２０上に設けられており、例えば、シリコン単結晶からなる。
ＳＯＩ層４０内に設けられたボディ領域は、ドレイン層Ｄとソース層Ｓとの間に設けられ、電気的に浮遊状態である。ＦＢＣは、このボディ領域に電荷を蓄積または放出し、ボディ領域内に蓄積された電荷量によってバイナリデータを記憶することができる。
図２に示すように、ボディ領域において、第１のボディ部分Ｂ１の厚みＴ１と第２のボディ部分Ｂ２の厚みＴ２とが異なる。第１のボディ部分Ｂ１の厚みＴ１は、第２のボディ部分Ｂ２の厚みＴ２よりも薄い。本実施形態では、第２のボディ部分がＳＴＩ３０に隣接しており、第１のボディ部分は一対の隣り合う第２のボディ部分に挟まれている。
ゲート絶縁膜５０は、第１および第２のボディ部分Ｂ１およびＢ２上に設けられており、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、ハフニウムシリケート等でよい。ワード線ＷＬは、ゲート絶縁膜５０上に設けられており、例えば、ポリシリコンまたはシリサイドからなる。ワード線ＷＬ上にはゲート抵抗を低下させるためにシリサイド層６０が設けられている。
図３は、図１の３−３線に沿った断面図である。３−３線は、２−２線と平行の線であり、ビット線コンタクトＢＬＣ上にある。従って、図３には、ビット線コンタクトＢＬＣおよびドレイン層Ｄの断面が示されている。
図３に示す断面においては、ドレイン層ＤがＳＯＩ層４０内に設けられている。ドレイン層Ｄにおいて、第１のドレイン部分Ｄ１の厚みＴ３と第２のドレイン部分Ｄ２の厚みＴ４とが異なる。本実施形態では、第１のドレイン部分Ｄ１の厚みＴ３は、第２のドレイン部分Ｄ２の厚みＴ４よりも薄い。また、第１のドレイン部分Ｄ１は、ＢＯＸ層２０上に形成されたシリサイド層６０からなる。第２のドレイン部分Ｄ２は、ＢＯＸ層２０上のＳＯＩ層４０と、ＳＯＩ層４０上に形成されたシリサイド層６０とを含む積層膜からなる。ビット線コンタクトＢＬＣは、第１のドレイン部分Ｄ１上に設けられており、ドレイン層Ｄと電気的に接続されている。
ソース層Ｓの断面構造は、ドレイン層Ｄのそれと同様であるので、その図示を省略する。ソース層Ｓは、チャネル幅方向の断面において厚みの異なる第１のソース部分Ｓ１および第２のソース部分Ｓ２を含む。第１のソース部分Ｓ１は、第２のソース部分Ｓ２よりも薄い。また、第１のソース部分Ｓ１は、ＢＯＸ層２０上に形成されたシリサイド層６０からなる。第２のソース部分Ｓ２は、ＢＯＸ層２０上のＳＯＩ層４０と、ＳＯＩ層４０上に形成されたシリサイド層６０とを含む積層膜からなる。ソース線コンタクトＳＬＣは、第１のソース部分Ｓ１上に設けられており、ソース層Ｓと電気的に接続されている。
図４は、図１の４−４線に沿った断面図である。この断面は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ２、Ｄ２、Ｂ２、Ｓ２、Ｂ２、Ｄ２、・・・の順にそれらの断面が現れている。
図５は、図１の５−５線に沿った断面図である。この断面は、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ１、Ｄ１、Ｂ１、Ｓ１、Ｂ１、Ｄ１、・・・の順にそれらの断面が現れている。
ここで注目すべきは、図４の厚みＴ２、Ｔ４と、図５の厚みＴ１、Ｔ３との相違である。厚みＴ１およびＴ３は、厚みＴ２およびＴ４よりも薄い。なお、Ｔ１＝Ｔ３および／またはＴ２＝Ｔ４であっても差し支えない。また、Ｔ１≠Ｔ３および／またはＴ２≠Ｔ４であっても差し支えない。
本実施形態では、図２、図４および図５に示すように、第１のボディ部分Ｂ１の厚みＴ１を第２のボディ部分Ｂ２の厚みＴ２よりも薄くする。好ましくは、第１のボディ部分Ｂ１の厚みＴ１は、ボディ領域に形成される最大空乏層幅より小さい。即ち、第１のボディ部分Ｂ１では、完全空乏化 (fully-depleted)の状態となる。これを実現するには、例えば、ボディ領域のアクセプタ濃度を１×１０１８ｃｍ−３とすると、最大空乏層幅は約３５ｎｍである。従って、厚みＴ１を３５ｎｍ以下とすることが好ましい。さらに、支持基板１０には負電位を与えることによって、ボディ領域の底部に表面蓄積層(Surface Accumulation Layer)が形成される。
ボディ領域が完全空乏化され、かつ、その底部に表面蓄積層が形成される場合において、メモリセルＭＣの閾値電圧差ΔＶｔｈは、式１で表される。
ΔＶｔｈ＝Ｃｓｉ／Ｃｏｘ×ΔＶＢ （式１）
ΔＶｔｈ＝Ｃｓｉ／Ｃｏｘ×ΔＶＢ （式１）
ここで、ＣｓｉはＳＯＩ層４０に形成される空乏層の容量、Ｃｏｘはゲート絶縁膜５０の容量、ΔＶＢは、データ“０”を格納するメモリセルのボディ電位とデータ“１”を格納するメモリセルのボディ電位との差である。
Ｃｓｉ／Ｃｏｘはボディ効果の強さを示す係数である。Ｃｓｉは、Ｃｓｉ＝εｓｉ／Ｔｓｉであらわされる。ここで、εｓｉは、シリコンの誘電率、Ｔｓｉは、ＳＯＩ層４０の厚さである。式１より、ＳＯＩ層４０の厚さが薄いほどＣｓｉが大きくなることが分かる。Ｃｓｉが大きくなるとボディ効果大きくなり、閾値電圧差ΔＶｔｈを増大させることができる。即ち、第１のボディ部分Ｂ１の厚みＴ１を第２のボディ部分Ｂ２の厚みＴ２よりも薄くすることによって、ＦＢＣの信号量を増大させることができる。
本実施形態では、図３、図４および図５に示すように、第１のドレイン部分Ｄ１の厚みＴ３は第２のドレイン部分Ｄ２の厚みＴ４よりも薄い。これにより、境界部７０が、第１のドレイン部分Ｄ１と第２のドレイン部分Ｄ２との間にあるＳＯＩ層４０の側面、および、第２のドレイン部分Ｄ２内にあるＳＯＩ層４０の上面に形成される。この境界部７０は、シリサイド層６０とＳＯＩ層４０との間の境界である。
一般に、シリサイドとシリコンとの間の接触抵抗は、シリサイド内の抵抗と比べて高い。シリサイドとシリコンとの接触抵抗およびシリコン層の抵抗は寄生抵抗に大きな影響を与える。したがって、シリサイドとシリコンとの間の接触面積は大きいほうが好ましい。しかし、従来、ＳＯＩ層を薄膜化すると、シリサイドとシリコンとの間の接触面積が小さくなる。例えば、図５を参照すると、ＳＯＩ層を薄膜化した場合に、境界部７０の界面面積、即ち、シリサイド層６０とＳＯＩ層４０との間の接触面積が小さくなることが分かる。従来では、ドレイン層およびソース層に図３に示すような段差が設けられていなかったので、ＳＯＩ層の薄膜化が寄生抵抗の上昇の原因となっていた。
本実施形態では、第１のドレイン部分Ｄ１の厚みＴ３と第２のドレイン部分Ｄ２の厚みＴ４とを相違させることによって、境界部７０に段差を設けている。これにより、境界部７０の界面面積、即ち、シリサイド層６０とＳＯＩ層４０との間の接触面積を従来よりも大きくすることができる。その結果、ＳＯＩ層を薄膜化しても、寄生抵抗を低く抑えることができる。
このように、本実施形態によれば、ワード線に沿った断面においてボディ中央部のＳＯＩ層の薄膜化により閾値電圧差ΔＶｔｈの増大を図りつつ、寄生抵抗の増大を回避することができる。
第１のボディ部分Ｂ１よりも厚い膜厚を有する第２のボディ部分Ｂ２がＳＴＩ３０に隣接して配置されているので、フリンジング容量が大きくなる。フリンジング容量とは、ＳＴＩ３０の下の支持基板１０とボディ領域の側面との容量である。フリンジング容量の増加は、支持基板―ボディ領域間の容量Ｃｓｕｂの増加に寄与する。第３の実施形態で説明するように、Ｃｓｕｂの増加によって閾値電圧差ΔＶｔｈが増大する。
図６（Ａ）から図１０（Ｂ）は、第１の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）および図１０（Ａ）は、メモリ領域の断面を示し、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、図９（Ｂ）および図１０（Ｂ）は、ロジック回路領域の断面を示す。
まず、ＳＯＩ基板を準備する。ＳＯＩ基板は、絶縁膜としてのＢＯＸ層２０および半導体層としてのＳＯＩ層４０が支持基板１０上に設けられた基板である。支持基板１０は、例えば、シリコン基板である。ＢＯＸ層２０は、例えば、膜厚１０ｎｍのシリコン酸化膜である。ＳＯＩ層４０は、例えば、膜厚５０ｎｍの単結晶シリコンである。このＳＯＩ基板上にマスク材料としてのシリコン酸化膜４２およびシリコン窒化膜４４を順に堆積する。
次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、素子分離領域にＳＴＩ３０を形成するために、素子分離領域にあるシリコン酸化膜４２、シリコン窒化膜４４およびＳＯＩ層４０を除去する。これにより、シリコン酸化膜４２、シリコン窒化膜４４およびＳＯＩ層４０を貫通するトレンチが形成される。続いて、シリコン酸化膜などの絶縁膜をこのトレンチに充填することによって、図６（Ａ）および図６（Ｂ）に示すようにＳＴＩ３０を形成する。本実施形態ではメモリ領域において、アクティブ領域の幅Ｗａは約１００ｎｍであり、ＳＴＩ３０の幅は約５０ｎｍである。
シリコン窒化膜４４およびシリコン酸化膜４２を除去した後、シリコン酸化膜４３を形成する。シリコン酸化膜４３の膜厚は、例えば、８ｎｍである。次に、Ｐ型不純物としてボロンをＳＯＩ層４０に約１×１０１８ｃｍ−３の濃度でイオン注入する。Ｎ型ＦＥＴおよびＰ型ＦＥＴの閾値電圧を調整するためにロジック回路領域にも不純物を導入する。
次に、側壁材料としてのシリコン窒化膜をＳＴＩ３０およびシリコン酸化膜４３上に堆積する。このシリコン窒化膜の膜厚は、例えば、３０ｎｍである。さらに、ＲＩＥを用いてシリコン窒化膜を異方性エッチングする。これにより、図７（Ａ）および図７（Ｂ）に示すようにＳＴＩ３０の側面に側壁膜４７を残存させる。このとき、側壁膜４７は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を被覆しており、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を被覆していない。第２のボディ部分Ｂ２の幅は側壁膜４７の幅で決定されるので、１対の第２のボディ部分は同じ幅を有する。したがって、本実施形態は、特性ばらつきの少ないメモリの製造に適している。
次に、ＴＥＯＳ膜４５を堆積する。ＴＥＯＳ膜４５の膜厚は、例えば、８ｎｍである。図８（Ｂ）に示すようにフォトリソグラフィ技術を用いてレジスト４６でロジック回路領域を被覆する。次に、ウェットエッチングでメモリ領域のＴＥＯＳ膜４５を除去する。続いて、側壁膜４７をマスクとして用いてＳＯＩ層４０の上部をＲＩＥによって異方性エッチングする。これにより、図８（Ａ）に示すように、ＦＢＣのボディ領域のうち側壁膜４７で被覆されていない第１のボディ部分Ｂ１の厚みを薄くする。ＦＢＣのソース領域のうち側壁膜４７で被覆されていない第１のソース部分Ｓ１の厚みを薄くする。ＦＢＣのドレイン領域のうち側壁膜４７で被覆されていない第１のドレイン部分Ｄ１の厚みを薄くする。第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１の各膜厚は、例えば、２０ｎｍである。このとき、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２は、側壁膜４７で被覆されているため、エッチングされない。また、ロジック回路領域のＳＯＩ層４０は、レジスト４６で被覆されているのでエッチングされない。
図８（Ａ）ではソース領域およびドレイン領域のそれぞれの厚みを図示していないが、これは、図３〜図５を参照することにより理解され得る。
図９（Ａ）および図９（Ｂ）に示すように、レジスト４６およびＴＥＯＳ膜４５の除去後、熱酸化工程によって、膜厚６ｎｍのシリコン酸化膜を形成する。この熱酸化工程は、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１のそれぞれのＳＯＩ膜厚をさらに薄くするとともに、ＲＩＥによってＳＯＩ層４０に生じたダメージを除去する。続いて、熱燐酸溶液を用いて側壁膜４７を除去する。続いて、メモリセル領域における６ｎｍ厚のシリコン酸化膜およびロジック回路領域におけるシリコン酸化膜４３を除去する。
次に、図１０（Ａ）および図１０（Ｂ）に示すように、ゲート絶縁膜５０を第１のボディ領域Ｂ１および第２のボディ領域Ｂ２上に形成する。ゲート絶縁膜５０の膜厚は、例えば、５ｎｍである。次に、ゲート絶縁膜５０上にゲート電極５５を形成する。ゲート電極５５のゲート長は、例えば、５０ｎｍである。これと同時に、ロジック回路領域にゲート絶縁膜５０およびゲート電極５５を形成してよい。また、ロジック回路のゲート絶縁膜およびゲート電極は、メモリセルのゲート絶縁膜およびゲート電極とは別工程で形成されてもよい。
次に、ゲート電極５５をマスクとして用いて、ソース・ドレイン領域上にＮ型不純物として砒素または燐をイオン注入する。例えば、２ｋｅＶの加速エネルギーで、１×１０１３ｃｍ−２のドーズ量の燐をイオン注入する。
その後、必要に応じて、ゲート電極５５およびソース・ドレイン領域上にシリサイド層（図示せず）を形成する。従来の工程を用いて、シリサイド層、層間絶縁膜、ビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣ等を形成し、第１の実施形態によるＦＢＣメモリ装置が完成する。
（第２の実施形態）
図１１は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の断面図である。第２の実施形態は、第１のボディ部分Ｂ１と第２のボディ部分Ｂ２との境界において、ＳＯＩ層４０の膜厚が徐々に滑らかに変化している。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
図１１は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の断面図である。第２の実施形態は、第１のボディ部分Ｂ１と第２のボディ部分Ｂ２との境界において、ＳＯＩ層４０の膜厚が徐々に滑らかに変化している。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
図１２および図１３は、第２の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。
図６を参照して説明した工程の後、シリコン窒化膜４４およびシリコン酸化膜４２を除去する。その後、シリコン酸化膜４３を形成する。シリコン酸化膜４３の膜厚は、例えば、８ｎｍである。次に、Ｐ型不純物としてボロンをＳＯＩ層４０に約１×１０１８ｃｍ−３の濃度でイオン注入する。
次に、側壁材料としてのシリコン窒化膜をＳＴＩ３０およびシリコン酸化膜４３上に堆積する。このシリコン窒化膜の膜厚は、例えば、３０ｎｍである。さらに、フォトリソグラフィ技術およびＲＩＥを用いて、メモリセル領域のシリコン窒化膜を異方性エッチングする。これにより、図１２（Ａ）に示すようにＳＴＩ３０の側面に側壁膜４７を残存させる。このとき、側壁膜４７は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を被覆しており、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を被覆していない。ロジック回路領域では、図１２（Ｂ）に示すように、シリコン窒化膜４７がアクティブ領域を被覆している。
レジスト４９の除去後、熱酸化処理によってＳＯＩ層４０を酸化する。このとき、図１３（Ａ）に示すように、第１のボディ部分Ｂ１の上部が酸化されるが、第２のボディ部分Ｂ２は第１のボディ部分Ｂ１ほど酸化されない。これにより、第１のボディ部分Ｂ１の膜厚Ｔ１が第２のボディ部分Ｂ２の膜厚Ｔ２よりも薄くなる。
次に、シリコン酸化膜１１１をウェットエッチングで除去する。メモリセル領域およびロジック回路領域のシリコン窒化膜４７を除去した後、Ｎ型ＦＥＴおよびＰ型ＦＥＴの閾値電圧を調整するためにロジック回路領域に不純物を導入する。
第２の実施形態の製造方法によれば、異方性エッチングによって第１のボディ部分Ｂ１を薄くする方法と比較して、ボディ領域へのダメージが少ない。よって、ＳＯＩ層４０のシリコン結晶の品質が良好に保たれる。これは、データリテンション時間の長いＦＢＣメモリ装置の製造に適している。
（第３の実施形態）
図１４は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の平面図である。第３の実施形態では、第１のソース部分Ｓ１と第１のドレイン部分Ｄ１との間の第１のボディ部分Ｂ１の幅Ｌ１が、第２のソース部分Ｓ２と第２のドレイン部分Ｄ２との間の第２のボディ部分Ｂ２の幅Ｌ２と異なる。幅Ｌ１は、ゲート長にほぼ等しい。
図１４は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の平面図である。第３の実施形態では、第１のソース部分Ｓ１と第１のドレイン部分Ｄ１との間の第１のボディ部分Ｂ１の幅Ｌ１が、第２のソース部分Ｓ２と第２のドレイン部分Ｄ２との間の第２のボディ部分Ｂ２の幅Ｌ２と異なる。幅Ｌ１は、ゲート長にほぼ等しい。
図１５は、図１４の１３−１３線に沿った断面図である。この断面は、ワード線ＷＬの延伸方向に切断した断面である。従って、第１のボディ部分Ｂ１および第２のボディ領域Ｂ２の断面が現れている。本実施形態では、第１のボディ部分Ｂ１の厚みと第２のボディ部分Ｂ２の厚みはほぼ等しい。しかし、第２のボディ部分Ｂ２上には、ゲート絶縁膜５０よりも厚い第１の側壁膜４７が設けられている。第１の側壁膜４７は、例えば、シリコン酸化膜またはシリコン窒化膜である。
ワード線（ゲート電極）ＷＬは、ゲート絶縁膜５０および第１の側壁膜４７上に設けられている。ワード線ＷＬに電圧を印加することによって、第１のボディ部分Ｂ１にチャネルが形成される。
ここで、第１の側壁膜４７を設けることによって、ゲート電極−ボディ領域間の容量Ｃｇが小さくなる。一般に、ボディ領域の全容量はＣｇ＋Ｃｓｕｂ＋Ｃｄ＋Ｃｓで表される。ここで、Ｃｓｕｂは支持基板―ボディ領域間の容量、Ｃｄはドレイン領域―ボディ領域間の容量、Ｃｓはソース領域―ボディ領域間の容量を示す。データ“０”を格納するボディ領域の電位とデータ“１”を格納するボディ領域の電位との電位差ΔＶＢは、（Ｃｓｕｂ／（Ｃｇ＋Ｃｓｕｂ＋Ｃｄ＋Ｃｓ））×ＶＢＬＬと表される。ここで、ＶＢＬＬは、データ“０”書込み時のビット線電位の振幅である。式１に示したように、閾値電位差ΔＶｔｈは、ボディ電位差ΔＶＢに比例する。よって、ボディ領域の全容量に対するＣｓｕｂの容量比Ｒ＝Ｃｓｕｂ／（Ｃｇ＋Ｃｓｕｂ＋Ｃｄ＋Ｃｓ）が大きいほどＦＢＣの閾値電圧差ΔＶｔｈは大きくなることが分かる。
第３の実施形態では、ゲート電極−ボディ領域間の容量Ｃｇが小さくなることによって、容量比Ｒが大きくなるので、メモリセルの閾値電圧差ΔＶｔｈが増大する。
図１６は、図１４の１４−１４線に沿った断面図である。この断面は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ２、Ｄ２、Ｂ２、Ｓ２、Ｂ２、Ｄ２、・・・の順にそれらの断面が現れている。
図１７は、図１４の１５−１５線に沿った断面図である。この断面は、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ１、Ｄ１、Ｂ１、Ｓ１、Ｂ１、Ｄ１、・・・の順にそれらの断面が現れている。
図１６および図１７に示すように、第３の実施形態では、第１のボディ部分Ｂ１の幅（ゲート長）Ｌ１は、第２のボディ部分Ｂ２の幅Ｌ２よりも狭い。ゲート電極に所定の電圧を印加することにより第１のボディ部分Ｂ１の表面にチャネルが形成される。第１のボディ部分Ｂ１の幅Ｌ１が比較的狭いため、大きなドレイン電流が流れる。これにより、ボディ領域の中央部におけるインパクトイオン化電流を増大させることができ、その結果、データ“１”の書込み速度を速くすることができる。インパクトイオン化電流の増加は、次のように式で表される。基板電流ＩｓｕｂはＩｓｕｂ＝（Ｍ−1）×Ｉｄで表される。ここで、Ｍはアバランシェ増倍係数である。Ｉｄはドレイン電流である。Ｍはチャネル方向電界に対し指数関数的に依存する。従って、ゲート長を短くすることで急激に増大する。さらに、Ｉｄもゲート長に比例して増大する。ゲート長を短くすると、Ｍの急激な増加とＩｄの増加との相乗効果によりＩｓｕｂが劇的に増加する。Ｉｓｕｂが大きいことは、インパクトイオン化電流が大きいことを意味する。従って、ゲート長を短くすると、書き込み時間は劇的に短くなる。
また、第１のボディ部分Ｂ１の幅Ｌ１が狭くなることによって、ビット線コンタクトＢＬＣとソース線コンタクトＳＬＣとの間隔を狭くすることができる。これは、メモリセルのセルサイズを小さくすることができることを意味し、コスト削減につながる。
第１のボディ部分Ｂ１の幅Ｌ１が狭くなると、Ｃｓｕｂが低下する。しかし、第２のボディ部分Ｂ２の幅Ｌ２を広くすることによって、Ｃｓｕｂが増大する。即ち、幅Ｌ１の狭小化によるＣｓｕｂの低下を、幅Ｌ２の広大化によるＣｓｕｂの増大によって補っている。Ｃｓｕｂが増大すると、上述の容量比Ｒは増大し、メモリセルの信号量の差が増大する。従って、幅Ｌ２の広大化によって、メモリセルの閾値電圧差ΔＶｔｈの低下を抑制し、あるいは、この閾値電圧差ΔＶｔｈを増大させることができる。
このように、第３の実施形態は、閾値電圧差と書込み速度との間のトレードオフを解決することができる。
支持基板１０とボディ領域との間のフリンジング容量の増加の観点からは、幅Ｌ２の大きい第２のボディ部分Ｂ２がＳＴＩ３０に隣接して配置されるのが好ましい。
第３の実施形態において、第１の側壁膜４７は、シリコン酸化膜やシリコン酸化膜などの絶縁膜から形成されていた。しかし、第１の側壁膜４７の領域は、中空であってもよい。
第３の実施形態によるＦＢＣメモリ装置の製造方法を説明する。まず、図６（Ａ）から図７（Ｂ）に示す工程を第１の実施形態と同様に実行する。次に、図１８（Ａ）および図１８（Ｂ）に示すように、フォトリソグラフィ技術を用いて、レジスト４９でメモリ領域を被覆する。次に、ロジック回路領域における第１の側壁膜としての側壁膜４７を除去する。
レジスト４９およびＴＥＯＳ４５およびシリコン酸化膜４３の除去後、図１９（Ａ）および図１９（Ｂ）に示すように、ＳＯＩ層４０のうち第１の側壁膜４７で被覆されていない第１のボディ領域Ｂ１上にゲート絶縁膜５０を形成する。次に、ゲート絶縁膜５０上にゲート電極５５を形成する。ゲート電極５５は、第１の側壁膜４７が延伸する方向に対して垂直方向に延伸する。これと同時に、ロジック回路領域にゲート絶縁膜５０およびゲート電極５５を形成してよい。代替的に、ロジック回路のゲート絶縁膜５０およびゲート電極５５は、メモリセルのゲート絶縁膜５０およびゲート電極５５とは別工程で形成されてもよい。ゲート絶縁膜５０の膜厚は、例えば、５ｎｍである。ゲート電極５５のゲート長は、例えば、５０ｎｍである。
図２０は、図１９の１８−１８線に沿った断面図である。図２１は、図１９の１９−１９線に沿った断面図である。ゲート電極５５の加工後、ゲート電極５５をマスクとして用いて、ソース・ドレイン形成用のＮ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、１×１０１３ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を形成する。
このとき図２０に示すように、第１の側壁膜４７が第２のソース部分Ｓ２および第２のドレイン部分Ｄ２上を被覆している。第１の側壁膜４７の膜厚は、例えば、５０ｎｍである。従って、このイオン注入工程では、不純物は、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２に注入されない。一方、図２１に示すように、第１の側壁膜４７は第１のソース部分Ｓ１および第１のドレイン部分Ｄ１上を被覆していない。よって、不純物は、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１に注入される。この注入工程によって、図１４に示した第１のドレイン部分Ｄ１と第１のソース部分Ｓ１との間の第１のボディ部分Ｂ１の幅Ｌ１が決定される。
図２２は、図２０に続く断面図である。熱燐酸溶液で第１の側壁膜４７を除去することにより、ゲート電極５５の下が中空となり、ボイド６２が形成される。
図２３は、図２２に続く断面図である。図２４は、図２１に続く断面図である。絶縁膜をゲート電極５５、ソース領域およびドレイン領域上に堆積する。続いて、ＲＩＥを用いてこの絶縁膜を異方性エッチングする。これにより、図２３および図２４に示すようにゲート電極５５の側面に第２の側壁膜８０が形成される。第２の側壁膜８０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
次に、第２の側壁膜８０およびゲート電極５５をマスクとして用いて、Ｎ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、５×１０１５ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を形成する。この注入工程によって、図１４に示した第２のドレイン部分Ｄ２と第２のソース部分Ｓ２との間の第２のボディ部分Ｂ２の幅Ｌ２が決定される。
図２５は、第1の側壁膜４７および第２の側壁膜８０の位置関係を示す平面図である。Ｒ４７は第１の側壁膜４７が形成される領域であり、Ｒ８０は第２の側壁膜８０が形成される領域である。このように第１の側壁膜４７は、ＳＯＩ層４０に沿って延伸しており、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を被覆する。これにより、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１に不純物を注入することができる。
一方、第２の側壁膜８０は、ゲート電極５５に沿って延伸しており、ゲート電極５５近傍のＳＯＩ層４０を被覆する。これにより、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２に不純物を注入することができる。
その後、従来の工程を用いて、シリサイド層、層間絶縁膜、ビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣ等を形成し、第３の実施形態によるＦＢＣメモリ装置が完成する。
（第４の実施形態）
第４の実施形態は、第１の実施形態と第３の実施形態との組み合わせである。第４の実施形態によるＦＢＣメモリ装置は、図２および図３に示すように第１のボディ部分Ｂ１の膜厚Ｔ１が第２のボディ部分Ｂ２の膜厚Ｔ２よりも薄く、かつ、図１４に示すように第１のボディ部分Ｂ１の幅Ｌ１が第２のボディ部分Ｂ２の幅Ｌ２よりも狭い。即ち、第４の実施形態は、第１および第３の実施形態の両方の効果を得ることができる。
第４の実施形態は、第１の実施形態と第３の実施形態との組み合わせである。第４の実施形態によるＦＢＣメモリ装置は、図２および図３に示すように第１のボディ部分Ｂ１の膜厚Ｔ１が第２のボディ部分Ｂ２の膜厚Ｔ２よりも薄く、かつ、図１４に示すように第１のボディ部分Ｂ１の幅Ｌ１が第２のボディ部分Ｂ２の幅Ｌ２よりも狭い。即ち、第４の実施形態は、第１および第３の実施形態の両方の効果を得ることができる。
第４の実施形態では、膜厚の厚い第２のボディ部分Ｂ２をＳＴＩ３０に隣接するように配置するだけでなく、膜厚の厚い第１の側壁膜４７を第２のボディ部分Ｂ２上に設けている。これにより、ゲート電極からの電界が第２のボディ部分Ｂ２に与える影響が小さくなり、支持基板１０とボディ領域との間のフリンジング容量がさらに大きくなる。
また、ゲート長の短い第１のボディ部分Ｂ１の膜厚Ｔ１を薄くすることにより、短チャネル化にともなう閾値電圧の著しい低下現象（短チャンネル効果）を抑制することができる。短チャンネル効果を抑制することによって、メモリセルの閾値電圧のばらつきを抑制することができ、その結果、不良ビットの発生を回避することができる。
第４の実施形態によるＦＢＣメモリ装置の製造方法を説明する。まず、図６（Ａ）から図８（Ｂ）に示す工程を第１の実施形態と同様に実行する。次に、図２６（Ａ）および図２６（Ｂ）に示すように、フォトリソグラフィ技術を用いて、レジスト４９でメモリ領域を被覆する。次に、ロジック回路領域における第１の側壁膜としての側壁膜４７を除去する。
レジスト４９およびＴＥＯＳ４５の除去後、図２７（Ａ）および図２７（Ｂ）に示すように、ＳＯＩ層４０のうち第１の側壁膜４７で被覆されていない第１のボディ領域Ｂ１上にゲート絶縁膜５０を形成する。次に、ゲート絶縁膜５０上にゲート電極５５を形成する。ゲート電極５５は、第１の側壁膜４７が延伸する方向に対して垂直方向に延伸する。これと同時に、ロジック回路領域にゲート絶縁膜５０およびゲート電極５５を形成してよい。代替的に、ロジック回路のゲート絶縁膜５０およびゲート電極５５は、メモリセルのゲート絶縁膜５０およびゲート電極５５とは別工程で形成されてもよい。ゲート絶縁膜５０の膜厚は、例えば、５ｎｍである。ゲート電極５５のゲート長は、例えば、５０ｎｍである。
図２８は、図２７の２６−２６線に沿った断面図である。図２９は、図２７の２７−２７線に沿った断面図である。ゲート電極５５の加工後、ゲート電極５５をマスクとして用いて、ソース・ドレイン形成用のＮ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、１×１０１３ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を形成する。
このとき図２８に示すように、第１の側壁膜４７が第２のソース部分Ｓ２および第２のドレイン部分Ｄ２上を被覆している。第１の側壁膜４７の膜厚は、例えば、５０ｎｍである。従って、このイオン注入工程では、不純物は、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２に注入されない。一方、図２９に示すように、第１の側壁膜４７は第１のソース部分Ｓ１および第１のドレイン部分Ｄ１上を被覆していない。よって、不純物は、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１に注入される。この注入工程によって、図１４に示した第１のドレイン部分Ｄ１と第１のソース部分Ｓ１との間の第１のボディ部分Ｂ１の幅Ｌ１が決定される。
図３０は、図２８に続く断面図である。熱燐酸溶液で第１の側壁膜４７を除去することにより、ゲート電極５５の下が中空となり、ボイド６２が形成される。
図３１は、図３０に続く断面図である。図３２は、図２９に続く断面図である。絶縁膜をゲート電極５５、ソース領域およびドレイン領域上に堆積する。続いて、ＲＩＥを用いてこの絶縁膜を異方性エッチングする。これにより、図２３および図２４に示すようにゲート電極５５の側面に第２の側壁膜８０が形成される。第２の側壁膜８０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
次に、第２の側壁膜８０およびゲート電極５５をマスクとして用いて、Ｎ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、５×１０１５ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を形成する。この注入工程によって、図１４に示した第２のドレイン部分Ｄ２と第２のソース部分Ｓ２との間の第２のボディ部分Ｂ２の幅Ｌ２が決定される。
その後、従来の工程を用いて、シリサイド層、層間絶縁膜、ビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣ等を形成し、ＦＢＣメモリ装置が完成する。尚、第1の側壁膜４７および第２の側壁膜８０の位置関係は、図２５に示す通りである。
（第４の実施形態による製造方法の変形例）
まず、第１の実施形態と同様にして、素子分離領域にトレンチを形成する。これにより、図３３に示す構造となる。次に、熱燐酸溶液を用いて、シリコン窒化膜４４を等方的に約３０ｎｍエッチングする。次に、シリコン酸化膜を堆積しＣＭＰにより平坦化することによって、図３４に示すようにＳＴＩ３０が形成される。
まず、第１の実施形態と同様にして、素子分離領域にトレンチを形成する。これにより、図３３に示す構造となる。次に、熱燐酸溶液を用いて、シリコン窒化膜４４を等方的に約３０ｎｍエッチングする。次に、シリコン酸化膜を堆積しＣＭＰにより平坦化することによって、図３４に示すようにＳＴＩ３０が形成される。
熱燐酸溶液でシリコン窒化膜４４を除去した後、ＳＴＩ３０をマスクとして用いて、異方性エッチングによりボディ領域中央部のシリコン酸化膜４２およびＳＯＩ層４０をエッチングする。これにより、図３５に示す構造が得られる。エッチングされた薄いＳＯＩ層４０が第１のボディ部分Ｂ１となり、エッチングされていない厚いＳＯＩ層４０が第２のボディ部分Ｂ２となる。
次に、濃度１×１０１８ｃｍ−３のボロンをＳＯＩ層に導入する。さらに、図３６に示すように、ゲート絶縁膜５０およびゲート電極５５を形成する。続いて、ゲート電極５５をマスクとして用いて、ソース・ドレイン形成用のＮ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、１×１０１３ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を形成する。
このとき図３７（Ａ）に示すように、ＳＴＩ３０およびシリコン酸化膜４２が第２のソース部分Ｓ２および第２のドレイン部分Ｄ２上を被覆している。ＳＴＩ３０およびシリコン酸化膜４２の膜厚は、例えば、５０ｎｍである。従って、このイオン注入工程では、不純物は、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２に注入されない。一方、図３７（Ｂ）に示すように、ＳＴＩ３０およびシリコン酸化膜４２は第１のソース部分Ｓ１および第１のドレイン部分Ｄ１上を被覆していない。よって、不純物は、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１に注入される。この注入工程によって、図１４に示した第１のドレイン部分Ｄ１と第１のソース部分Ｓ１との間の第１のボディ部分Ｂ１の幅Ｌ１が決定される。
この変形例では、第２のボディ部分Ｂ２上にあるＳＴＩ３０およびシリコン酸化膜４２が第３の実施形態における第１の側壁膜４７の役割を果たす。これにより、別途、側壁膜を堆積する工程等が不要になるので、本変形例は、第３の実施形態および第４の実施形態に比べ、装置の製造コストを低減することができる。
図３７（Ａ）は、図３６の３５Ａ−３５Ａ線に沿った断面図である。この断面は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ２、Ｄ２、Ｂ２、Ｓ２、Ｂ２、Ｄ２、・・・の順にそれらの断面が現れている。図３７（Ｂ）は、図３６の３５Ｂ−３５Ｂ線に沿った断面図である。この断面は、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ１、Ｄ１、Ｂ１、Ｓ１、Ｂ１、Ｄ１、・・・の順にそれらの断面が現れている。
図３７（Ａ）と図３７（Ｂ）とを比較すると、このイオン注入工程において、不純物が第２のボディ部分Ｂ２に注入されず、第１のボディ部分Ｂ１に注入されることが分かる。
図３８（Ａ）および図３８（Ｂ）は、それぞれ図３７（Ａ）および図３７（Ｂ）に続く製造方法を示す断面図である。第１のボディ部分Ｂ１にＮ型不純物を注入した後、絶縁膜をゲート電極５５、ソース領域およびドレイン領域上に堆積する。続いて、ＲＩＥを用いてこの絶縁膜を異方性エッチングする。これにより、図３８（Ａ）および図３８（Ｂ）に示すようにゲート電極５５の側面に第２の側壁膜８０が形成される。第２の側壁膜８０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
次に、第２の側壁膜８０およびゲート電極５５をマスクとして用いて、Ｎ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、５×１０１５ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を形成する。この注入工程によって、図１４に示した第２のドレイン部分Ｄ２と第２のソース部分Ｓ２との間の第２のボディ部分Ｂ２の幅Ｌ２が決定される。
その後、第４の実施形態と同様にシリサイド層、層間絶縁膜、ビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣ等を形成し、ＦＢＣメモリ装置が完成する。
（第５の実施形態）
図３９は、本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の平面図である。第５の実施形態は、第３の実施形態と同様に、第１のソース部分Ｓ１と第１のドレイン部分Ｄ１との間の第１のボディ部分Ｂ１の幅Ｌ１が、第２のソース部分Ｓ２と第２のドレイン部分Ｄ２との間の第２のボディ部分Ｂ２の幅Ｌ２と異なる。しかし、第５の実施形態では、幅の小さい第１のボディ部分Ｂ１がＳＴＩ３０に隣接して配置される。
図３９は、本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の平面図である。第５の実施形態は、第３の実施形態と同様に、第１のソース部分Ｓ１と第１のドレイン部分Ｄ１との間の第１のボディ部分Ｂ１の幅Ｌ１が、第２のソース部分Ｓ２と第２のドレイン部分Ｄ２との間の第２のボディ部分Ｂ２の幅Ｌ２と異なる。しかし、第５の実施形態では、幅の小さい第１のボディ部分Ｂ１がＳＴＩ３０に隣接して配置される。
図４０は、図３９の４０−４０線に沿った断面図である。図４１は、図３９の４１−４１線に沿った断面図である。図４２は、図３９の４２−４２線に沿った断面図である。図４０に示すように、第１のボディ部分Ｂ１の厚みＴ１と第２のボディ部分Ｂ２の厚みＴ２とが異なる。第５の実施形態では、膜厚の薄い第１のボディ部分Ｂ１がＳＴＩ３０に隣接して配置される。
第５の実施形態によれば、従来と比べて、ボディ効果係数を増大させ、ボディ電位差ΔＶＢを増大させることができる。しかし、第４の実施形態と比べると、フリンジ容量によるボディ・プレート間容量が小さい。
図４３（Ａ）から図５２は、第５の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。まず、支持基板１０、ＢＯＸ層２０およびＳＯＩ層４０を備えたＳＯＩ基板を準備する。ＳＯＩ層４０の表面を酸化することによってシリコン酸化膜４２を形成する。次に、シリコン窒化膜４４およびＴＥＯＳ膜４５を順にシリコン酸化膜４２上に堆積する。これにより、図４３（Ａ）および図４３（Ｂ）に示す構造が得られる。シリコン窒化膜４４の厚みは、例えば、５０ｎｍである。
次に、フォトリソグラフィ技術およびウェットエッチングを用いて、図４４（Ｂ）に示すように、ロジック回路領域のＴＥＯＳ膜４５およびシリコン窒化膜４４を除去する。続いて、図４４（Ａ）および図４４（Ｂ）に示すように、シリコン窒化膜３００を堆積する。
次に、フォトリソグラフィ技術および異方性エッチングを用いて、図４５（Ａ）および図４５（Ｂ）に示すように素子分離領域にある材料をＳＯＩ層４０の途中までエッチングする。これにより、ＳＴＩ用のトレンチが形成される。
次に、ＴＥＯＳ膜３１０およびシリコン窒化膜３２０を堆積する。このとき、ＴＥＯＳ膜３１０の厚みは、例えば、約１０ｎｍである。シリコン窒化膜３２０の厚みは、例えば、３０ｎｍである。続いて、シリコン窒化膜３２０に対して異方性エッチングを行う。これにより、図４６（Ａ）および図４６（Ｂ）に示すように、ＴＥＯＳ膜３１０の側面にシリコン窒化膜３２０を側壁膜として残存させる。
次に、図４７（Ｂ）に示すように、フォトリソグラフィ技術およびエッチングを用いて、ロジック回路領域のＴＥＯＳ膜３１０およびシリコン窒化膜３２０を除去する。
次に、シリコン酸化膜などの絶縁膜を素子分離領域のトレンチに充填し、この絶縁膜をＣＭＰで平坦化する。これにより、図４８（Ａ）および図４８（Ｂ）に示すようにＳＴＩ３０が形成される。
次に、図４９に示すように、熱燐酸溶液を用いて、シリコン窒化膜３００および３２０を除去し、希フッ酸を用いて、メモリセル領域のＴＥＯＳ膜３１０およびロジック回路領域のシリコン酸化膜４２を除去する。必要に応じてＳＯＩ層４０に不純物を導入する。
次に、図５０に示すように、ゲート絶縁膜５０およびゲート電極５５を形成する。
図５１は、図５０の５１−５１線に沿った断面図である。この断面は、第２のボディ部分Ｂ２、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ２、Ｄ２、Ｂ２、Ｓ２、Ｂ２、Ｄ２、・・・の順にそれらの断面が現れている。
図５２は、図５０の５２−５２線に沿った断面図である。この断面は、第１のボディ部分Ｂ１、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１をＳＴＩ３０およびＳＯＩ層４０の延伸方向に切断した断面である。従って、Ｂ１、Ｄ１、Ｂ１、Ｓ１、Ｂ１、Ｄ１、・・・の順にそれらの断面が現れている。
ゲート電極５５の加工後、ゲート電極５５をマスクとして用いて、ソース・ドレイン形成用のＮ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、１×１０１３ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１を形成する。このとき、斜めイオン注入を用いて、第２のボディ部分Ｂ２の側面に不純物を注入し、これにより、ＬＤＤ(Lightly Doped Drain)を形成してもよい。
このイオン注入工程において、図５１に示すように、シリコン窒化膜４４が第１の側壁膜として第２のソース部分Ｓ２および第２のドレイン部分Ｄ２上を被覆している。シリコン窒化膜４４の膜厚は、例えば、５０ｎｍである。従って、このイオン注入工程では、不純物は、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２に注入されない。一方、図５４に示すように、シリコン窒化膜４４は第１のソース部分Ｓ１および第１のドレイン部分Ｄ１上を被覆していない。よって、不純物は、第１のソース部分Ｓ１および第１のドレイン部分Ｄ１に注入される。この注入工程によって、図３９に示した第１のドレイン部分Ｄ１と第１のソース部分Ｓ１との間の第１のボディ部分Ｂ１の幅Ｌ１が決定される。
図５３は、図５１に続く断面図である。図５４は、図５２に続く断面図である。熱燐酸溶液でシリコン窒化膜４４を除去する。ゲート電極５５の下が中空となり、ボイド６２が形成される。次に、絶縁膜をゲート電極５５、ソース領域およびドレイン領域上に堆積する。続いて、ＲＩＥを用いてこの絶縁膜を異方性エッチングする。これにより、図５３および図５４に示すようにゲート電極５５の側面に第２の側壁膜８０が形成される。第２の側壁膜８０は、例えば、シリコン酸化膜またはシリコン窒化膜からなる。
次に、第２の側壁膜８０およびゲート電極５５をマスクとして用いて、Ｎ型不純物として砒素または燐をソース領域およびドレイン領域にイオン注入する。例えば、２ｋｅＶの加速エネルギーで、５×１０１５ｃｍ−２のドーズ量の燐をイオン注入する。これにより、第２のソース部分Ｓ２および第２のドレイン部分Ｄ２を形成する。この注入工程によって、図３９に示した第２のドレイン部分Ｄ２と第２のソース部分Ｓ２との間の第２のボディ部分Ｂ２の幅Ｌ２が決定される。
その後、従来の工程を用いて、シリサイド層、層間絶縁膜、ビット線コンタクトＢＬＣ、ソース線コンタクトＳＬＣ等を形成し、第５の実施形態によるＦＢＣメモリ装置が完成する。
１０…支持基板
２０…ＢＯＸ層
３０…ＳＴＩ
４０…ＳＯＩ層
Ｓ１…第１のソース層
Ｓ２…第２のソース層
Ｄ１…第１のドレイン層
Ｄ２…第２のドレイン層
Ｂ１…第１のボディ部分
Ｂ２…第２のボディ部分
５０…ゲート絶縁膜
５５…ゲート電極
２０…ＢＯＸ層
３０…ＳＴＩ
４０…ＳＯＩ層
Ｓ１…第１のソース層
Ｓ２…第２のソース層
Ｄ１…第１のドレイン層
Ｄ２…第２のドレイン層
Ｂ１…第１のボディ部分
Ｂ２…第２のボディ部分
５０…ゲート絶縁膜
５５…ゲート電極
Claims (5)
- 絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層に形成されたソース層およびドレイン層と、
前記ドレイン層と前記ソース層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域であって、チャネル幅方向の断面において厚みの異なる第１のボディ部分および第２のボディ部分を含み、前記第１のボディ部分の厚みは第２のボディ部分の厚みより小さいボディ領域と、
前記第１のボディ部分上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記第１のボディ部分は、前記チャネル幅方向において一対の前記第２のボディ部分に挟まれており、
前記第２のボディ部分は、前記チャネル幅方向において素子分離領域に隣接していることを特徴とする半導体記憶装置。 - 前記ソース層は、チャネル幅方向の断面において厚みの異なる第１のソース部分および第２のソース部分を含み、
前記ドレイン層は、チャネル幅方向の断面において厚みの異なる第１のドレイン部分および第２のドレイン部分を含むことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１のボディ部分は、前記ソース層と前記ドレイン層との間の幅において前記第２のボディ部分より狭いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
- 前記第１のソース部分は、前記第２のソース部分よりも薄く、前記絶縁膜に接するシリサイドからなり、
前記第１のドレイン部分は、前記第２のドレイン部分よりも薄く、前記絶縁膜に接するシリサイドからなることを特徴とする請求項２に記載の半導体記憶装置。 - 前記第２のソース部分は、前記半導体層と、該半導体層上に形成されたシリサイド層とを含む積層部であり、
前記第２のドレイン部分は、前記半導体層と、該半導体層上に形成されたシリサイド層とを含む積層部であることを特徴とする請求項２または請求項４に記載の半導体記憶装置。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216391A (ja) * | 1999-01-25 | 2000-08-04 | Sony Corp | Ｓｏｉ型半導体装置の製造方法 |
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|---|---|---|---|---|
| JP2000216391A (ja) * | 1999-01-25 | 2000-08-04 | Sony Corp | Ｓｏｉ型半導体装置の製造方法 |
| JP2005051186A (ja) * | 2003-07-31 | 2005-02-24 | Fujitsu Ltd | 半導体記憶装置 |
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| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
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