JP4762060B2 - 半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000000463 material Substances 0.000 claims description 49
- 239000003990 capacitor Substances 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 25
- 125000006850 spacer group Chemical group 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000007772 electrode material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 71
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 238000001020 plasma etching Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
IEEE Journa of Solid‐State Circuits, vol.37, No.11, pp.1510-1522, Nov. 2002 ( T. Ohsawa et al.) IEEE IEDM Tech. Dig., pp.639-642, 2004 (S. M. Kim et al.)
図1は、本発明に係る第1の実施形態に従ったFBCメモリの平面図である。破線枠で示した部分が1つのメモリセルMCである。メモリセルMCは、マトリクス状に配列されており、メモリセルアレイを構成している。ワード線WLは、メモリセルアレイのカラム(column)方向に延伸し、メモリセルMCのゲート電極Gに接続されている。ビット線BLは、メモリセルアレイのロウ(row)方向に延伸し、メモリセルMCのソースまたはドレインの一方(以下、ドレインD)にコンタクトプラグを介して接続されている。ソース線SLは、ワード線WLと平行に延伸し、メモリセルMCのソースまたはドレインの他方(以下、ソースS)にコンタクトプラグを介して接続されている。メモリセルの配置および上層配線の構成は適宜変更することができる。従って、ワード線の延伸方法をロウ方向とし、ビット線の延伸方向をカラム方向としてもよい。
図12は、第1の実施形態の変形例のメモリセルMCの平面図である。第1の実施形態では、図2のように、チャネル長(ボディ80の長さ)は、ゲート電極Gのチャネル長方向の長さにほぼ等しい。第1の実施形態によれば、ソース−ドレイン間の間隔が比較的短いのでソース−ドレイン間の抵抗が低減する。従って、FBCの電流駆動能力が向上する。
図13は、本発明に係る第2の実施形態に従ったFBCメモリの平面図である。破線枠で示した部分が2つのメモリセルMCを示している。第1の実施形態によるFBCは、2つのFinの内側側面の間にゲート電極が設けられ、その外側側面にプレート電極が設けられていた。これに対して、第2の実施形態によるFBCは、2つのFinの外側側面にゲート電極が設けられ、その内側側面の間にプレート電極が設けられている。
図25は、第2の実施形態の変形例のメモリセルMCの平面図である。第2の実施形態では、図14のように、チャネル長(ボディ80の長さ)は、ゲート電極Gのチャネル長方向の長さにほぼ等しい。第2の実施形態によれば、ソース−ドレイン間の間隔が比較的短いのでソース−ドレイン間の抵抗が低減する。従って、FBCの電流駆動能力が向上する。
20・・・BOX層(第1の絶縁膜)
30・・・SOI層
40・・・STI
50・・・ゲート絶縁膜(第2の絶縁膜)
51・・・キャパシタ絶縁膜(第3の絶縁膜)
60・・・プレート電極
80・・・ボディ(Fin)
G・・・ゲート電極
D・・・ドレイン
D・・・ソース
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた第1の絶縁膜と、
前記第1の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、
前記第1の絶縁膜上に設けられ、かつ、1対の前記ソースと前記ドレインとの間に設けられ該1対のソースおよびドレインに接合する半導体材料からなる2つのFinと、
前記2つのFinの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたゲート電極と、
前記2つのFinの前記内側側面と前記ゲート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記ゲート電極との間に設けられた第2の絶縁膜と、
前記2つのFinの外側側面に設けられた第3の絶縁膜と、
前記2つのFinの外側側面に前記第3の絶縁膜を介して設けられたプレート電極とを備え、
前記2つのFin、前記ゲート電極、前記プレート電極、および、1対の前記ソースと前記ドレインが1つのメモリセルに含まれることを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に設けられた第1の絶縁膜と、
前記第1の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、
前記第1の絶縁膜上に設けられ、かつ、1対の前記ソースと前記ドレインとの間に設けられ該1対のソースおよびドレインに接合する半導体材料からなる2つのFinと、
前記2つのFinの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたプレート電極と、
前記2つのFinの前記内側側面と前記プレート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記プレート電極との間に設けられた第2の絶縁膜と、
前記2つのFinの外側側面に設けられた第3の絶縁膜と、
前記2つのFinの外側側面に前記第3の絶縁膜を介して設けられたゲート電極とを備え、
前記2つのFin、前記ゲート電極、前記プレート電極、および、1対の前記ソースと前記ドレインが1つのメモリセルに含まれることを特徴とする半導体記憶装置。 - 隣接する前記メモリセル間の前記ソース間または隣接する前記メモリセル間の前記ドレイン間に埋め込まれたコンタクトプラグとをさらに備えたことを特徴とする請求項1または請求項2に記載の半導体記憶装置。
- シリコン基板、埋込み絶縁膜およびSOI層を有するSOI基板を準備し、
アクティブエリアを被覆するように前記SOI層上にマスク材を形成し、
前記マスク材を用いて素子分離形成領域にある前記SOI層を除去することによって第1のトレンチを形成し、
前記第1のトレンチ内における前記SOI層の側面にキャパシタ絶縁膜を形成し、
前記キャパシタ絶縁膜をポリシリコン膜で被覆し、
前記第1のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、
前記第1のトレンチ内にプレート電極を充填し、
前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、
前記マスク材を除去することによって前記アクティブエリアのSOI層および前記素子分離材料の側面を露出させ、
前記素子分離材料の側面にスペーサを形成し、
前記素子分離材料および前記スペーサをマスクとして用いて前記SOI層をエッチングすることによって、前記SOI層をFin形状に加工するとともに、該SOI層に第2のトレンチを形成し、
前記第2のトレンチ内における前記SOI層の側面にゲート絶縁膜を形成し、
前記第2のトレンチ内にゲート電極を埋め込むことを具備した半導体記憶装置の製造方法。 - シリコン基板、埋込み絶縁膜およびSOI層を有するSOI基板を準備し、
アクティブエリアを被覆するように前記SOI層上にマスク材を形成し、
前記第1のマスク材を用いて素子分離形成領域にある前記SOI層を除去することによって第1のトレンチを形成し、
前記第1のトレンチ内に素子分離材料を前記第1のマスク材の表面の高さレベルまで充填し、
前記第1のマスク材のうちソース・ドレイン形成領域を除去し、
前記ソース・ドレイン形成領域に第2のマスク材を充填し、
前記素子分離形成領域にある前記第1のマスク材を除去することによって前記素子分離材料の側面を露出させ、
前記素子分離材料の側面に第1のスペーサを形成し、
前記素子分離材料および前記第1のスペーサをマスクとして用いて前記SOI層をエッチングすることによって、前記SOI層をFin形状に加工するとともに、該SOI層に第1のトレンチを形成し、
前記第1のトレンチ内における前記SOI層の側面にキャパシタ絶縁膜を形成し、
前記キャパシタ絶縁膜をポリシリコン膜で被覆し、
前記第1のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、
前記第1のトレンチ内にプレート電極を充填し、
前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、
Fin形状の前記SOI層に隣接する素子分離材料を除去することによって、前記キャパシタ絶縁膜が形成された側面とは反対側にある前記SOI層の側面を露出させるとともに、前記Fin形状のSOI層に隣接する第2のトレンチを形成し、
該側面上にゲート絶縁膜を形成し、
前記第2のトレンチ内にゲート電極材料を埋め込むことを具備した半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006163859A JP4762060B2 (ja) | 2006-06-13 | 2006-06-13 | 半導体記憶装置およびその製造方法 |
US11/753,704 US7847322B2 (en) | 2006-06-13 | 2007-05-25 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006163859A JP4762060B2 (ja) | 2006-06-13 | 2006-06-13 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007335533A JP2007335533A (ja) | 2007-12-27 |
JP4762060B2 true JP4762060B2 (ja) | 2011-08-31 |
Family
ID=38821020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006163859A Expired - Fee Related JP4762060B2 (ja) | 2006-06-13 | 2006-06-13 | 半導体記憶装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7847322B2 (ja) |
JP (1) | JP4762060B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2917896B1 (fr) * | 2007-06-21 | 2009-11-06 | Commissariat Energie Atomique | Transistor a effet de champ a contacts electriques alternes. |
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JP2009117518A (ja) * | 2007-11-05 | 2009-05-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
TW200924069A (en) * | 2007-11-26 | 2009-06-01 | Nanya Technology Corp | Method of forming FINFET device |
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US8878270B2 (en) * | 2011-04-15 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
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US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
US8735267B1 (en) | 2012-12-06 | 2014-05-27 | Nanya Technology Corporation | Buried word line structure and method of forming the same |
US8946014B2 (en) | 2012-12-28 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device structure and methods of making same |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-06-13 JP JP2006163859A patent/JP4762060B2/ja not_active Expired - Fee Related
-
2007
- 2007-05-25 US US11/753,704 patent/US7847322B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2007335533A (ja) | 2007-12-27 |
US7847322B2 (en) | 2010-12-07 |
US20070284661A1 (en) | 2007-12-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080924 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110218 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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