JP2012253122A - 半導体装置の製造方法、並びにデータ処理システム - Google Patents
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Abstract
【解決手段】素子分離用の溝部3を形成した後、素子分離絶縁膜4として、当該溝部3に埋め込まれた状態で基板2の面上を覆うシリコン酸化膜26,31を形成する工程と、シリコン酸化膜26,31上に少なくとも埋め込みゲート用の溝部10を形成する位置に開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部を通してシリコン酸化膜31を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜31に第1の溝部9と同じ幅及び深さとなる第2の溝部10を形成する工程と、第2の溝部10の底面及び側面に位置するシリコン酸化膜26,31を等方性エッチングにより選択的に除去することによって、当該第2の溝部10を活性領域6に形成される第1の溝部9よりも深く、且つ、第1の溝部9よりも大きい幅とする工程とを含む。
【選択図】図2
Description
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
先ず、図1及び図2に示す本発明を適用した半導体装置1の構造について説明する。なお、図1は、この半導体装置1の平面図であり、図2は、この半導体装置1の要部を拡大した鳥瞰図である。
次に、上記半導体装置1の製造方法について図4〜図25を参照して説明する。
なお、図4〜図24中において、切断線Y1−Y1’及び切断線Y2−Y2’は、セルアレイ領域SAの内側の領域における断面部分を示すものであり、切断線Y3−Y3’は、セルアレイ領域SAと周辺回路領域CAに跨る境界領域の断面部分を示すものである。
また、図4(a)〜図24(a)に示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図4(a)〜図24(a)では便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。
本発明を適用して製造される半導体装置1では、上記図3に示すように、上記第1のフィン部12a(第1のチャネル領域FCU)の両端から一対の第2のフィン部12b(第2のチャネル領域FCS)が半導体基板2の表面に対して垂直な方向に延在して形成されていることから、これら一対の第2のフィン部12b(第2のチャネル領域FCS)の分だけ第1の方向におけるチャネル領域の長さを拡大することが可能である。
次に、図26に示す本発明を適用したデータ処理システム400について説明する。
本発明を適用したデータ処理システム400は、上記半導体装置1,50,70を備えたシステムの一例であり、このデータ処理システム400には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
Claims (2)
- 基板の表層に第1の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
前記素子分離領域及び活性領域と交差する第2の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第1の溝部よりも前記素子分離領域に形成される第2の溝部の深さを深くすることによって、前記第2の溝部の底面の間から前記活性領域の一部が突き出した第1のフィン部と、前記第1の溝部よりも前記第2の溝部の前記第1の方向における幅を大きくすることによって、前記第2の溝部の側面の間から前記活性領域の一部が突き出した第2のフィン部とを形成する工程と、
前記第1及び第2のフィン部の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第1及び第2のフィン部を跨ぐように前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とを含み、
前記素子分離領域に前記第2の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部を通して前記シリコン酸化膜を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記第1の溝部と同じ幅及び深さとなる第2の溝部を形成する工程と、
前記第2の溝部の底面及び側面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該第2の溝部を前記活性領域に形成される第1の溝部よりも深く、且つ、前記第1の溝部よりも大きい幅とする工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の製造方法により製造された半導体装置を備えるデータ処理システム。
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