JP2009032384A - 半導体記憶装置の駆動方法および半導体記憶装置 - Google Patents

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Abstract

【課題】ビット線電位の振幅を小さくしながら、信号差を増大可能な半導体記憶装置の駆動方法を提供する。
【解決手段】半導体記憶装置の駆動方法は、データ書込み時に、選択ワード線に接続された第１の選択セルに第1の論理データを書き込むために、対応するビット線に第１の電位を印加し、かつ、選択ワード線に第２の電位を印加する第１のサイクルを実行し、第１の選択セルのうちビット線で選択された第２の選択セルへ第２の論理データを書き込むために、対応するビット線に第３の電位を印加し、かつ、選択ワード線に第４の電位を印加する第２のサイクルを実行し、第２の電位は、ソースの電位を基準とした場合および第１の電位を基準として、多数キャリアの極性に対して逆極性にバイアスされた電位であり、第４の電位は、ソースの電位を基準とした場合および第３の電位を基準として、多数キャリアの極性と同じ極性にバイアスされた電位である。
【選択図】図４

Description

本発明は、半導体記憶装置の駆動方法および半導体記憶装置に係わり、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するメモリの駆動方法に関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
ＦＢＣメモリセルがＮ型ＦＥＴで構成されている場合、通常、データ保持時には、ボディ電位をソース・ドレインの電位よりも低電位に落とし、それによりボディ内の正孔の蓄積状態を維持する。従って、“０”セルにホールが次第に蓄積されることによって、“０”セルが“１”セルへ変化するリテンション不良が生じる。
また、選択メモリセルにデータを書き込むときに、その選択メモリセルとビット線を共有する非選択メモリセルの反対データが劣化する場合がある。これは、ビット線ディスターブと呼ばれている。例えば、選択メモリセルにデータ“１”を書き込むことによって、その選択セルとビット線を共有する“０”セルのデータが劣化してしまう（ビット線“１”ディスターブ）。選択メモリセルにデータ“０”を書き込むことによって、その選択セルとビット線を共有する“１”セルのデータが劣化してしまう（ビット線“０”ディスターブ）。
一般に、データ“１”とデータ“０”との信号差を充分に大きくするためには、データ書込み時にビット線電位の振幅（データ“１”の書込み時のビット線電位とデータ“０”の書込み時のビット線電位との差）を大きくする必要がある。しかし、ビット線電位の振幅を大きくすることは、上記ビット線ディスターブの影響を大きくすることになる。ビット線ディスターブの影響が大きいと、メモリセルのデータの劣化を回復させるリフレッシュ動作を頻繁に実行しなければならない。このリフレッシュ動作によって、通常の読出し／書込み動作が妨げられる場合が生じる。さらに、頻繁なリフレッシュ動作の実行により、消費電流が増大する。
特開２００２−３４３８８６号公報
ビット線電位の振幅を小さくしてディスターブを抑制しつつ、データ“１”とデータ“０”との信号差を充分に大きくすることができる半導体記憶装置の駆動方法および半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、前記ドレインに接続されたビット線と、前記ビット線に交差するワード線と、前記ビット線のうち選択された選択ビット線および前記ワード線のうち選択された選択ワード線に接続された選択セルのデータを読み出し、あるいは、該選択セルへデータを書き込むセンスアンプとを備え、
前記メモリセルへデータを書き込むときに、
前記選択ワード線に接続された複数の第１の選択セルに前記多数キャリアの多い状態を示す第１の論理データを書き込むために、該第１の選択セルに対応する前記ビット線に第１の電位を印加し、かつ、前記選択ワード線に第２の電位を印加する第１のサイクルを実行し、
前記第１の選択セルのうち前記ビット線によって選択された第２の選択セルへ前記多数キャリアの少ない状態を示す第２の論理データを書き込むために、該第２の選択セルに対応する前記ビット線に第３の電位を印加し、かつ、前記選択ワード線に第４の電位を印加する第２のサイクルを実行することを具備し、
前記第１のサイクルにおいて、前記第２の電位は、前記ソースの電位を基準とした場合および前記第１の電位を基準とした場合に、前記多数キャリアの極性に対して逆極性にバイアスされた電位であり、
前記第２のサイクルにおいて、前記第４の電位は、前記ソースの電位を基準とした場合および前記第３の電位を基準とした場合に、前記多数キャリアの極性と同じ極性にバイアスされた電位であることを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板の表面上に設けられたバック絶縁膜と、前記バック絶縁膜上に設けられた半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記支持基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、前記第２のボディ部分の側面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えている。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、半導体基板の上方に設けられた半導体層と、前記半導体層に設けられたソース層と、前記半導体層に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記半導体基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、前記第２のボディ部分の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に面するように設けられたゲート電極と、前記第１のボディ部分の側面に設けられたバックゲート絶縁膜と、前記バックゲート絶縁膜に面するように設けられたプレートとを備えている。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、半導体基板の上方に設けられた半導体層と、前記半導体層に設けられたソース層と、前記半導体層に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記半導体基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、前記ボディの側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に面するように設けられたゲート電極と、前記ソース層、前記ドレイン層および前記ボディを含む複数のメモリセルと、第１の方向に延伸するビット線と、前記第１の方向において隣接する前記半導体層に挟まれた複数の絶縁分離領域と、を備え、
隣接する絶縁分離領域の第１の方向に沿った距離と前記ゲート電極の第１の方向に沿った幅が等しいことを特徴とする。
本発明による半導体記憶装置の駆動方法は、ビット線電位の振幅を小さくしてディスターブを抑制しつつ、データ“１”とデータ“０”との信号差を充分に大きくすることができる。本発明による半導体記憶装置は、ビット線電位の振幅を小さくしてディスターブを抑制しつつ、データ“１”とデータ“０”との信号差を充分に大きくすることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。ＦＢＣメモリ装置１００は、メモリセルＭＣと、ワード線ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５（以下、ＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬ１０２３、ＢＬＲ０〜ＢＬＲ１０２３（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ソース線ＳＬと、ロウデコーダＲＤと、ワード線ドライバＷＬＤと、カラムデコーダＣＤと、センスアンプコントローラＳＡＣと、ＤＱバッファＤＱＢとを備えている。
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている。ビット線ＢＬは、カラム(Column)方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向との呼称は便宜的なものであって、それらの呼称は互いに入れ替えても差し支えない。ソース線ＳＬは、ワード線ＷＬと平行に延伸しており、メモリセルＭＣのソースに接続されている。
データ読出し時には、同一センスアンプＳ／Ａの左右に接続されたビット線ＢＬＬ、ＢＬＲのうち一方がデータ状態を伝達し、他方が基準（リファレンス）信号を伝達する。基準信号は複数のダミーセルＤＣの信号を平均化することにより生成される。これにより、センスアンプＳ／Ａは、選択ビット線および選択ワード線に接続された選択メモリセルのデータを読み出し、あるいは、この選択メモリセルへデータを書き込む。センスアンプＳ／Ａは、ラッチ回路Ｌ／Ｃ０〜Ｌ／Ｃ１０２３（以下、Ｌ／Ｃともいう）を備え、メモリセルのデータを一時的に保持することができる。
さらに、ＦＢＣメモリは、データ“１”を書き込むためのビット線電位ＶＢＬ１とビット線ＢＬとの間に接続されたＰ型トランジスタＴＢＬ１Ｌ、ＴＢＬ１Ｒを備えている。トランジスタＴＢＬ１Ｌ、ＴＢＬ１Ｒは、ビット線ＢＬに対応して設けられている。トランジスタＴＢＬ１Ｌ、ＴＢＬ１Ｒのゲートは、書込み許可信号ＷＥＬまたはＷＥＲに接続されている。書込み許可信号ＷＥＬまたはＷＥＲは、データ“１”を書き込むときに活性化される信号である。
図２は、メモリセルアレイＭＣＡの一部を示す平面図である。複数のアクティブ領域ＡＡがストライプ状にカラム方向へ延びている。隣接するアクティブ領域ＡＡの間には、素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成されている。アクティブ領域ＡＡにメモリセルＭＣが形成されている。
図３（Ａ）は、図２のＡ−Ａ線に沿った断面図である。図３（Ｂ）は、図２のＢ−Ｂ線に沿った断面図である。図３（Ｃ）は、図２のＣ−Ｃ線に沿った断面図である。メモリセルＭＣは、支持基板１０と、支持基板１０上に設けられたＢＯＸ（Buried Oxide）層２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とを含むＳＯＩ構造上に形成されている。
ＢＯＸ層２０は、図３（Ａ）に示すバックゲート絶縁膜ＢＧＩとして機能する。半導体層としてのＳＯＩ層３０には、Ｎ型ソースＳおよびＮ型ドレインＤが形成される。電気的に浮遊状態であるＰ型フローティングボディＢ（以下、単にボディＢという）は、ソースＳとドレインＤとの間のＳＯＩ層３０に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する。論理データは、“０”または“１”のバイナリデータ、あるいは、多値データであってもよい。本実施形態によるＦＢＣメモリは、バイナリデータを格納するものとする。例えば、メモリセルＭＣがＮ型ＦＥＴからなる場合、ボディに多数のホールを蓄積したメモリセルを “１”セルとし、ボディからホールを放出したメモリセルＭＣを“０”セルとする。
ゲート絶縁膜ＧＩがボディＢ上に設けられており、ゲート電極Ｇがゲート絶縁膜ＧＩ上に設けられている。シリサイド１２が、ゲート電極Ｇ、ソースＳおよびドレインＤ上に形成されている。これにより、ゲート抵抗およびコンタクト抵抗が低減される。ソースＳは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。ドレインＤは、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。ソースＳ、ドレインＤ、ボディＢは、カラム方向にＳ，Ｂ，Ｄ，Ｂ，Ｓ，Ｂ，Ｄ・・・の順に形成されている。ソースＳおよびドレインＤは、カラム方向に隣接する複数のメモリセルＭＣによって共有されている。同様に、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、カラム方向に隣接する複数のメモリセルＭＣによって共有されている。これにより、メモリセルアレイＭＣＡのサイズが小さくなる。
ゲート電極Ｇは、ロウ方向へ延伸しており、ワード線ＷＬとしても機能する。ゲート電極Ｇの側面にはサイドウォール１４が形成されており、その周囲にライナ層１６が設けられている。さらに、ソース線ＳＬやビット線ＢＬの配線間には、層間絶縁膜ＩＬＤが充填されている。図３（Ａ）は、ビット線ＢＬに沿った断面である。ゲート電極Ｇ（ワード線ＷＬ）およびソース線ＳＬは、ロウ方向（図３（Ａ）の紙面に向かう方向）に延伸しており、ビット線ＢＬに対して直交する。
図３（Ｂ）を参照すると、ソース線コンタクトＳＬＣを介してソースＳに接続されるソース線ＳＬがロウ方向に延伸している様子が分かる。図３（Ｃ）を参照すると、ゲート電極Ｇがロウ方向へ延伸しており、ワード線ＷＬとしても機能することが分かる。
図３（Ａ）を再度参照すると、ＳＯＩ層３０の底面は、バックゲート絶縁膜ＢＧＩを介してプレートに面していることが分かる。プレートは、支持基板１０に形成されたウェルである。プレートおよびゲート電極ＧがボディＢに電界を与えることによって、ボディＢを完全空乏化することができる。このようなＦＢＣを完全空乏型ＦＢＣ（ＦＤ（Fully Depleted）−ＦＢＣ）という。ＦＤ−ＦＢＣでは、データ読出し時にゲート電極Ｇに正電圧を与え、ボディＢの表面にチャネル（反転層）を形成し、ボディＢを完全に空乏化させる。このとき、ボディＢの底面側にホールを保持するために、プレートに負電圧を与える。本実施形態によるＦＢＣは、部分空乏型ＦＢＣ（ＰＤ（Partially Depleted）−ＦＢＣ）でもよい。ＰＤ−ＦＢＣでは、データ読出し時にゲート電極Ｇに正電圧を与えてチャネルを形成した場合、ボディＢが部分的に空乏化する。このとき、ホールを蓄積可能な中性領域がボディＢ中に残存する。中性領域にホールを保持するので、ＰＤ−ＦＢＣではプレートに与える負電圧は小さくてもよい。
図４（Ａ）および図４（Ｂ）は、第１の実施形態に従ったデータ書込み動作を示す説明図である。本実施形態による書込み動作は、第１のサイクルおよび第２のサイクルの２ステップで構成されている。
図４（Ａ）に示す第１のサイクルでは、選択されたワード線ＷＬ０に接続された全メモリセルＭＣ００、ＭＣ１０にデータ“１”を書き込むために、ＧＩＤＬ（Gate Induced Drain leakage）によって生じたホールをメモリセルＭＣ００、ＭＣ１０に蓄積する。
ＧＩＤＬは、ソース線電位を基準として、ワード線電位をメモリセルＭＣの多数キャリアの極性に対して逆極性にバイアスし、かつ、ビット線電位を基準として、ワード線電位を多数キャリアの極性に対して逆極性にバイアスすることによって生じるリーク電流を意味する。ここで、ホールの極性はプラス（＋）であり、電子の極性はマイナス（−）である。
より詳細には、ワード線電位をソース線電位およびビット線電位よりも低くしたときに、ドレインＤおよびソースＳとゲート電極Ｇとのオーバーラップ領域付近で、電子−ホールのペアがバンド間トンネリングによって生成される。Ｎ型ＦＢＣの場合、ＧＩＤＬは、電子−ホールのペアのうちホールがボディＢに流れ込み、電子がドレインＤおよびソースＳへ流れ出すことによって生じる。データ保持状態では、“１”セルに蓄積されたホールを保持するために、ワード線電位をソース線電位およびビット線電位よりも低く設定する。このとき、“０”セルにはＧＩＤＬによりホールが徐々に蓄積される。従って、一般に、ＧＩＤＬは、“０”セルを“１”セルに変化させてしまうので、長い時間データを保持した後に読み出す場合のデータ“０”とデータ“１”との信号差に悪影響を与える。しかし、ＧＩＤＬは、メモリセルＭＣにホールを蓄積することができるため、データ“１”の書込みに利用することができる。以下、ＧＩＤＬを利用したデータ書込み方法を、“ＧＩＤＬ書込み”という。
本実施形態による第１のサイクルでは、ＧＩＤＬ書込みを用いて、選択ワード線ＷＬ０に接続された全メモリセルＭＣ００、ＭＣ１０にデータ“１”を書き込む。より詳細には、全カラムのビット線ＢＬ０、ＢＬ１に第１の電位ＶＢＬ１（例えば、０．６Ｖ）を印加する。選択ワード線ＷＬ０に、ソース線電位ＶＳＬ（例えば、接地電位（０Ｖ））および第１の電位ＶＢＬ１よりも低い第２の電位ＶＷＬ１（例えば、−３．６Ｖ）を印加する。第１のサイクルにおけるゲート・ドレイン間電圧の絶対値（４．２Ｖ）およびゲート・ソース間電圧の絶対値（３．６Ｖ）は、データ保持時におけるゲート・ドレイン間電圧およびゲート・ソース間電圧の絶対値（１．７Ｖ）よりも大きい。これにより、ＧＩＤＬ電流が発生し、ホールがソースＳおよびドレインＤよりも電位の低いボディＢに蓄積される。その結果、選択ワード線ＷＬ０に接続された全メモリセルＭＣ００、ＭＣ１０にデータ“１”が書き込まれる。
図４（Ｂ）に示す第２のサイクルでは、選択ワード線ＷＬ０および選択ビット線ＢＬ０に接続されたメモリセルＭＣ００にデータ“０”を書き込む。このとき、選択ワード線ＷＬ０の電位は、ソース線電位を基準として、メモリセルＭＣの多数キャリアの極性と同じ極性にバイアスされた電位であり、かつ、ビット線電位を基準として、メモリセルＭＣの多数キャリアの極性と同じ極性にバイアスされた電位である。より詳細には、選択ビット線ＢＬ０にソース線電位ＶＳＬよりも低い第３の電位ＶＢＬＬ（例えば、−０．９Ｖ）を印加する。非選択のビット線ＢＬ１は、ソース線電位ＶＳＬと同じ０Ｖに設定する。選択ワード線ＷＬ０に、ソース線電位ＶＳＬ（例えば、０Ｖ）および第３の電位ＶＢＬＬよりも高い第４の電位ＶＷＬＨ（例えば、１．４Ｖ）を印加する。これにより、メモリセルＭＣ００のボディ−ドレイン間のｐｎ接合に順バイアスが印加され、ボディＢに蓄積されたホールがドレインＤへ引き抜かれる（消滅する）。一方、ビット線ＢＬ１の電位がソース線電位ＶＳＬと同じ接地電位であるので、メモリセルＭＣ１０はデータ“１”を維持する。
第４の電位ＶＷＬＨおよび第３の電位ＶＢＬＬは、それらの電位レベルの間にソース線電位ＶＳＬの電位レベルがあるように設定される。すなわち、ソース線電位ＶＳＬを基準とした場合には、第４の電位ＶＷＬＨおよび第３の電位ＶＢＬＬは互いに逆極性の電位となる。また、第２の電位ＶＷＬ１は、多数キャリアとしてのホールとは逆極性の負電位であり、第４の電位ＶＬＷＨは、ホールと同じ極性の正電位である。これにより、本実施形態では、第１のサイクルにおいて、選択ワード線に接続された全カラムのメモリセルにデータ“１”に対してＧＩＤＬ書込みを実行し、続く第２のサイクルにおいて、選択ワード線および選択ビット線に接続された選択メモリセルにデータ“０”を書き込む。これにより、選択ワード線に接続されたメモリセルＭＣに所望の論理データを書き込むことができる。
ここで、選択および活性化とは素子または回路をオンまたは駆動させることを意味し、非選択および不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が選択信号または活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が選択信号または活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって選択される（活性化される）。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって選択される（活性化される）。
従来のＧＩＤＬ書込みでは、選択ワード線に接続されたメモリセルのうちデータ“１”を書き込むべきメモリセルのみを選択し、その選択メモリセルのみに対してＧＩＤＬ書込みを実行していた。この場合、選択ワード線にソース線電位ＶＳＬよりも低い電位を与え、かつ、選択ビット線にソース線電位よりも高い電位ＶＢＬを与えていた。この電位ＶＢＬがデータ“１”を書き込むためのビット線電位である。一方、選択ワード線に接続されたメモリセルのうち、データ“０”を書き込むべきメモリセルのドレイン電位は、ソース線電位ＶＳＬと同じ電位であった。よって、“０”セルと“１”セルとの閾値電圧差（信号差）は、データ“１”を書き込むために用いられる電位ＶＢＬの、ソース線電位ＶＳＬに対する大きさに依存していた。即ち、“０”セルと“１”セルとの閾値電圧差を大きくするためには、選択ビット線の電位ＶＢＬを大きくする必要があった。しかし、選択ビット線の電位ＶＢＬを大きくすることは、その選択ビット線に接続された非選択メモリセルに対して、上述のビット線“１”ディスターブの影響を与えてしまうことになる。これにより、選択ビット線に接続された非選択メモリセルのデータ保持時間が短くなるという問題があった。データ保持時間が短いと、リフレッシュ動作の実行頻度を高くしなければならない。逆に、選択ビット線の電位ＶＢＬを低くした場合、ビット線“１”ディスターブは抑制されるものの、“０”セルと“１”セルとの閾値電圧差が小さくなってしまう。
リフレッシュ動作は、メモリセルＭＣからデータを一旦読み出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻すセンスアンプリフレッシュだけでなく、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に回復させる自律リフレッシュをも含む。
本実施形態による書込み方法では、第１のサイクルにおいてドレインＤに与える第１の電圧ＶＢＬ１は、データ“１”を書き込むためのビット線電位であり、全カラムのメモリセルＭＣに対して共通である。ここで、データ“１”を書き込むために必要なホールを発生させるためには、第１の電位ＶＢＬ１を高くする代わりに、選択ワード線ＷＬ００に与える第２の電位ＶＷＬ１を低い値に設定すればよい。このとき、選択ワード線ＷＬ００に接続されたすべてのメモリセルにＧＩＤＬ電流によってホールが蓄積される。しかし、メモリセルＭＣ００には、次の第２のサイクルにおいてデータ“０”が書き込まれるので、第１のサイクルでホールが蓄積されても問題は無い。ただし、ＧＩＤＬによってホールを蓄積するのに先立ち、センスアンプ内にデータ“０”を退避する。このためセンスアンプはビット線ごとに設けられている。
第２サイクルにおいて、メモリセルＭＣ００にデータ“０”を書き込む。このとき、メモリセルＭＣ００とＭＣ１０との違いは、ドレインＤに印加される電位である。即ち、メモリセルＭＣ１０のドレインＤにはソース線電位ＶＳＬと等しい電位が印加され、メモリセルＭＣ００のドレインＤにはソース線電位ＶＳＬよりも低い第３の電位ＶＢＬＬが印加される。従って、“０”セルと“１”セルとの閾値電圧差は、データ“０”を書き込むために用いられる第３の電位ＶＢＬＬに大きく依存する。このため、本実施形態では、データ“１”を書き込むために用いられる第１の電圧ＶＢＬ１をソース線電位ＶＳＬに接近させても、ソース電位を基準とした第３の電位ＶＢＬＬの絶対値を大きくすることによって、“０”セルと“１”セルとの閾値電圧差を増大させることができる。これは、ビット線“１”ディスターブを抑制しつつ、“０”セルと“１”セルとの閾値電圧差を増大させることができることを意味する。
尚、図４（Ａ）では、第１の電圧ＶＢＬ１は、０．６Ｖに設定されていたが、第１の電圧ＶＢＬ１はソース線電位ＶＳＬにさらに接近させてもよい。さらには、第１の電圧ＶＢＬ１はソース線電位ＶＳＬと等しくしてもよい。この場合、後述するように、第１のサイクルにおける選択ワード線電位ＶＷＬ１を低下させることができるとともに、“０”セルと“１”セルとの閾値電圧差を増大させることができる。
図１を参照して、本実施形態に従ったＧＩＤＬ書込みの動作をさらに説明する。まず、センスアンプＳ／Ａのラッチ回路Ｌ／Ｃが、選択ワード線に接続された全カラムのメモリセルＭＣのデータをラッチする。例えば、ＷＬＬ０が選択ワード線とすると、ラッチ回路Ｌ／Ｃは、ＷＬＬ０に接続された全メモリセルＭＣのデータをラッチする。このとき、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲから基準信号を受け取る。次に、トランスファゲートＴＧＬ、ＴＧＲをオフにすることによって、ラッチ回路Ｌ／Ｃとビット線ＢＬとを分離する。次に、トランジスタＴＢＬ１Ｌをオンにすることによって、第１の電位ＶＢＬ１をメモリセルアレイＭＣＡＬ内の全ビット線ＢＬＬに接続する。これにより、選択ワード線ＷＬＬ０に接続された全カラムのメモリセルＭＣにデータ“１”が書き込まれる（第１のサイクル）。さらに、ラッチ回路Ｌ／Ｃに書き込まれたデータ“０”をメモリセルＭＣ（“０”セル）へ書き戻す（第２のサイクル）。
データ書込み動作では、ＤＱバッファＤＱＢを介して外部から受け取ったデータをラッチ回路Ｌ／Ｃに一旦格納する。このとき、ＤＱバッファＤＱＢからラッチ回路Ｌ／Ｃへデータを格納するために、或る程度の時間を要する。この時間を利用して第１のサイクルを実行すれば、全体のサイクル時間を長くすることなく、本実施形態による２ステップのＧＩＤＬ書込みを実行することができる。
さらに、通常、ＧＩＤＬによってホールをボディＢに蓄積する動作は、ボディＢからホールを引き抜く動作に比べて時間がかかる。第１のサイクルの期間が短いと（例えば、１０ｎｓ以下である場合）、ホールがボディＢ内に充分に蓄積されず、ボディ電位が定常状態に達しない。これでは、データ“１”とデータ“０”との閾値電圧差を充分に大きくすることができない。しかし、ＤＱバッファＤＱＢからラッチ回路Ｌ／Ｃへの書込み時間を第１のサイクルに利用すれば、ホールをボディＢに充分に蓄積することができ、データ“１”とデータ“０”との閾値電圧差を大きくすることができる。尚、ボディＢからホールを引き抜く動作は速いので、１０ｎｓで充分にデータ“０”を書き込むことができる。
図５は、第１サイクルおよび第２サイクルにおいてメモリセルＭＣに印加される電圧のタイミング図である。１０ｎｓ〜３６ｎｓの期間は、第１のサイクルの実行期間である。４６ｎｓ〜７２ｎｓの期間は、第２のサイクルの実行期間である。２つのメモリセルＭＣ００、ＭＣ１０は同一の選択ワード線ＷＬ０に接続されているので、実際には、１０ｎｓと４６ｎｓとが同時刻であり、３６ｎｓと７２ｎｓとが同時刻である。即ち、実際の第１サイクルおよび第２サイクルの実行期間は、約２６ｎｓである。
このシミュレーションでは、ＳＯＩ層３０の膜厚を２１ｎｍ、ゲート絶縁膜ＧＩの膜厚を５．２ｎｍ、ゲート長を７５ｎｍ、ＢＯＸ層２０の膜厚を１２．５ｎｍ、ボディＢのＰ型不純物濃度を１×１０１７ｃｍ−３とした。ソースＳおよびプレート（１０）には、それぞれ０Ｖおよび−２．４Ｖの固定電圧を印加するものとした。
１０ｎｓ〜１２ｎｓおよび４６ｎｓ〜４８ｎｓでは、選択ワード線ＷＬ０の電位を第２の電位ＶＷＬ１に立ち下げるとともに、全カラムのビット線電位を第１の電位ＶＢＬ１に立ち上げる。第２の電位ＶＷＬ１が−３．６Ｖと深いため、ボディ−ゲート間の容量結合により、ボディ電位Ｖｂｏｄｙも低くなる。１２ｎｓ〜２２ｎｓおよび４８ｎｓ〜５８ｎｓにおいて、データ“１”がメモリセルＭＣ００およびＭＣ１０に書き込まれる（第１のサイクル）。ドレインＤに対するゲート電圧が非常に低いため、ドレインＤとゲート電極Ｇとのオーバーラップ領域（支持基板１０の表面の上方から見たときのドレインＤとゲート電極Ｇとの重複部分）の電界が高くなる。これにより、ＧＩＤＬ電流が流れ、データ“１”がメモリセルに書き込まれる。１２ｎｓにおけるバンド間トンネル電流は、１２．６ｎＡ／μｍであった。
２２ｎｓ〜２４ｎｓおよび５８ｎｓ〜６０ｎｓの期間では、選択ワード線ＷＬ０の電位を第４の電位ＶＷＬＨに立ち上げる。選択ワード線ＷＬ０の電位を立ち上げているので、ボディ−ゲート間の容量結合によりボディ電位Ｖｂｏｄｙは上昇する。これとともに、データ“０”を書き込まないメモリセルＭＣ１０に対応するビット線ＢＬは、ソース線電位ＶＳＬに立ち下げる。メモリセルＭＣ１０のドレイン−ソース間に電位差が無いので、データ“０”はメモリセルＭＣ１０に書き込まれない。データ“０”を書き込むメモリセルＭＣ００に対応するビット線ＢＬは、ソース線電位ＶＳＬよりも低い第３の電位ＶＢＬＬに立ち下げる。これにより、メモリセルＭＣ００のドレイン−ソース間に電位差が生じるので、データ“０”がメモリセルＭＣ００に書き込まれる。６２ｎｓから７２ｎｓにおいて、データ“０”がメモリセルＭＣ００に書き込まれている。
３６ｎｓ〜３８ｎｓおよび７２ｎｓ〜７４ｎｓの期間において、ビット線電位が０Ｖへ戻る。３８ｎｓ〜４０ｎｓおよび７４ｎｓ〜７６ｎｓの期間では、ワード線ＷＬ０の電位がデータ保持状態の電位（−１．７Ｖ）へ変化する。これにより、４０ｎｓおよび７６ｎｓにおいて、メモリセルＭＣ００およびＭＣ１０はデータ保持状態（ポーズ状態）になる。
４４ｎｓおよび８０ｎｓでは、データ読出し動作が実行されている。このとき、ワード線電位は１．４Ｖ、ビット線電位は０．２Ｖである。この読出し動作におけるドレイン電流差は、５８．５μＡ／μｍであった。
ゲート−ドレイン間の電位差を大きくすると、ＧＩＤＬ電流が増加するので、データ“１”の書込み速度が高速化され、かつ、データ“０”とデータ“１”との閾値電圧差を増大させる。一方、ゲート−ドレイン間の電位差を大きくすると、ゲート絶縁膜ＧＩ内の電界が増大する。ゲート絶縁膜ＧＩ内の電界の増大は、ゲート絶縁膜ＧＩのＴＤＤＢ（Time Dependent Dielectric Breakdown）耐性を劣化させる。つまり、ゲート−ドレイン間の電位差は、書込み速度および信号差の観点からは大きいことが好ましいが、ゲート絶縁膜ＧＩの信頼性の観点からは小さい方が好ましい。
図６は、第１のサイクルにおけるビット線電位ＶＢＬ１と読出し時のドレイン電流差との関係を示すグラフである。本実施形態では、ビット線電位ＶＢＬ１は０．６Ｖであり、ワード線電位ＶＷＬ１は、−３．６Ｖであった。ゲート−ドレイン間の電位差を−４．２Ｖに維持したまま、第１の電位ＶＢＬ１を低下させると、図６に示すように、読出し時のドレイン電流差が上昇することが分かった。読出し時のドレイン電流差が増大することは、データ“１”とデータ“０”との信号差が増大することを意味する。ゲート−ドレイン間の電位差が固定されているので、ゲート絶縁膜ＧＩの信頼性はほぼ一定に維持されている。
従って、図６に示すグラフから分かるように、第１のサイクルにおけるビット線電位（第１の電位）ＶＢＬ１を、ソース線電位ＶＳＬに接近させることによって、ゲート絶縁膜ＧＩの信頼性を維持しつつ、データ“１”とデータ“０”との信号差を増大させることができる。これは、ビット線電位ＶＢＬ１をソース電位ＶＳＬに近づけるに従い、ソースＳとゲート電極Ｇとのオーバーラップ領域におけるＧＩＤＬ電流が増加するためである。第１のサイクルにおけるビット線電位（第１の電位）ＶＢＬ１が−４．２Ｖの場合の１２ｎｓにおけるバンド間トンネル電流は、１８．０ｎＡ／μｍであった。
図７は、ＶＢＬ１＝ＶＳＬ、かつ、ＶＷＬ１＝−４．２Ｖのときの第１サイクルおよび第２サイクルのタイミング図である。図７に示す動作では、第１のサイクルにおけるビット線電位ＶＢＬ１がソース線電位ＶＳＬ（接地電位）に等しく、かつ、ワード線電位ＶＷＬ１が−４．２Ｖである点で図５に示す動作と異なる。図７に示すその他の動作は、図５に示す動作と同様である。図７に示す動作では、読出し時のドレイン電流差は、図６に示すように、７８．５μＡ／μｍとなった。
図７で示す書込み動作では、第１のサイクルにおけるビット線電位ＶＢＬ１はソース電圧ＶＳＬと等しいので、非選択ワード線に接続されたメモリセルＭＣにビット線 “１”ディスターブは全く発生しない。その結果、図７で示す書込み動作は、図５で示す書込み動作よりも、リフレッシュの実行頻度を低く抑えることができる。これは、ＦＢＣメモリの全体の消費電力を削減することに繋がる。
従来のインパクトイオン化電流を用いた書き込みでは、ビット線電位の振幅は、１．５Ｖ以上必要であった。例えば、データ“１”を書き込むためのビット線電位ＶＢＬ１を１．１Ｖとし、データ“０”を書き込むためのビット線電位ＶＢＬＬを−０．４Ｖとする。この場合、最大でもドレイン電流差４１μＡ／μｍ程度であった。
これに対し、図７に示す駆動方法によれば、ビット線電位の振幅は０．９Ｖと小さいにも関わらず、ドレイン電流差は７８．５μＡ／μｍと大きい。従って、本実施形態によるＧＩＤＬ書込み方法は、ビット線を駆動するための消費電力を小さくしても、従来よりも大きな信号量を確保することができる。
尚、図５および図７において、データ“０”の書込み後、ビット線電位およびワード線電位をデータ保持状態に変化させるタイミングは、いずれが先であっても構わない。
（第２の実施形態）
図８は、本発明に係る実施形態に従った第２の実施形態によるＦＢＣメモリの駆動方法を示す説明図である。第２の実施形態は、第２のサイクルが第１の実施形態のそれと異なる。第２の実施形態の第１のサイクルは、第1の実施形態のそれと同じであるので、説明を省略する。
第２の実施形態による第２のサイクルでは、選択ワード線ＷＬ０に接続されたメモリセルＭＣ００、ＭＣ１０のうち選択メモリセルＭＣ００からホールを引き抜く。これにより、選択メモリセルＭＣ００にデータ“０”を書き込む。選択ワード線ＷＬ０に接続されたメモリセルのうち非選択メモリセルＭＣ１０から少量のホールを引き抜く。これにより、非選択メモリセルＭＣ１０へのデータ“１”の書込みが完了する。
第２のサイクルにおいて、選択ワード線の電位は、ソース線電位を基準としてメモリセルＭＣの多数キャリアの極性と同じ極性にバイアスされた電位である。第２のサイクルにおいて、選択ビット線の電位は、ソース電位を基準として多数キャリアの極性に対して逆極性にバイアスされた電位であり、非選択ビット線の電位は、ソース電位を基準として多数キャリアの極性と同じ極性にバイアスされた電位である。より詳細には、図８に示すように、選択ワード線ＷＬ０にはソース電圧ＶＳＬよりも高い第４の電圧ＶＷＬＨ（例えば、１．４Ｖ）を与える。選択ビット線ＢＬ０にはソース線電位ＶＳＬよりも低い第３の電圧ＶＢＬＬ（例えば、−０．９Ｖ）を与える。これにより、選択メモリセルＭＣ００のドレイン−ボディ間のｐｎ接合に順バイアスを印加し、ホールを消滅させる。非選択ビット線ＢＬ１にはソース線電位ＶＳＬよりも高い第５の電圧ＶＢＬ２（例えば、０．３Ｖ）を与える。これにより、非選択メモリセルＭＣ１０のソース−ボディ間のｐｎ接合に弱い順バイアスを印加する。これにより、非選択メモリセルＭＣ１０から少量のホールを消滅させる。
図９は、第２の実施形態による第１サイクルおよび第２サイクルにおけるメモリセルＭＣに印加される電圧のタイミング図である。ソースＳおよびプレート（１０）には、それぞれ０Ｖおよび−２．４Ｖの固定電圧を印加している。第２サイクルでは、非選択メモリセルＭＣ１０に対応するビット線ＢＬ１に０．３Ｖを印加している。これにより、非選択メモリセルＭＣ１０に蓄積されたホールのうち少量のホールが消滅する。第２の実施形態のその他の動作は、第１の実施形態の動作と同様である。第２の実施形態による書込み動作では、読出し時における“１”セルと“０”セルとのドレイン電流差は、６４．２μＡ／μｍであった。
このように、第２サイクルにおいて、選択ワード線に接続された非選択メモリセルＭＣ１０から少量のホールを消滅させる理由を説明する。一般に、メモリセルＭＣのドレイン電流はばらつきを有する。ドレイン電流のばらつきは、主にメモリセルＭＣの閾値電圧のばらつきによって生じる。ドレイン電流のばらつきが大きいと、ＦＢＣメモリの不良ビット数が増大してしまう。例えば、“０”セルのうち閾値電圧が低いメモリセル、および、“１”セルのうち閾値電圧が高いメモリセルは不良ビットとなる。従って、高い歩留まりを得るためには、“０”セルと“１”セルとの閾値電圧差を大きくするだけでなく、メモリセルＭＣの閾値電圧のばらつき自体を小さくすることも重要である。
上述のように、１０ｎｓ程度のＧＩＤＬ書込みでは、ボディ電位が飽和せず、定常状態にならない。このことは、第１のサイクルの書込み時間Ｔｗ１がばらつくと、“１”セルの閾値電圧がばらつくことを意味する。さらに、ボディ電位が定常状態になる前にデータ“１”の書込みが終了するので、データ“１”の書込み回数（上書き回数）によって、“１”セルの閾値電圧がばらつくことを意味する。ＧＩＤＬ電流がばらつくと、“１”セルの閾値電圧のばらつきはさらに大きくなる。
図１０は、第１のサイクルの期間Ｔｗ１と読出し時のドレイン電流差との関係を示すグラフである。第２のサイクルの“１”セルに対するビット線電位（第５の電位）ＶＢＬ２を、０Ｖ、０．３Ｖ、０．５Ｖと変化させた場合の結果が示されている。ＶＢＬ２＝０Ｖの場合、ドレイン電流差が第１のサイクルの期間Ｔｗ１に大きく依存している。しかし、ＶＢＬ２が０．３Ｖ、０．５Ｖと上昇するに従って、ドレイン電流差は、第１のサイクルの期間Ｔｗ１に対する依存性が低下する。第１のサイクルの期間Ｔｗ１が長いと、より多くのホールが“１”セルのボディＢに蓄積されるが、ボディＢに蓄積されたホール数が多いほど、第２のサイクルにおいて、多くのホールが消滅するからである。即ち、第１のサイクルにおいて、“１”セルに蓄積されたホール数がばらついたとしても、第２のサイクルにおいて、そのばらつき分のホールが“１”セルから消滅するからである。このように、第２の実施形態による第２のサイクルは、“１”セルに蓄積されたホール数のばらつきを低減するようにフィードバックをかけることができる。
第２の実施形態では、第２のサイクルでボディＢ内のホール数は減少するものの、第１のサイクルの期間Ｔｗ１に起因する信号差のばらつきが第２のサイクルによるフィードバックによって低減される。よって、“０”セルのうち閾値電圧が低いメモリセルと“１”セルのうち閾値電圧が高いメモリセルの閾値電圧差が大きくなり、歩留まりの向上に繋がる。
第２の実施形態では、第１のサイクルでデータ“１”を書き込んだ後、第２のサイクルにおいて、ワード線ＷＬ０を立ち上げてから、ビット線を変化させている。その結果、第１のサイクルから第２のサイクルへの変化途中におけるゲート−ドレイン間電圧は、第１のサイクルにおけるゲート−ドレイン間電圧以下に設定される。換言すれば、第１のサイクルから第２のサイクルへの変化途中におけるゲート絶縁膜中の電界が第１のサイクル中のそれ以下に設定される。従って、第１のサイクルから第２のサイクルへの遷移期間におけるゲート絶縁膜ＧＩの信頼性の劣化を防止することができる。
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従ったＦＢＣメモリの配線の配置を示す平面図である。ビット線ＢＬがカラム方向に延在している。ワード線ＷＬおよびソース線ＳＬは、ビット線ＢＬに直交するロウ方向へ延在している。メモリセルは、ビット線ＢＬとワード線ＷＬとの交点に設けられている。ビット線ＢＬは、ビット線コンタクトＢＬＣを介してメモリセルのドレインに接続されている。ワード線ＷＬは、メモリセルのゲート電極の役目も果たす。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してメモリセルのソースに接続されている。
ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣの位置ずれを考慮して、ワード線ＷＬとビット線コンタクトＢＬＣとの間のマージンおよびワード線ＷＬとソース線コンタクトＳＬＣとの間のマージンを距離Ｄとする。距離Ｄは、技術の進歩と共に縮小されつつある。ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを自己整合（self-aligned）コンタクトで形成した場合、距離Ｄは０になる。このとき、ユニットセルＵＣの面積は、４Ｆ２となる。ここで、Ｆは、或る世代におけるリソグラフィ技術によって形成可能なレジストパターンの最小寸法である。
図１２は、第３の実施形態に従ったＦＢＣメモリのボディＢの部分を示す平面図である。第３の実施形態によるメモリセルＭＣのボディＢは、第１のボディ部分Ｂ１および第２のボディ部分Ｂ２を有する。第１のボディ部分Ｂ１および第２のボディ部分Ｂ２は同じ材料で形成されている。第２のボディ部分Ｂ２は、第１のボディ部分Ｂ１の上面において接続されており、第１のボディ部分Ｂ１と連続した半導体層である。第１のボディ部分Ｂ１は、カラム方向においてソースＳとドレインＤとの間に設けられている。
図１３〜図１６は、それぞれ図１２の１３−１３線、１４−１４線、１５−１５線および１６−１６線に沿った断面図である。図１３には、第１のボディ部分Ｂ１の断面が現れている。第１のボディ部分Ｂ１の上面（第１の表面）は、ゲート絶縁膜ＧＩを介してゲート電極Ｇに面している。第１のボディ部分Ｂ１の底面（第２の表面）は、バックゲート絶縁膜ＢＧＩを介してプレートＰＬに面している。
本実施形態によるＦＢＣは、ＦＤ−ＦＢＣである。この場合、データ読出し時にゲート電極Ｇに正電圧を与えることによって、ボディＢの表面にチャネルを形成するとともにボディＢを完全に空乏化させる。従って、最大空乏層幅は、ボディＢの厚みＴｓ以上となる。Ｔｓは、第１の表面と第２の表面との間の第１のボディ部分Ｂ１の膜厚である。読出し時には、第１のボディ部分Ｂ１の第２の表面側にホールを蓄積するためにプレートＰＬに負電位を与える。
“０”セルと“１”セルとの閾値電圧差をΔＶｔｈとすると、ΔＶｔｈは、Ｃｓｉ／Ｃｆｏｘ×ΔＶｂｓと表される。ここで、Ｃｓｉは、ボディＢに形成される単位面積あたりの空乏層キャパシタンス、Ｃｆｏｘは、単位面積あたりのゲート絶縁膜ＧＩのキャパシタンス、ΔＶｂｓは、 “０”セルと“１”セルとのボディ電位差である。Ｃｓｉ／Ｃｆｏｘは、３×Ｔｆｏｘ／Ｔｓとも表される。ここで、Ｔｆｏｘは、ゲート絶縁膜ＧＩの膜厚である。ΔＶｔｈを大きくするためには、ＴｆｏｘとＴｓとの比あるいはΔＶｂｓを大きくすればよい。なお、ここでいうボディ電位とは、データ読み出し時における第１のボディ部分の底部（第２の表面）のボディ電位である。
図１４は、素子分離領域に隣接するアクティブエリア領域を含む、カラム方向に沿った断面である。図１４には、第２のボディ部分Ｂ２の断面が現れている。第２のボディ部分Ｂ２の上面ＴＦＢは、ソースＳの上面ＴＦＳおよびドレインＤの上面ＴＦＤよりも高い位置にある。換言すると、第２のボディ部分Ｂ２は、ワード線ＷＬおよびビット線ＢＬの両方に垂直な第３の方向（上方）へ延伸している。図１６を参照すると、第２のボディ部分Ｂ２が第１のボディ部分Ｂ１よりも上方へ延びていることが分かる。
図１６に示すように、第２のボディ部分Ｂ２は、ロウ方向を向く２つの側面（第３の表面Ｓ３および第４の表面Ｓ４）を有する。表面Ｓ３およびＳ４は、ともにゲート絶縁膜ＧＩを介してワード線ＷＬに面している。より詳細には、第１のボディ部分Ｂ１上に形成されたゲート電極Ｇの側面は、ゲート絶縁膜ＧＩを介して第２のボディ部分Ｂ２の第３の表面Ｓ３に面している。ＳＴＩ領域上に形成された補助ゲートＡＧの側面は、ゲート絶縁膜ＧＩを介して第２のボディ部分Ｂ２の第４の表面Ｓ４に面している。
第２のボディ部分Ｂ２は、ボディＢとワード線ＷＬとの容量結合を増大させるための補助的なボディ部分である。第２のボディ部分Ｂ２は、第３の方向に延びているため、メモリセルのサイズを増大させない。しかし、第２のボディ部分Ｂ２は、ワード線ＷＬとの対向面積が従来の平坦なボディよりも大きいので、ボディＢとワード線ＷＬとの間の容量結合を増大させることができる。補助ゲートＡＧは、ゲート電極Ｇの一部としてゲート電極Ｇと一体形成されたゲート部分である。補助ゲートＡＧは、ＳＴＩ上に形成され、ゲート電極Ｇと同電位に制御される。
図１４に示すように、カラム方向に沿った断面において、ソースの上面ＴＦＳおよびドレインの上面ＴＦＤは、第２のボディ部分Ｂ２の上面ＴＦＢよりも低い。換言すれば、第２のボディ部分Ｂ２は、カラム方向を向く側面ＳＦＢ１およびＳＦＢ２を有する。側面ＳＦＢ１およびＳＦＢ２は、ソースＳおよびドレインＤと接触していない。第２のボディ部分は、側面ＳＦＢ１およびＳＦＢ２において、ソースＳおよびドレインＤとＰＮ接合を形成していない。一方、第２のボディ部分Ｂ２の下部（第２のボディ部分Ｂ２のうちソースＳの上面ＴＦＳおよびドレインＤの上面ＴＦＤと同じ高さに位置する領域）は、垂直方向（第３の方向）においてソースＳおよびドレインＤに隣接している。つまり、第２のボディ部分Ｂ２の下部ではソースＳおよびドレインＤとｐｎ接合を形成し、その側面ではソースＳおよびドレインＤとｐｎ接合を形成していない。第２のボディ部分の下部はさらに第１のボディ部分Ｂ１と接続する。尚、側面ＳＦＢ１およびＳＦＢ２は、それぞれゲート電極Ｇのカラム方向側面ＳＦＧ１およびＳＦＧ２と同一平面にある。側面ＳＦＧ１およびＳＦＧ２の間の距離はゲート長であるから、第２のボディ部分のカラム方向の幅はゲート長と同じとなる。以上の構造により、ボディＢとワード線ＷＬ間の容量結合が増大するにもかかわらず、ボディＢとドレインＤ間の容量結合およびボディＢとソースＳ間の容量結合は、従来構造のそれと同じであるか、従来構造のそれに対して幾分増加するだけである。従って、全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が大きくなる。
第２のボディ部分Ｂ２の側面Ｓ３とＳ４との距離Ｗ２は、メモリセルのサイズを小さくするために縮小されており、最大空乏層幅の２倍よりも小さい。このため、データ読出し時に、２つの側面をゲート電極Ｇによって挟まれた第２のボディ部分Ｂ２は、完全空乏化し、ホールを蓄積することができない。その結果、データ読出し時に、ホールは第１のボディ部分Ｂ１の底部に移動する。第１のボディ部分Ｂ１内のホール数は第１のボディ部分Ｂ１の上面近傍の閾値電圧に影響を及ぼす。従って、本実施形態のように、ホール蓄積層（第１のボディ部分Ｂ１の底面）と反転層（第１のボディ部分Ｂ１の上面）が平行であることが望ましい。なぜならば、その影響の度合いは上述したように第１のボディ部分Ｂ１の膜厚Ｔｓに反比例し、かつ、一様となるため、第１のボディ部分Ｂ１の膜厚を薄くすることによって、効果的に閾値電圧差を増大させることができるからである。
しかし、第１のボディ部分Ｂ１の底部のホール数が、第２のボディ部分Ｂ２の側面に形成される反転層に与える影響は、その距離に応じて小さくなる。特に、ホール蓄積層（第１のボディ部分１の底面）からの距離が大きい、第２のボディ部分Ｂ２の上部に形成される反転層の閾値電圧は、第１のボディ部分Ｂ１の底部のホール数に、ほとんど影響されない。従って、第１のボディ部分Ｂ１の上面近傍を流れるチャネル電流を、第２のボディ部分Ｂ２の側面を流れる寄生チャネル電流よりも大きくすることが、読出し時のドレイン電流差を大きくする上で重要である。
本実施形態では、第２のボディ部分は側面ＳＦＢ１およびＳＦＢ２においてソースＳおよびドレインＤと接触していないので、第２のボディ部分の上部に流れる寄生チャネル電流は小さい。上述したように、この寄生チャネル電流は、データ“０”とデータ“１”に依存しない。よって、第２のボディ部分が設けられていても、読出し時のデータ“０”とデータ“１”とのドレイン電流差はさほど劣化しない。
第２ボディ部分Ｂ２の上面にはＳｉＮスペーサ４２が形成されている。これにより、ゲート電極Ｇからの高電界が第２のボディ部分Ｂ２の上部コーナーに印加されることを防止する。これは、ゲート絶縁膜ＧＩの破壊を防止することができる。
図１５は、ソース線ＳＬに沿った断面を示す。この断面においては、上方へ延伸する半導体層は形成されていない。図示しないが、上方へ延伸する半導体層はドレインＤにも形成されていない。これは、上方へ延伸する半導体層（第２のボディ部分Ｂ２）は、ボディＢの領域のみに形成されていることを意味する。
本実施形態において、ゲート電極Ｇは、第１のボディ部分Ｂ１の上面だけでなく、第２のボディ部分Ｂ２の側面Ｓ３およびＳ４とも面している。第２のボディ部分は、側面ＳＦＢ１およびＳＦＢ２において、ソースＳおよびドレインＤとＰＮ接合を形成していない。従って、全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が大きくなる。また、第２のボディ部分Ｂ２を設けることによって、メモリセルのサイズを大きくすることなく、全ボディ容量Ｃｂ（ｔｏｔａｌ）を増大させることができる。これらによる効果を、図１７を参照して説明する。
図１７は、従来の“０”セルおよび“１”セルの各ボディ電位および第３の実施形態における“０”セルおよび“１”セルの各ボディ電位を示すグラフである。このグラフは、図５に示すＧＩＤＬ書込みを実行したときの三次元シミュレーション結果である。ここで、従来のメモリセルのボディ電位はＳＯＩ層の底面における電位であり、図においてＣｏｎｖで示す。第３の実施形態のメモリセルのＳＯＩ層の底面におけるボディ電位をＢｔｍで示し、第２のボディ部分上面におけるボディ電位をＴｏｐで示す。Ｆは８０ｎｍ、ゲート絶縁膜ＧＩの膜厚は５ｎｍ、ＳＯＩ層３０の膜厚は２０ｎｍ、ＢＯＸ層２０の膜厚は１５ｎｍ、ボディＢのＰ型不純物濃度は１×１０１７／ｃｍ３とした。第３の実施形態における第２のボディ部分Ｂ２の幅Ｗ２は２０ｎｍ、高さＷ３は８０ｎｍ、第２のボディ部分Ｂ２のＰ型不純物濃度は１×１０１７／ｃｍ３とした。メモリセルの各電極に与える電位は、図５に示したものと同じである。
１０ｎｓ〜１２ｎｓおよび４６ｎｓ〜４８ｎｓの期間では、ワード線電位を第２の電位ＶＷＬ１に低下させる。第３の実施形態ではボディＢとゲート電極Ｇとの容量結合が大きいので、第３の実施形態におけるボディ電位は、従来のそれよりもワード線電位に対してより敏感に変化している。これにより、第３の実施形態の第２のボディ部分の上面におけるボディ電位は、従来のそれよりも低電位になる。
１２ｎｓ〜２２ｎｓおよび４８ｎｓ〜５８ｎｓの期間では、データ“１”が全カラムのメモリセルに書き込まれる。第３の実施形態におけるボディ電位は従来のそれよりも低電位であるので、第３の実施形態におけるＧＩＤＬ電流は、従来よりも大きくなる。即ち、第３の実施形態におけるボディＢに蓄積されるホール数は、従来よりも多くなる。一方、全ボディ容量Ｃｂ（ｔｏｔａｌ）は、従来よりも第３の実施形態のほうが大きいので、この１０ｎｓの期間におけるボディ電位の変化は、従来よりも第３の実施形態の第２のボディ部分の上面のそれのほうが小さくなる。
６２ｎｓ〜７２ｎｓの期間では、データ“０”がメモリセルに書き込まれる。第３の実施形態におけるボディ電位は従来のそれよりも高電位になるので、第３の実施形態においてホール数がより多く消滅する。一方、全ボディ容量Ｃｂ（ｔｏｔａｌ）が大きいため、この期間におけるボディ電位（第２のボディ部分の上面）の変化量はやはり従来よりも小さい。
３８ｎｓ〜４０ｎｓおよび７４ｎｓ〜７６ｎｓの期間では、データ保持状態へ移行する。このとき、ボディ−ゲート間の容量結合により、ボディ電位が低くなる。第３の実施形態の全ボディ容量に対するボディ−ゲート間容量の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）は、従来のそれよりも大きいため、ワード線電圧を変化させた場合のボディ電位の変化量は第３の実施形態のほうが従来よりも大きくなる。また、第３の実施形態では、全ボディ容量Ｃｂ（ｔｏｔａｌ）が大きいので、データ保持状態における“０”セルと“１”セルのボディ電位差が小さい。例えば、従来の“１”セルのボディ電位は、−０．２２３Ｖであった。従来の“０”セルのボディ電位は、−０．５５６Ｖであった。第３の実施形態による“１”セルのボディ電位は、−０．７４８Ｖであった。第３の実施形態による“０”セルのボディ電位は、−０．８５３Ｖであった。これらの数値から、第３の実施形態では、データ保持状態における“０”セルと“１”セルのボディ電位差が比較的小さいことが分かる。
第３の実施形態において、データ保持状態のゲート電位を−１．７Ｖから−１．２Ｖに変更すると、“１”セルのボディ電位は、−０．２６９Ｖであった。“０”セルのボディ電位は、−０．３７６Ｖであった。これらの数値を、上記従来の“１”セルのボディ電位（−０．２２３Ｖ）および従来の“０”セルのボディ電位（−０．５５６Ｖ）と比較する。この比較の結果、第３の実施形態では、“１”セルのボディ電位を従来よりも低く維持しながら、“０”セルのボディ電位差を従来よりも高くすることができることが分かった。換言すると、第３の実施形態では、“１”セルのボディ−ソース間の電位差を従来よりも大きくしつつ、“０”セルのボディ−ソース間の電位差を従来よりも小さくすることができる。これは、第３の実施形態では、“１”セルのホールを充分に保持しながら、“０”セルのＧＩＤＬ電流を小さくすることができることを意味する。
比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）の増大についてさらに説明する。図１６に示す第２のボディ部分Ｂ２の高さＷ３が高いと、第２のボディ部分Ｂ２の側面Ｓ３およびＳ４の各面積が大きくなる。このため、全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が増大する。一般に、データ保持状態において、“１”セルのホールを保持するために、ワード線電位（ゲート電位）は、ソース線電位およびビット線電位よりもかなり低い電位に下げる。しかし、この場合、“０”セルにおけるＧＩＤＬ電流が増大するので、“０”セルのデータ保持時間が短くなる。全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の割合が大きければ大きいほど、ボディ電位は、ワード線電位に、より敏感に追従する。従って、本実施形態のようにＣｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が大きい場合、ワード線電位を、従来ほど低い電位に下げる必要がなくなる。換言すると、ワード線電位をソース線電位に接近させることができる。データ保持時におけるワード線電位をソース線電位に接近させることによって、“１”セルのホールを従来と同様に保持しながらも、“０”セルのデータ保持時間を長くすることができる。即ち、第２のボディ部分Ｂ２のＷ３を大きくしてボディ−ゲート間容量Ｃｂ（ＷＬ）を増大させれば、データ保持時におけるワード線電位をソース線電位に接近させることができるので、“０”セルのデータ保持特性を改善することができる。尚、第２のボディ部分Ｂ２のロウ方向の幅Ｗ２は、ボディ−ドレイン間容量Ｃｂ（ｄ）およびボディ−ソース間容量Ｃｂ（ｓ）に影響を与えるが、ボディ−ゲート間容量Ｃｂ（ＷＬ）に与える影響は小さい。逆に、第２のボディ部分Ｂ２の高さＷ３は、ボディ−ゲート間容量Ｃｂ（ＷＬ）に影響を与えるが、ボディ−ドレイン間容量Ｃｂ（ｄ）およびボディ−ソース間容量Ｃｂ（ｓ）には影響を与えない。
第２のボディ部分Ｂ２のＰ型不純物濃度は、第１のボディ部分Ｂ１のＰ型不純物濃度よりも高く設定する。これにより、第３の表面Ｓ３および第４の表面Ｓ４の反転閾値電圧が高くなる。その結果、第３の表面Ｓ３および第４の表面Ｓ４にチャネルが形成され難くなるので、第２のボディ部分Ｂ２とワード線ＷＬとの間の容量結合が大きくなる。
第３の実施形態によれば、上述の通り全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の割合が大きいので、ボディ電位はワード線電位に敏感に追従する。従って、データ保持状態におけるワード線電位とソース電位との差を小さくすることができる。これは、第３の実施形態では、“１”セルのホールを充分に保持しながら、“０”セルのＧＩＤＬ電流を小さくすることができることを意味する。
尚、データ保持状態の“０”セルと“１”セルのボディ電位差が小さくなると、データ“０”とデータ“１”との閾値電圧差が小さくなることが懸念される。しかし、データ保持状態におけるボディ電位の振る舞いは、データ読み出し時におけるボディ電位の振る舞いと異なるため、第３の実施形態では、データ“０”とデータ“１”とのドレイン電流差をある程度維持した状態で、データ“１”の保持およびデータ“０”の劣化抑制を実現することができる。シミュレーションによれば、従来構造における読出し時のドレイン電流差は、５．９６μＡであり、第３の実施形態において、第２のボディ部分のＰ型不純物濃度が１×１０１７ｃｍ−３である場合、５．８４μＡであった。
第３の実施形態によれば、“０”セルおよび“１”セルの両方のデータ保持時間を改善することができる。また、第３の実施形態によれば、データ保持状態におけるボディ電位差が小さいものの、ＧＩＤＬ電流により蓄積されるホール数は多くなる。これにより、ホール数のばらつきに起因する読み出し時のドレイン電流のばらつきが小さくなる。その結果、歩留まりの向上につながる。さらに、ワード線電圧の振幅を小さくすることができるので、ワード線ドライバを構成するトランジスタの耐圧のスペック(Specification)が緩和される。また、第３の実施形態によれば、図１０で示したような、読出し時のドレイン電流差が第１のサイクルの期間Ｔｗ１に依存して変化する程度が小さくなる。ボディ−ゲート間容量Ｃｂ（ＷＬ）の割合が大きいので、第３の実施形態は、第１および第２の実施形態によるＧＩＤＬ書込みに適している。
第３の実施形態によるＦＢＣメモリの製造方法を説明する。図１８から図２１は、図１６に対応する断面に相当する。まず、ＳＯＩ基板を準備する。ＢＯＸ層２０の膜厚は約１５ｎｍ、ＳＯＩ層３０の膜厚は約１００ｎｍである。ＳＯＩ層３０の上部にボロン等をイオン注入する。これにより、ＳＯＩ層３０の上部のＰ型不純物濃度を１×１０１８ｃｍ−３程度にする。図１８に示すように、ＳＯＩ層３０上にシリコン酸化膜３２を形成し、シリコン酸化膜３２上にシリコン窒化膜からなるマスク材を堆積する。素子分離領域上にあるマスク材およびシリコン酸化膜３２を異方性エッチングにより除去する。これにより、ＳｉＮマスク３４がアクティブエリア上に形成される。
ＳＯＩ層３０およびＳｉＮマスク３４上にシリコン窒化膜を堆積し、このシリコン窒化膜を異方的にエッチングする。これにより、図１９に示すように、ＳｉＮマスク３４の側壁にＳｉＮスペーサ３６を形成する。次に、ＳｉＮマスク３４およびＳｉＮスペーサ３６をマスクとして用いて、ＳＯＩ層３０を異方的にエッチングする。ＳｉＮスペーサ３６を用いることによって、Ｆよりも幅の狭いＳＴＩ領域を形成することができる。
シリコン酸化膜から成るＳＴＩ材料を堆積し、ＣＭＰ（Chemical-Mechanical polishing）でＳＴＩ材料を平坦化する。このとき、ＳＴＩ材料の上面は、ＳＯＩ層３０の上面よりも高い位置にある。ＳｉＮマスク３４およびＳｉＮスペーサ３６を熱燐酸溶液で除去する。さらに、ＳＯＩ層３０上のＳＴＩ材料の側面に、ＳｉＮスペーサ３７を形成する。ＳｉＮスペーサ３７の幅が、第２のボディ部分Ｂ２の幅Ｗ２を規定する。
図２１に示すように、ＳｉＮスペーサ３７およびＳＴＩ材をマスクとして用いて、ＳＯＩ層３０を膜厚８０ｎｍ分だけ異方的にエッチングする。第１のＳＯＩ部分ＳＯＩ１（第１のボディ部分Ｂ１）の膜厚Ｔｓは、この異方性エッチングの量によって制御される。第１のＳＯＩ部分ＳＯＩ１は、加工後、第１のボディ部分Ｂ１、ソースＳおよびドレインＤになる。次に、ウェットエッチングによりＳＴＩ材料をエッチングする。ＳＴＩの上面の高さは、第１のＳＯＩ部分ＳＯＩ１の上面とほぼ同じ高さにする。このように、支持基板１０の表面に対して垂直方向（第３の方向）に延伸する第２のＳＯＩ部分ＳＯＩ２が形成される。第２のＳＯＩ部分ＳＯＩ２は、加工後、第２のボディ部分Ｂ２となるが、この段階では、第２のＳＯＩ部分ＳＯＩ２はカラム方向へ延在している状態である。
次に、ＳＯＩ層３０に１×１０１７ｃｍ‐３から1×１０１８ｃｍ‐３のＰ型不純物を導入する。ＳＯＩ層３０を熱酸化することにより、図２２（Ａ）〜図２２（Ｃ）に示すように、ＳＯＩ層３０上にゲート絶縁膜ＧＩを形成する。続いて、Ｎ型ポリシリコン４４およびＳｉＮキャップ４６を順次堆積する。次に、ＳｉＮキャップ４６をゲート電極パターン（ワード線の配線パターン）に加工する。さらに、ＳｉＮキャップ４６をマスクとして用いて、Ｎ型ポリシリコン４４を異方的にエッチングする。これにより、Ｎ型ポリシリコン４４のうちエッチングされた上面は、第２のＳＯＩ部分ＳＯＩ２のほぼ中間位置になる。これにより、図２２（Ａ）〜図２２（Ｃ）に示す構造が得られる。尚、図２２（Ａ）は、カラム方向に沿ったＳＯＩ層３０の断面（図１３に対応する断面）を示す。図２２（Ｂ）および図２２（Ｃ）は、それぞれ図２２（Ａ）のＢ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示す。
ＳｉＮスペーサ３７を異方的にエッチングする。このとき、ＳｉＮキャップ４６が残存するように、ＳｉＮキャップ４６の膜厚およびエッチング時間を設定する。従って、図２２（Ｃ）に示す断面はこの段階でもほぼ同じである。尚、図２３は、図２２（Ｂ）に続く断面を示す。この工程により、ＳｉＮキャップ４６およびポリシリコン４４（ワード線）に被覆されていないソース形成領域およびドレイン形成領域における第２のＳＯＩ部分ＳＯＩ２の上面が露出する。
ＳｉＮキャップ４６をマスクとして用いて、ソース形成領域およびドレイン形成領域における第２のＳＯＩ部分ＳＯＩ２およびポリシリコン４４を同時にエッチングする。これにより、図２４（Ａ）〜図２４（Ｃ）に示すように、ソース形成領域およびドレイン形成領域におけるＳＯＩ層３０のうち第１のＳＯＩ部分ＳＯＩ１のみが残る。ＳｉＮキャップ４６およびポリシリコン４４（ワード線）の被覆領域では、第１のＳＯＩ部分ＳＯＩ１および第２のＳＯＩ部分ＳＯＩ２が残存している。このように、ワード線ＷＬ、第１のＳＯＩ部分ＳＯＩ１および第２のＳＯＩ部分ＳＯＩ２が自己整合的に形成される。
図２４（Ｂ）および図２４（Ｃ）に示すように、ソース形成領域およびドレイン形成領域のロウ方向に沿った断面において、素子分離領域に隣接するアクティブエリアの端部の上面ＴＦＳ、ＴＦＤは、第２のボディ部分の上面ＴＦＢよりも低く形成される。第２のボディ部分の上面ＴＦＢの高さを基準として、前記上面ＴＦＳ、ＴＦＤの高さが低いほど、寄生ＰＮ接合の面積が小さくなる。しかし、アクティブエリアの中央部の上面ＴＦＣよりも、前記上面ＴＦＳ、ＴＦＤが高い位置に形成されても、本実施形態の効果は失われない。
次に、図２２（Ａ）に示されたＳｉＮキャップ４６および図２２（Ｃ）に示されたＳｉＮスペーサ３７を除去する。これにより、図２４（Ａ）〜図２４（Ｃ）に示す構造が得られる。図２４（Ｃ）に示すように、ＳｉＮスペーサ３７の存在していた第２のＳＯＩ部分ＳＯＩ２上かつポリシリコン４４の下には、空洞４８が形成される。
次に、ワード線ＷＬをマスクとして用いて、第１のＳＯＩ部分ＳＯＩ１におけるソース形成領域およびドレイン形成領域に、Ｎ型不純物をイオン注入する。これにより、エクステンション層を形成する。ワード線ＷＬの側面にＳｉＮスペーサ４２を形成する。このとき、ＳｉＮスペーサ４２は、第２のＳＯＩ部分ＳＯＩ２の上方の空洞４８内にも埋め込まれる。ワード線ＷＬおよびＳｉＮスペーサ４２をマスクとして用いて、第１のＳＯＩ部分ＳＯＩ１におけるソース形成領域およびドレイン形成領域に、Ｎ型不純物をイオン注入する。これにより、図２５（Ａ）に示すように、ソースＳおよびドレインＤが形成されるとともに、ソース−ドレイン間に第１のボディ部分Ｂ１が決定される。図２５（Ａ）〜図２５（Ｃ）に示すように、ワード線ＷＬ、ソースＳおよびドレインＤの表面にシリサイド４１を形成する。
その後、図１３、図１４に示すように、ＳｉＮストッパ５２および層間絶縁膜ＩＬＤを堆積し、これらをＣＭＰによって平坦化する。さらに、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを銅、アルミ、タングステン等の金属材料により形成する。これにより、図１３および図１４に示した、ＦＢＣメモリが完成する。
尚、ゲート電極上にＳｉＮキャップ４６は残存させてもよい。この場合、第２のＳＯＩ部分ＳＯＩ２上面には、空洞４８は形成されず、ＳｉＮスペーサ３７が残存する。
第３の実施形態の製造方法では、垂直方向（第３の方向）に延伸する半導体層を形成し、ゲート電極材料を前記半導体層の側面に対向するように堆積し、ワード線パターンを有するマスク材をマスクとしてワード線領域以外の垂直方向に延伸する半導体層とゲート電極材料とをエッチングすることにより、第２のボディ部分とワード線とを自己整合的に形成する。この製造方法によれば、リソグラフィのあわせずれに起因するメモリセル特性のばらつきを抑制することができ、特にボディ−ゲート間容量のばらつきを抑制することができる。
（第４の実施形態）
図２６（Ａ）は、本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図である。第４の実施形態は、ロウ方向におけるソースＳおよびドレインＤの幅が第１のボディ部分Ｂ１の幅より小さい点で第３の実施形態と異なる。図２６（Ｂ）および図２６（Ｃ）に示すように、第２のボディ部分Ｂ２とソースＳとがオーバーラップする面積が、第３の実施形態におけるそれよりも小さい。ここで、点線で囲まれた領域が第２のボディ部分Ｂ２の領域であり、点線領域とソースＳとがオーバーラップする領域の面積は、第２のボディ部分Ｂ２とソースＳとの間に形成されるＰＮ接合の面積に相当する。第１のボディ部分のロウ方向に沿った幅Ｗ１よりもソースＳのロウ方向に沿った幅Ｗｓを小さくすることによって、図２６（Ｂ）に示すように、ソースＳと第２のボディ部分Ｂ２とが重なる領域の面積が小さくなるのである。ドレインＤと第２のボディ部分Ｂとが重なる面積についても同様である。
ＧＩＤＬ書込みを効果的に行うには、エクステンション層（ソースＳおよびドレインＤの端部）を形成し、ゲート電極Ｇとオーバーラップさせることが好ましい。この場合、エクステンション層が第２のボディ部分Ｂ２の高濃度領域Ｐ型領域に面すると、ＰＮ接合容量およびＰＮ接合リーク電流が増大することが懸念される。
第４の実施形態では、ボディ−ソース間の接合面積およびボディ−ドレイン間の接合面積が第３の実施形態のそれよりも小さい。これにより、ボディ−ソース間容量およびボディ−ドレイン間容量が減少するので、全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が大きくなる。その結果、第４の実施形態によるボディ電位は、ワード線電位にさらに敏感に追従する。尚、ソースＳおよびドレインＤの幅はＦである。
図２７〜図２９は、それぞれ図２６の２７−２７線に沿った断面図、２８−２８線に沿った断面図、および、２９−２９線に沿った断面図である。第４の実施形態では、さらに、第２のボディ部分Ｂ２の上部のＰ型不純物濃度のみを高濃度に形成している。図２７に示すように、第２のボディ部分Ｂ２は、Ｐ型不純物を多く含有する高濃度領域ＨＤと、領域ＨＤよりも不純物濃度が低い低濃度領域ＬＤとを含む。高濃度領域ＨＤは、低濃度領域ＬＤよりもソースＳおよびドレインＤから離間した高い位置に形成されている。これにより、エクステンション層は低濃度Ｐ型領域ＬＤと面しているので、ＰＮ接合容量およびＰＮ接合リーク電流が小さくなる。これにより、第４の実施形態は、“１”セルのホールを充分に保持しながら、“０”セルのＧＩＤＬ電流およびＰＮ接合リーク電流をさらに小さくすることができる。
第４の実施形態において、高濃度領域ＨＤは、ＨＳＧ（Hemispherical Grained）シリコンからなる。ＨＳＧシリコンを使用することにより表面積が増大し、ボディ−ワード線間容量がさらに増大する。
第４の実施形態によるＦＢＣメモリの製造方法を説明する。まず、ＳＯＩ基板を準備する。ＢＯＸ層２０の膜厚は約１５ｎｍ、ＳＯＩ層３０の膜厚は約５０ｎｍである。第３の実施形態と同様に、ＳＯＩ基板上に、シリコン酸化膜３２およびＳｉＮマスク３４を形成する。アクティブエリア領域上にあるＳｉＮマスク３４およびシリコン酸化膜３２を除去する。ロジック回路領域では素子分離領域にトレンチが形成される。このとき、図３０（Ａ）に示すように、アクティブエリア領域におけるＳＯＩ層３０の上部がエッチングされ、その領域におけるＳＯＩ層３０の膜厚は２０ｎｍとなる。第１のＳＯＩ部分ＳＯＩ１（第１のボディ部分Ｂ１）の膜厚Ｔｓは、この異方性エッチングの量によって制御される。
次に、ロジック回路領域の素子分離領域にあるＳＯＩ層３０のみを選択的にエッチングした後、メモリ領域のアクティブエリア領域上およびロジック領域の素子分離領域にシリコン酸化膜３５を充填する。これにより、図３０（Ａ）および図３０（Ｂ）に示す構造が得られる。
メモリ領域の素子分離領域上のＳｉＮマスク３４の除去後、アモルファスシリコン６４をＳＯＩ層３０上に堆積する。アモルファスシリコン６４をシリコン酸化膜３５の上面よりも低いレベルまでエッチバックする。このとき、アモルファスシリコン６４の膜厚は、約５０ｎｍである。これにより、図３１に示す構造が得られる。このとき、ロジック回路領域は、図３０（Ｂ）と同じ構造である。
アモルファスシリコン６４上かつシリコン酸化膜３５の側面にＳｉＮスペーサ６６を形成する。ＳｉＮスペーサ６６の幅が第２のボディ部分Ｂ２の幅Ｗ２を決定する。ＳｉＮスペーサ６６およびシリコン酸化膜３５をマスクとして用いて、アモルファスシリコン６４およびＳＯＩ層３０を異方的にエッチングする。これにより、図３２に示すように、素子分離領域上にトレンチが形成される。
次に、５５０℃の高真空中においてアニールすることにより、アモルファスシリコン６４をアモルファスシリコンとポリシリコンとの中間状態のシリコンに変質させる。この中間状態のシリコンは、半球状のグレインで形成されるため、ＨＳＧシリコンと呼ばれる。アモルファスシリコン６４は、ＨＳＧシリコン６５に変質する。ＨＤＰ（High Density Plasma）によりＳＴＩ材料を素子分離領域上のトレンチに充填する。これにより、図３３に示す構造が得られる。このとき、ロジック回路領域は、図３０（Ｂ）と同じ構造である。
次に、ウェットエッチングによりＳＴＩ材料とシリコン酸化膜３５の上部をエッチングする。このとき露出されるＨＳＧシリコン６５が高濃度領域ＨＤになる。従って、このエッチング処理後、ＳＴＩ材料とシリコン酸化膜３５の上面は、図３４（Ａ）に示すように、第1のＳＯＩ部分ＳＯＩ１の上面よりも高い位置にある。このとき、ロジック回路領域では、図３４（Ｂ）に示すように、ＳｉＮマスク３４およびシリコン酸化膜３２が除去される。次に、図３４（Ａ）の矢印で示すように、ボロン等のＰ型不純物をＨＳＧシリコン６５にイオン注入する。
ウェットエッチングによりＳＴＩ材料をさらにエッチングし、ＳＴＩの上面の高さを第１のＳＯＩ部分ＳＯＩ１の上面とほぼ同じ高さにする。次に、メモリセル領域では、閾値電圧調節のためにボディＢに１×１０１７ｃｍ−３のボロンを導入する。ロジック回路領域のアクティブエリアにも閾値電圧を調整するための不純物を適宜導入する。ロジック回路領域のチャネル部のＳＯＩ膜厚は、５０ｎｍとする。
次に、第３の実施形態と同様の工程を経ることにより、ゲート絶縁膜ＧＩを形成し、ポリシリコン４４およびＳｉＮキャップ４６を堆積する。ＳｉＮキャップ４６をゲート電極パターン（ワード線の配線パターン）に加工する。さらに、ＳｉＮキャップ４６をマスクとして用いて、ポリシリコン４４を異方的にエッチングする。メモリセル領域では、ポリシリコン４４を途中までエッチングする。このとき、ロジック回路領域では、図３５（Ｃ）に示すように、ゲート絶縁膜ＧＩ上に、ポリシリコン４４から成るゲート電極Ｇが形成される。その後、レジストでロジック回路領域を被覆し、メモリセル領域のポリシリコン４４およびＳＯＩ層３０を同時にエッチングする。ソース形成領域およびドレイン形成領域におけるＳＯＩ層３０の高さは第１のボディ部分Ｂ１の高さと同じにする。第４の実施形態では、ソース形成領域およびドレイン形成領域におけるＳＯＩ層３０のうち、ゲート絶縁膜ＧＩで被覆されていない部分をさらにエッチングする。これにより、図３５（Ａ）に示す構造が得られる。図３５（Ａ）の構造と図２４（Ｂ）の構造とを比較すれば、第４の実施形態と第３の実施形態との相違が明確になる。ポリシリコン４４およびＳｉＮスペーサ６６で被覆されているＳＯＩ層３０の部分（ボディＢ）は、図３５（Ｂ）に示すように、第１のボディ部分Ｂ１および第２のボディ部分Ｂ２がそのまま残存する。その後、第３の実施形態の図２５で示した工程を経ることにより、第４の実施形態によるＦＢＣメモリが完成する。
第４の実施形態は、膜厚の薄いＳＯＩ層３０を有するＳＯＩ基板を用いることができる。これにより、ＳＯＩ層３０をエッチングする量が少なくて済む。これは、図２９に示した第１のボディ部分Ｂ１の厚みＴｓのばらつきを抑制し、読出し時のドレイン電流のばらつきを抑制することができる。
第４の実施形態では、メモリセル領域において素子分離領域を被覆するＳｉＮマスク３４とロジック回路領域のアクティブエリアを被覆するＳｉＮマスク３４が共通の工程で形成される。メモリセル領域のアクティブエリア領域を充填するシリコン酸化膜３５とロジック回路領域の素子分離領域を充填するシリコン酸化膜３５が共通の工程で形成される。これにより、第４の実施形態は、追加の製造工程が少ない。
（第５の実施形態）
図３６〜図３９は、本発明に係る第５の実施形態に従ったＦＢＣメモリの断面図である。図３６〜図３９は、それぞれ図１３〜図１６に対応する断面である。第５の実施形態は、図３９に示すように、第２のボディ部分Ｂ２が第１のボディ部分Ｂ１から下方へ向かって延伸している点で第４の実施形態と異なる。平面図は図２６と同様である。従って、第２のボディ部分Ｂ２の直上にある第１のボディ部分Ｂ１の領域は、ソースＳおよびドレインＤに面していない。これにより、第５の実施形態は、第４の実施形態と同様に、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が大きくなる。
第２のボディ部分Ｂ２の一方の側面は、補助ゲート絶縁膜ＡＧＩを介して補助ゲートＡＧに面している。第２のボディ部分Ｂ２の他方の側面は、ＢＯＸ層２０に面している。第１のボディ部分Ｂ１の上面は、ゲート絶縁膜ＧＩを介してゲート電極Ｇ（ワード線ＷＬ）に面している。第１のボディ部分Ｂ１の底面は、ＢＯＸ層２０に面している。補助ゲートＡＧは、ゲート電極Ｇ（ワード線ＷＬ）に接続されている。
第５の実施形態では、第２のボディ部分Ｂ２が片方の側面のみ補助ゲートＡＧと面している。このため、第５の実施形態の全ボディ容量Ｃｂ（ｔｏｔａｌ）に対するボディ−ゲート間容量Ｃｂ（ＷＬ）の比Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）は、第３および第４の実施形態のそれよりも小さくなるが、従来よりも大きくなる。
第１のボディ部分Ｂ１の上面と側面とからなるコーナは、丸みを帯びている。これにより、補助ゲート電極ＡＧからの高電界が第１のボディ部分Ｂ１の上部コーナーに印加されることを防止する。これは、補助ゲート絶縁膜ＡＧＩの破壊を防止することができる。また、第１のボディ部分Ｂ１のコーナーに高電界が発生すると、反転閾値電圧の低いコーナートランジスタが形成され、第１のボディ部分Ｂ１における寄生チャネル電流が増大してしまう。寄生チャネル電流は、ボディＢ中のホール数に対する依存性が小さい。このため、寄生チャネル電流が増大すると、データの識別が困難となる。第１ボディ部分Ｂ１のコーナーが丸みを有することによって、コーナートランジスタの影響を小さくすることができる。第５の実施形態では、第２のボディ部分を下方に向かって延伸させているため、第１のボディ部分にコーナーが形成される。一方、第３の実施形態では、第２のボディ部分を上方に向かって延伸させているため、コーナートランジスタが形成されにくく、形成された場合でもその影響が小さい。
第５の実施形態によるＦＢＣメモリはＰＤ―ＦＢＣである。従って、プレートＰＬに負電圧を与える必要がない。ソースＳおよびドレインＤとプレートＰＬとの間にも厚いＢＯＸ層２０があるので、プレート−ソース間の寄生容量およびプレート−ドレイン間の寄生容量が小さくなる。
補助ゲートＡＧは、Ｎ型ポリシリコンまたはＰ型ポリシリコンのいずれを採用してもよい。補助ゲートＡＧがＰ型ポリシリコンである場合、第２のボディ部分Ｂ２の反転閾値電圧が高くなり、寄生チャネルが形成され難くなる。補助ゲート絶縁膜ＡＧＩは、ゲート絶縁膜ＧＩよりも薄いシリコン酸化膜やシリコン酸化膜よりも誘電率の高い材料で構成してよい。例えば、補助ゲート絶縁膜ＡＧＩは、ＯＮＯ膜で構成してもよい。第２のボディ部分Ｂ２のＰ型不純物濃度は、第１のボディ部分Ｂ１のそれより高くしてよい。
第５の実施形態は、第３および第４の実施形態ほどではないが、 “１”セルのホールを充分に保持しながら、“０”セルのＧＩＤＬ電流を小さくするという効果を有する。
第５の実施形態の製造方法を説明する。図４０から図４４は、図３９に対応する断面に相当する。第５の実施形態で用いるＳＯＩ基板のＢＯＸ層２０の膜厚は１５０ｎｍ、ＳＯＩ層３０の膜厚は７０ｎｍである。ＳＯＩ層３０には、１×１０１８ｃｍ‐３のＰ型不純物を導入する。熱酸化によりゲート絶縁膜ＧＩをＳＯＩ層３０上に形成する。Ｎ型ポリシリコン４４およびＳｉＮキャップ４６をゲート絶縁膜ＧＩ上に堆積する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）によって、ゲート電極ＧのパターンにＳｉＮキャップ４６およびポリシリコン４４を加工する。さらに、ポリシリコン４４の側面にＳｉＮスペーサ４２を形成する。これにより、図４０に示す構造が得られる。
次に、図４１に示すように、ＳｉＮキャップ４６およびＳｉＮスペーサ４２をマスクとして用いて、ＳＯＩ層３０およびＢＯＸ層２０を異方的にエッチングする。これにより、隣接するゲート電極Ｇ間のトレンチがＢＯＸ層２０に延びる。続いて、ウェットエッチングによりＢＯＸ層２０を水平方向にエッチングする。水平方向のエッチング量は、ＳｉＮスペーサ４２の幅とほぼ同じにする。
次に、アモルファスシリコンを堆積し、このアモルファスシリコンを６００℃の窒素雰囲気中で数時間、アニールする。これにより、アモルファスシリコンは、固相エピタキシャル成長によりシリコン層に変化する。このシリコン層を異方的にエッチングすることにより、図４２に示すように下方に延伸するシリコン層７２を形成する。さらに、シリコン層７２に1×１０１８ｃｍ‐３のＰ型不純物を導入する。シリコン層７２は、後に第２のボディ部分Ｂ２になる。
次に、ＳｉＮスペーサ４２を熱燐酸溶液で除去した後、シリコン層７２の一方の側面に補助ゲート絶縁膜ＡＧＩとしてのシリコン酸化膜７６を形成する。図４３に示すように、補助ゲートＡＧの材料としてＰ型ポリシリコン７４をゲート電極Ｇ間のトレンチ内に堆積する。ポリシリコン７４の上面の高さがポリシリコン４４の上面と底面との中間付近になるように、ポリシリコン７４をエッチバックする。
ポリシリコン７４によって被覆されていない補助ゲート絶縁膜ＡＧＩをウェットエッチングで除去する。ポリシリコン７４上にＰ型ポリシリコン７５をさらに堆積する。Ｐ型ポリシリコン７５の上面がＮ型ポリシリコン４４の上面と同じ高さになるように、ポリシリコン７５をエッチバックする。これにより、図４４に示す構造が得られる。
次に、図４５（Ｂ）および図４５（Ｃ）に示すように、Ｐ型ポリシリコン７４の表面に熱酸化によりストッパ酸化膜７７を形成する。次に、図４５（Ａ）および図４５（Ｃ）に示すように、アモルファスシリコン７８およびＳｉＮキャップ７９を、ストッパ酸化膜７７およびＳｉＮキャップ４６上に堆積する。リソグラフィおよびＲＩＥを用いて、キャップＳｉＮ７９およびアモルファスシリコン７８をゲート電極パターンに加工する。さらに、キャップＳｉＮ７９、アモルファスシリコン７８およびＳｉＮキャップ４６をマスクとして用いて、ソース形成領域およびドレイン形成領域に隣接する素子分離領域に埋め込まれたストッパ酸化膜７７、Ｐ型ポリシリコン７４、補助ゲート絶縁膜ＡＧＩおよびシリコン層７２を順次異方的にエッチングする。これにより、図４５（Ｂ）の構造は、図４６に示す構造となる。尚、ＳｉＮキャップ４６または７９で被覆されている図４５（Ａ）および図４５（Ｃ）の構造は、この段階では変わらない。
次に、図４７（Ｂ）に示すように、ソース形成領域間およびドレイン形成領域間の素子分離領域にＳＴＩ材料を堆積する。図４７（Ａ）に示すＳｉＮキャップ７９をストッパとして用いて、ＳＴＩ材料をＣＭＰで研磨する。
次に、ＳｉＮキャップ７９およびＳＴＩ材料を同時に異方的にエッチングする。このとき、図４８（Ｂ）に示すように、ソース形成領域間およびドレイン形成領域間の素子分離領域におけるＳＴＩ材料は、Ｎ型ポリシリコン４４の上面と底面との中間付近までエッチングされる。その結果、ワード線のパターンを有するアモルファスシリコン７８が残る。
次に、アモルファスシリコン７８およびＮ型ポリシリコン４４を同時に異方的にエッチングする。その結果、図４９（Ｃ）に示すように、ワード線形成領域にＮ型ポリシリコン４４、ＳｉＮキャップ４６、Ｐ型ポリシリコン７４およびストッパ酸化膜７７が残る。その後、Ｎ型ポリシリコン４４またはＳｉＮキャップ４６をマスクとして用いて、ソースＳおよびドレインＤを形成する。ＳｉＮキャップ４６およびストッパ酸化膜７７を除去する。ポリシリコン４４（ワード線）の側面にＳｉＮスペーサを設けた後、ポリシリコン４４（ワード線）、ソースＳおよびドレインＤ上にシリサイド４１を形成する。さらに、層間絶縁膜ＩＬＤの堆積後、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、第５の実施形態によるＦＢＣメモリが完成する。
（第６の実施形態）
図５０は、本発明に係る第６の実施形態に従ったＦＢＣメモリの配線の配置を示す平面図である。第６の実施形態では、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがカラム方向に長径を有する楕円形に形成されている。ワード線ＷＬとソース線コンタクトＳＬＣまたはビット線コンタクトＢＬＣとの間の距離をＤとすると、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの長径Φは、３Ｆ−２Ｄと表される。
図５１は、図５６の５１−５１線に沿って切断した平面図である。図５２は、図５６の５２−５２線に沿って切断した平面図を示している。図５１に示すように、アクティブエリアＡＡ（ＳＯＩ層３０）は、カラム方向に隣接するメモリセルＭＣの間において切断されている。カラム方向に隣接するメモリセルＭＣ間のスペースＳＰの幅は、例えば、０．５Ｆである。
図５３〜図５７は、それぞれ図５１に示す５３−５３線、５４−５４線、５５−５５線、５６−５６線、５７−５７線に沿った断面である。図５３に示すように、第６の実施形態では、カラム方向に隣接するメモリセルＭＣのドレイン間およびソース間にスペースＳＰが設けられている。このため、ソースＳおよびドレインＤは、それぞれメモリセルＭＣごとに分離されている。しかし、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、カラム方向に隣接するメモリセルＭＣにおいて共有されている。このように、メモリセルＭＣごとに分離された複数のソースＳおよび複数のドレインＤをそれぞれ共通のコンタクトで接続するために、図５０に示すようにソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがカラム方向に長径を有する楕円に形成されている。
カラム方向に隣接するメモリセルＭＣがスペースＳＰで分離されているため、第６の実施形態ではバイポーラディスターブが発生しない。バイポーラディスターブとは、或るメモリセルのボディ中のホールがソースあるいはドレインを通過して隣接するメモリセルのボディに流れ込むことによって、データを破壊してしまう現象である。
また、第６の実施形態では、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの平面形状が、カラム方向に長径を有する楕円形である。これにより、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、それぞれ、隣接する複数のソース層Ｓおよび隣接する複数のドレイン層Ｄに共通に低抵抗で接続され得る。
図５４に示すように、第２のボディ部分Ｂ２は、ロウ方向に垂直な断面において逆Ｔ字型を有する。第２のボディ部分Ｂ２の上部のカラム方向の幅は、図５３に示すゲート電極Ｇのカラム方向の幅に等しい。第２のボディ部分Ｂ２の下部のカラム方向の幅は、カラム方向に隣接するスペースＳＰ間の幅（アクティブエリアのカラム方向の幅）に等しい。
図５５に示すように、補助ゲートＡＧは、ロウ方向に垂直な断面において、第２のボディ部分Ｂ２と同様に逆Ｔ字型を有する。補助ゲートＡＧの上部の幅および下部の幅は、第２のボディ部分Ｂ２のそれらと同様でよい。
図５６に示すように、カラム方向に垂直な断面において、ボディＢは、Ｈ形状を成している。より詳細には、第１のボディ部分Ｂ１は、図５１および図５３に示すようにカラム方向においてソースＳおよびドレインＤに隣接し、図５１および図５６に示すようにロウ方向において第２のボディ部分Ｂ２と接続している。第２のボディ部分Ｂ２は、ロウ方向に向く第１のボディ部分Ｂ１の側面から上方および下方の両方向へ延伸している。
第１のボディ部分Ｂ１の上面は、ゲート絶縁膜ＧＩを介してゲート電極Ｇ（ワード線）に面している。第１のボディ部分Ｂ１の底面は、第１のバックゲート絶縁膜ＢＧＩ１を介してプレートＰＬに面している。第２のボディ部分Ｂ２の下部のうち第１のボディ部分Ｂ１とは反対側の側面（第４の表面）は、ゲート絶縁膜ＧＩを介してゲート電極Ｇ（ワード線）に面している。第２のボディ部分Ｂ２の上部の両側面（第３の表面および第４の表面）は、ゲート絶縁膜ＧＩを介してゲート電極Ｇ（ワード線）に面している。第２のボディ部分Ｂ２の下部のうち第１のボディ部分Ｂ１側の側面は、第２のバックゲート絶縁膜ＢＧＬ２を介してプレートＰＬに面している。
図５７に示すように、第２のボディ部分Ｂ２の下部は、ビット線コンタクトＢＬＣの下方にまで延伸している。第２のボディ部分Ｂ２の下部の一側面全体が補助ゲートＡＧまたはゲート電極Ｇに面している。また、図５１を参照して分かるように、ドレインＤは、第１のボディ部分Ｂ１と隣接しているが、第２のボディ部分Ｂ２とは分離されている。従って、寄生ＰＮ接合容量およびＰＮ接合リーク電流を増大させることなく、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）が増大する。
第６の実施形態の製造方法を説明する。図５８から図６２は、図５６に対応する断面に相当する。まず、ＳＯＩ基板を準備する。ＳＯＩ基板のＢＯＸ層２０の膜厚は１５ｎｍ、ＳＯＩ層３０の膜厚は２０ｎｍである。シリコン酸化膜３２をＳＯＩ層３０上に形成する。ＳｉＮマスク３４をシリコン酸化膜３２上に堆積する。素子分離領域にあるＳｉＮマスク３４、シリコン酸化膜３２、ＳＯＩ層３０を異方性エッチングにより除去する。次に、図５８に示すように、ＳｉＮマスク３４、シリコン酸化膜３２、ＳＯＩ層３０の側面にＳｉＮスペーサ３６を形成する。
ＳｉＮキャップ３４およびＳｉＮスペーサ３６をマスクとして用いて、ＢＯＸ層２０および支持基板１０を異方的にエッチングする。これにより、図５９に示すように、支持基板１０の表面から深さ８０ｎｍのトレンチを形成する。トレンチの内面を熱酸化することにより、膜厚１５ｎｍの第２バックゲート絶縁膜ＢＧＩ２を形成する。
ＳｉＮスペーサ３６の除去後、ＳＯＩ層３０の側面、ＳｉＮキャップ３４の側面、ＢＯＸ層２０の側面、バックゲート絶縁膜ＢＧＩ２上にアモルファスシリコン８２を堆積する。アモルファスシリコン８２を約６００℃で数時間アニールする。これにより、アモルファスシリコン８２は、ＳＯＩ層３０の側面から上方および下方に向かって固相エピタキシャル成長により単結晶化する。その結果、アモルファスシリコン８２は、図６１に示すようにＳＯＩ層３０に接続する単結晶シリコン８４に変化する。異方性エッチングによりトレンチ底部のシリコンを除去して、ＳＴＩ領域においてシリコン８４を分離する。
ＳｉＮキャップ３４およびシリコン酸化膜３２の除去後、水素雰囲気中でアニールを行う。これにより、シリコン８４の上部の角が丸くなる。さらに、シリコン８４にＰ型不純物を導入する。ＳＯＩ層３０が第１のボディ部分Ｂ１となり、シリコン８４が第２のボディ部分Ｂ２になる。
図６２に示すように、ＳＯＩ層３０の上面およびシリコン８４の側面にゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩ上に、Ｎ型ポリシリコン４４およびＳｉＮマスク４６を堆積する。このとき、Ｎ型ポリシリコン４４は、素子分離領域のトレンチ内を充填する。このトレンチ内のポリシリコン４４が補助ゲートＡＧとなる。
図６３は、図６２の６３−６３線に沿ったカラム方向の断面図である。ＳｉＮマスク４６を、ゲート電極（ワード線）のパターンに加工する。酸化膜マスク８５をＳｉＮマスク４６間に埋め込む。ダミーワード線領域ＤＷＲにあるＳｉＮマスク４６を除去する。これにより図６４に示す構造が得られる。
酸化膜マスク８５をＣＭＰで平坦化した後、図６５（Ａ）に示すように、酸化膜マスク８５の側面に酸化膜スペーサ８６を形成する。酸化膜スペーサ８６のカラム方向の幅は０．２５Ｆである。これにより、ダミーワード線領域のスペースは、０．５Ｆになる。酸化膜マスク８５、酸化膜スペーサ８６およびＳｉＮマスク４６をマスクとして用いて、ダミーワード線領域ＤＷＲのポリシリコン４４、ゲート絶縁膜ＧＩおよびＳＯＩ層３０を除去する。このとき、図６５（Ａ）のＢ−Ｂ線に沿った断面およびＣ−Ｃ線に沿った断面が図６５（Ｂ）および図６５（Ｃ）にそれぞれ示されている。
次に、ダミーワード線領域ＤＷＲにシリコン酸化膜８７を堆積する。シリコン酸化膜に対するエッチバックにより、酸化膜マスク８５および酸化膜スペーサ８６を除去し、酸化膜８７の上面をＳＯＩ層３０の上面と同じ高さにする。これにより、図６６（Ａ）〜図６６（Ｃ）に示す構造が得られる。図６６（Ｂ）および図６６（Ｃ）は、それぞれ図６６（Ａ）のＢ−Ｂ線に沿った断面図およびＣ−Ｃ線に沿った断面図である。図６６（Ｂ）を参照すると、シリコン酸化膜８７がダミーワード線領域ＤＷＲを充填している様子が分かる。
次に、ＳｉＮマスク４６をマスクとして用いて、ポリシリコン、酸化膜、ポリシリコンという順に異方性エッチングを施す。図６７（Ａ）は、この工程を経た後の図６６（Ａ）に続く断面である。図６７（Ａ）に示すように、この３ステップの異方性エッチングにより、ポリシリコン４４がゲート電極パターンに加工される。一方、図６７（Ｂ）は、図６７（Ａ）のＢ−Ｂ線に沿った断面図（図６６（Ｃ）に続く断面図）である。まず、ポリシリコン４４が中央部までエッチングされる。ソース形成領域およびドレイン形成領域に隣接する第２のボディ部分Ｂ２の上面上のゲート絶縁膜ＧＩが露出する。次にゲート絶縁膜ＧＩが除去される。最後のステップでポリシリコン４４および第２のボディ部分Ｂ２をエッチングする。これにより、ソース形成領域およびドレイン形成領域における第２のボディ部分Ｂ２の上面は第１のボディ部分Ｂ１の底面よりも低い位置までエッチングされる。その結果、図６７（Ｂ）に示すように、第２のボディ部分Ｂ２はソースＳおよびドレインＤから分離される。また、補助ゲート電極ＡＧの上面も第１のボディ部分Ｂ１の底面より低くなる。
ＳｉＮマスク４６を除去した後、図６８（Ａ）に示すように、ゲート電極Ｇの側壁にＳｉＮスペーサ４２を形成する。図６８（Ｂ）に示すように、ＳｉＮスペーサ４２は、第２のボディ部分Ｂ２および補助ゲートＡＧ上にも形成される。ゲート電極ＧおよびＳｉＮスペーサ４２をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、ソースＳおよびドレインＤを形成する。Ｎ型不純物は、第２のボディ部分Ｂ２には導入されない。その後、ポリシリコン４４（ワード線）、ソースＳおよびドレインＤ上にシリサイド４１を形成する。さらに、層間絶縁膜ＩＬＤの堆積後、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、第６の実施形態によるＦＢＣメモリが完成する。
（第７の実施形態）
図６９は、本発明に係る第７の実施形態に従ったＦＢＣメモリの平面図である。第７の実施形態では、ロウ方向における第１のボディ部分Ｂ１の一方の側面（第１の表面）はゲート絶縁膜ＧＩを介してゲート電極Ｇに面しており、他方の側面（第２の表面）はバックゲート絶縁膜ＢＧＩを介してプレートＰＬに面している。カラム方向における第１のボディ部分Ｂ１の側面は、ソースＳまたはドレインＤに隣接している。
図７１〜図７４は、図７０の７１−７１線、７２−７２線、７３−７３線、７４−７４線に沿った断面図である。図７３に示すように、ボディＢは、Ｆｉｎ形状に形成されている。プレートＰＬの上面は、ボディＢの上面と底面との中間近傍に位置する。図７０に示すように、ボディＢの上面ＴＦＢは、ソースＳの上面ＴＦＳおよびドレインＤの上面ＴＦＤよりも高い位置にある。ボディＢのうちソースＳおよびドレインＤの上面よりも低い部分を第１のボディ部分Ｂ１とし、それよりも高い部分を第２のボディ部分Ｂ２とする。
第７の実施形態によるＦＢＣメモリは、ＦＤ−ＦＢＣである。図７３に示すように、プレート電極とゲート電極とに挟まれた半導体層の幅Ｔｓを小さくすることによって、データ読出し時の信号量が大きくなる。
第７の実施形態によれば、ボディＢの側面にチャネルが形成される。よって、セルサイズが縮小されても、チャネル幅（Ｗｓ）を一定に保つことができるので、ドレイン電流は維持される。つまり、第７の実施形態は、データ“０”とデータ“１”とのドレイン電流差（信号差）を維持しつつ、メモリセルを微細化することができる。メモリセルのサイズを縮小する従い、ボディＢの高さ（Ｗ３＋Ｗｓ）を高くしてもよい。これにより、ドレイン電流が大きくなるので、高速なデータ読出しが可能になる。
また、ボディＢに蓄積されるホール数が減少すると、“０”セルと“１”セルの閾値電圧のメモリセルＭＣ間におけるばらつきが大きくなるといった問題が生じる。しかしＦｉｎトランジスタによりセルサイズを増大させることなくチャネル幅を確保することができるので閾値電圧のばらつきも抑制することができる。なお２つのＦｉｎトランジスタで１つのメモリセルを構成してもよい。フィンの高さを高くすると、Ｆｉｎ構造を形成しない領域との段差が大きくなり、エッチングやリソグラフィの困難度が増す。２つのＦｉｎで１つのメモリセルを構成することで段差を大きくすることなくチャネル幅を増やすことができる。
図７０に示すように、第２のボディ部分Ｂ２は、カラム方向を向く２つの側面ＳＦＢ１、ＳＦＢ２を有し、その側面においてソースＳおよびドレインＤとＰＮ接合を形成しない。ソースＳおよびドレインＤの上面を基準とした、第２のボディ部分Ｂ２の上面の高さ（Ｗ３）を高くすれば、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）を大きくすることができる。
図７３および図７４に示すように、プレート電極ＰＬは、ＢＯＸ層２０を貫通して支持基板１０に接続される。支持基板には、メモリセルアレイの周辺部において、負のプレート電位が与えられる。図７３に示すように、第２のボディ部分Ｂ２の下部においてプレート電極がわずかに対向してもよい。しかし、第２のボディ部分Ｂ２とゲート電極Ｇとが対向する面積は、第２のボディ部分Ｂ２とプレートＰＬとが対向する面積よりも大きい。これにより第２のボディ部分とプレートＰＬとの容量よりも、第２のボディ部分Ｂ２とゲート電極Ｇとの容量が実質的に増大するようにする。
第２のボディ部分Ｂ２の下部とプレート電極ＰＬとをわずかに対向させる構造の利点は以下のとおりである。データを読み出すためにゲートに正の電圧を与えた場合、第２のボディ部分Ｂ２の側面とゲート電極Ｇが対向する表面（第３の表面）にも反転層が形成される。データ読み出し時のドレイン電流は、第１のボディ部分の反転層を流れるチャネル電流と、上記の第３の表面に回り込んで流れるチャネル電流の２成分からなる。後者の成分は、第２のボディ部分Ｂ２の下部を主に流れるので、プレート電極ＰＬに引き寄せられたホール数の大小に依存して、後者の成分も変調される。その結果、データ読出し時のドレイン電流差が大きくなる。
さらに、第２のボディ部分Ｂ２の上部に高濃度のＰ型不純物濃度を導入してもよい。これにより、寄生ＰＮ接合容量およびＰＮ接合リーク電流を増大させることなく、ボディＢとワード線ＷＬとの容量結合を大きくすることができる
第７の実施形態の製造方法を説明する。図７５から図７９は、図７４に対応する断面に相当する。まず、ＳＯＩ基板を準備する。ＢＯＸ層２０の膜厚は８０ｎｍである。ＳＯＩ層３０の膜厚は８０ｎｍである。シリコン酸化膜３２をＳＯＩ層３０上に形成する。ＳｉＮマスク３４をシリコン酸化膜３２上に堆積する。図７５に示すように、プレート形成領域にあるＳｉＮマスク３４、シリコン酸化膜３２、ＳＯＩ層３０、ＢＯＸ層２０を異方性エッチングにより除去する。これにより、トレンチ９２が形成される。このとき、図示しないが、ロジック回路領域では、ＳＴＩ形成領域のＳｉＮマスク３４、シリコン酸化膜３２、ＳＯＩ層３０を除去する。次に、リソグラフィおよびＲＩＥを用いて、ロジック回路領域のＳＴＩ形成領域のみにシリコン酸化膜を充填する。このときメモリセル領域に堆積されたシリコン酸化膜は、ＲＩＥで除去される。
図７６に示すように、ＳＯＩ層３０の側面にバックゲート絶縁膜ＢＧＩを形成する。バックゲート絶縁膜ＢＧＩの膜厚は、約１０ｎｍである。このとき、支持基板１０上にもシリコン酸化膜９３が形成される。次に、トレンチ９２の内面にＮ型ポリシリコン９４を堆積する。ポリシリコン９４は、バックゲート絶縁膜ＢＧＩを被覆する。この状態で、シリコン酸化膜９３をウェットエッチングで除去する。
さらに、トレンチ９２を充填するようにＮ型ポリシリコン９４を堆積する。Ｎ型ポリシリコン９４の上面がＳＯＩ層３０の上面より、例えば２０ｎｍだけ低くなるように、ポリシリコン９４をエッチバックする。続いて、トレンチ９２内のポリシリコン９４上にＳＴＩ材料を充填する。このＳＴＩ材料をＣＭＰで平坦化する。ＳｉＮマスク３４を熱燐酸溶液で除去する。次に、図７７に示すように、シリコン酸化膜３２の除去後、ＳＯＩ層３０上に膜厚４０ｎｍのシリコン層３３を選択エピタキシャル成長により堆積する。シリコン層３３は、ボディＢの高さを調節するために堆積される。よって、シリコン層３３の膜厚は、必要に応じて任意に設定される。また、この段階でシリコン層３３に１×１０１８ｃｍ−３のボロンを導入しておいてもよい。
図７８に示すように、ＳＯＩ層３０の上面よりも突出するＳＴＩ材料の側壁にＳｉＮスペーサ９５を形成する。ＳｉＮスペーサ９５およびＳＴＩ材料をマスクとして用いて、シリコン層３３およびＳＯＩ層３０を異方的にエッチングする。ＳｉＮスペーサ９５のロウ方向の幅（膜厚）によってボディＢの厚みＴｓが決定される。厚みＴｓはＦよりも小さい。また、ＳＯＩ層３０のエッチングにより、プレートＰＬ間のＳＯＩ層３０にトレンチ９６が形成される。
次に、メモリセル領域では、閾値電圧調節のためにボディＢに１×１０１７ｃｍ−３のボロンを導入する。ロジック回路領域のアクティブエリアにも閾値電圧を調整するための不純物を適宜導入する。ロジック回路領域のチャネル部のＳＯＩ膜厚は、８０ｎｍとする。
図７９に示すように、トレンチ９６内のＳＯＩ層３０の側面にゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの膜厚は、約５ｎｍである。ワード線材料となるＮ型ポリシリコン４４を堆積する。さらにポリシリコン４４上にマスク材としてのＳｉＮキャップ４６を堆積する。ＳｉＮキャップ４６をゲート電極（ワード線）パターンに加工する。ＳｉＮキャップ４６をマスクとして用いて、ポリシリコン４４を異方的にエッチングする。このとき、エッチングされるポリシリコン４４の上面は、図７９に示すように、プレートＰＬの上面とほぼ同じ高さになるようにする。図８０は、図７３に対応する断面に相当する。ＳｉＮキャップ４６で被覆されたポリシリコン４４は、図８０に示すように残存する。図８１（Ａ）〜図８１（Ｃ）は、それぞれ図８０のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図である。また、ロジック回路領域では、図３５（Ｃ）に示すように、ゲート絶縁膜ＧＩ上に、ポリシリコン４４から成るゲート電極Ｇが形成される。
図８２および図８３は、それぞれ図７９および図８０に続く製造方法を示す断面図である。まず、ＳｉＮキャップ４６およびポリシリコン４４（ゲート電極）で被覆されていないソース形成領域およびドレイン形成領域に隣接するＳＴＩ材およびＳｉＮスペーサ９５を除去する。このとき、ＳｉＮキャップ４６が残存するように、ＳｉＮキャップ４６の膜厚およびエッチング時間を設定する。従って、図８０に示す断面はこの段階でもほぼ同じである。この工程により、ＳｉＮキャップ４６およびポリシリコン４４（ワード線）に被覆されていないソース形成領域およびドレイン形成領域における第２のボディ部分の上面が露出する。
ＳｉＮキャップ４６をマスクとして用いて、ＳＯＩ層３０およびポリシリコン４４を異方的にエッチングする。これにより、ソース形成領域およびドレイン形成領域にあるＳＯＩ層３０の高さを例えば４０ｎｍにする。尚、この段階においても、ＳｉＮキャップ４６で被覆された領域はエッチングされないので、図８３に示す構造は、図８０とほぼ同じである。図８４（Ａ）〜図８４（Ｃ）は、それぞれ図８３のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図である。図８４（Ａ）に示すように、ソース形成領域およびドレイン形成領域におけるＳＯＩ層３０の高さＷｓは４０ｎｍであり、ボディ領域におけるＳＯＩ層３０の高さ（Ｗｓ＋Ｗ３）は１２０ｎｍである。また、図８２および図８４（Ｃ）に示すように、ソース形成領域およびドレイン形成領域に面するプレートＰＬの上面は、ＳＯＩ層３０の底面より低くなるようにエッチングされている。プレートＰＬがドレインＤに面していないので、プレート−ドレイン間の寄生容量が小さくなり、ビット線ＢＬを高速かつ低消費電力で駆動することができる。
次に、ＳｉＮキャップ４６またはポリシリコン４４をマスクとして用いて、Ｎ型不純物をイオン注入する。これにより、ソース形成領域およびドレイン形成領域にエクステンション層（図示せず）が形成される。基板に対して垂直な方向からＮ型不純物をイオン注入し、熱工程を行うことにより、エクステンション層とゲート電極Ｇとがオーバーラップするようにする。第２のボディ部分Ｂ２の側面にＮ型不純物が導入されないようにするために、側壁スペーサを用いてイオン注入を行ってもよい。その後、第３の実施形態と同様に、ＳｉＮスペーサ４２を形成し、ＳｉＮスペーサ４２をマスクとして用いてソースＳおよびドレインＤを形成し、さらに、ゲート電極Ｇ、ソースＳおよびドレインＤ上にシリサイド４１を形成する。さらに、層間絶縁膜ＩＬＤの堆積後、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、第７の実施形態によるＦＢＣメモリが完成する。
（第８の実施形態）
図８５は、本発明に係る第８の実施形態に従ったＦＢＣメモリの断面図である。第８の実施形態は、図７３と比較してＳＴＩが薄く形成されている。これにより、ゲート電極Ｇが第２のボディ部分Ｂ２の両側面にゲート絶縁膜ＧＩを介して面している。これにより、第８の実施形態は、第７の実施形態よりもさらにＣｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）を大きくすることができる。第８の実施形態のその他の構成は、第７の実施形態の構成と同様でよい。
第８の実施形態の製造方法を説明する。図７７までは、第７の実施形態と同様の工程を経る。次に、ＳＴＩ材料の側面にＳｉＮスペーサ９５を形成する。図８６に示すように、ウェットエッチングでＳＴＩ材料の高さを低くする。その後、ＳｉＮスペーサ９５およびＳＴＩ材をマスクとして用いて、ＳＯＩ層３０を異方的にエッチングする。その後、図７９以降の工程を経ることによって、第８の実施形態によるＦＢＣメモリが完成する。
（第９の実施形態）
図８７は、本発明に係る第９の実施形態に従ったＦＢＣメモリの平面図である。第９の実施形態は、ワード線に沿った断面において、第２のボディ部分Ｂ２が素子分離領域に隣接せず、アクティブ領域（第１のボディ部分Ｂ１）の中央部に形成されている点で、第３の実施形態と異なる。第３の実施形態では、２つの延伸部によって１つのメモリセルが構成されていたが、第９の実施形態では１つの延伸部によって１つのメモリセルが構成されている。よってセルサイズが縮小された場合、容易に製造することができる。
図８８は、図８７の８８−８８線に沿った断面図である。本実施形態において、第３の実施形態と同様に、ゲート電極Ｇは、第１のボディ部分Ｂ１の上面だけでなく、第２のボディ部分Ｂ２の側面Ｓ３およびＳ４とも面している。図８７の８９−８９線に沿った断面は、図１４と同様である。ただし、第９の実施形態における前記断面では、図１４に対し、ソース線コンタクトＳＬＣ、ビット線ＢＬ、およびビット線コンタクトＢＬＣが追加される。図８７の９０−９０線に沿った断面は、図１３と同様である。ただし、第９の実施形態における前記断面では、図１３に対し、ソース線コンタクトＳＬＣ、ビット線ＢＬ、およびビット線コンタクトＢＬＣが省略される。本実施形態において、第２のボディ部分Ｂ２は、カラム方向を向く２つの側面ＳＦＢ１、ＳＦＢ２を有し、その側面においてソースＳおよびドレインＤとＰＮ接合を形成しない。従って、本実施形態に係るＦＢＣメモリは、第３の実施形態と同様な効果を得ることができる。
（第１０の実施形態）
第１０の実施形態によるＦＢＣメモリの駆動方法では、第２の実施形態と同様に、第２のサイクルにおいて選択ワード線ＷＬ０に接続されたメモリセルＭＣ００、ＭＣ１０のうち選択メモリセルＭＣ００からホールを引き抜くものの、非選択ビット線の電位が、第２の実施形態のそれとは異なる。第１０の実施形態では、第２のサイクルにおいて、選択ワード線の電位は、ソース線電位を基準としてメモリセルＭＣの多数キャリアの極性と同じ極性にバイアスされた電位である。第２のサイクルにおいて、選択ビット線および非選択ビット線の電位は、ソース電位を基準として多数キャリアの極性に対して逆極性にバイアスされた電位であり、非選択ビット線の電位は、選択ビット線の電位よりもソースの電位に近い電位である。ソース電位は接地電位（０Ｖ）とすれば、非選択ビット線の電位は、選択ビット線の電位よりも絶対値として小さい。より詳細には、選択ワード線ＷＬ０にはソース電圧ＶＳＬよりも高い第４の電圧ＶＷＬＨ（例えば、１．４Ｖ）を与える。選択ビット線ＢＬ０にはソース線電位ＶＳＬよりも低い第３の電圧ＶＢＬＬ（例えば、−０．９Ｖ）を与える。これにより、選択メモリセルＭＣ００のドレイン−ボディ間のｐｎ接合に順バイアスを印加し、ホールを消滅させる。非選択ビット線ＢＬ１にはソース線電位ＶＳＬよりも低い第５の電圧ＶＢＬ２（例えば、−０．２Ｖ）を与える。これにより、非選択メモリセルＭＣ１０のソース−ボディ間のｐｎ接合に弱い順バイアスを印加する。これにより、非選択メモリセルＭＣ１０から少量のホールを消滅させる。
図８９は、第１のサイクルの期間Ｔｗ１と読出し時のドレイン電流差との関係を示すグラフである。シミュレーションに用いた構造は、図１７に用いた構造と同じである。メモリセルの各電極に与える電位は、図５に示したものとほぼ同様であり、第２のサイクルの“１”セルに対するビット線電位（第５の電位）ＶＢＬ２を、０Ｖ、−０．１Ｖ、−０．２Ｖと変化させた場合の結果が示されている。ＶＢＬ２が０Ｖから−０．１Ｖ、−０．２Ｖと小さくなるに従って、ドレイン電流差は、第１のサイクルの期間Ｔｗ１に対する依存性が低下する。第１０の実施形態では、第２のサイクルで“１”セルのボディＢ内のホール数は減少するものの、第１のサイクルの期間Ｔｗ１に起因する信号差のばらつきが第２のサイクルによるフィードバックによって低減される。よって、“０”セルのうち閾値電圧が低いメモリセルと“１”セルのうち閾値電圧が高いメモリセルとの閾値電圧差が大きくなり、歩留まりの向上に繋がる。
また、図８９に示すように、ＶＢＬ２＝０Ｖとした場合、第２のボディ部分Ｂ２を有する構造（第３の実施形態）は、従来構造よりも、第１のサイクルの期間Ｔｗ１に起因する信号差のばらつきにおいて低減する。第１のサイクルの期間Ｔｗ１が５ｎｓという短い時間の場合は、第３の実施形態の信号差は、従来構造のそれよりも大きい。ビット線“０”ディスターブを抑制するために（すなわち、“１”セルのホールを十分に保持するために）、第２のサイクルにおける選択ビット線の電位ＶＢＬＬを、従来構造のそれよりもソース電位ＶＳＬに接近させたとしても、“０”セルと“１”セルとの閾値電圧差を従来よりも大きく維持させることができる。よって、第２のボディ部分を有する構造は、ビット線“０”ディスターブの抑制（“１”セルのホールの保持時間の増大）に繋がる。
（第１１の実施形態）
第１１の実施形態は、データ保持時の電圧が第１の実施形態のそれと異なる。図９０は、第１１の実施形態によるＦＢＣメモリの動作を示すタイミング図である。第１１の実施形態のデータ書込み時における電圧は、第１の実施形態のそれと同様である。
データ保持時における全ビット線電位および全ソース線電位を第６の電位とする。データ保持時における全ワード線電位を第７の電位とする。データ読み出し時、データ書込み時、データ保持時において共通なプレート電位を第８の電位とする。第６の電位ＶＢＬＬ（例えば、−０．９Ｖ）は、データ書込み時およびデータ読出し時におけるソース電位ＶＳＬ（０Ｖ）を基準としてホールの極性に対して逆極性の電位である。さらに、第７の電位としてのワード線の電位ＶＷＬＰ（例えば、−２．２Ｖ）は、第６の電位を基準としてホールの極性に対して逆極性の電位である。第８の電位としてのプレート電位ＶＰＬ（例えば、−２．４Ｖ）は、第６の電位を基準としてホールの極性に対して逆極性の電位である。
データ保持時におけるドレイン−ゲート間電圧差ＶＤＧおよびソース−ゲート間電圧差ＶＳＧが大きいと、ボディとゲート電極との界面付近の電界が大きくなる。また、データ保持時におけるドレイン−プレート間電圧差ＶＤＰおよびソース−プレート間電圧差ＶＳＰが大きいと、ボディとプレート電極との界面付近の電界が大きくなる。ボディ−ゲート界面およびボディ−プレート界面の電界が大きくなることは、ＧＩＤＬ電流の原因となる。
一方、第１１の実施形態では、データ書込み時および読出し時の基準電位ＶＳＬ（０Ｖ）よりも、データ保持時のソース線およびビット線電位ＶＢＬＬ（−０．９Ｖ）を低く設定している。データ保持時にソース電圧およびドレイン電圧を−０．９Ｖにした場合、ＶＤＧおよびＶＳＧの絶対値は１．３Ｖであり、ＶＤＰおよびＶＳＰの絶対値は１．５Ｖである。このため、ボディ−ゲート間の界面およびボディ−プレート間の界面における各電界が、第１の実施形態のそれよりも小さくなる。これにより、データ保持時におけるＧＩＤＬ電流が小さくなり、“０”セルのデータリテンション時間が長くなる。
データ“１”を書き込む際には、プレート電圧ＶＰＬ（−２．４Ｖ）とソース電圧またはドレイン電圧との差をある程度大きくする必要がある。よって、ソース電圧が−０．９Ｖではデータ“１”の書込みが不十分となる可能性があるため、書込み時にはソース電位は０Ｖとすることが好ましい。これにより、プレート電極（１０）と対向するボディＢの底面（第２の表面）にホールを蓄積することができる。読出し動作においても、ボディＢの底面を蓄積状態にすれば、データ“０”とデータ“１”とのドレイン電流差を大きくすることができる。よって、データ書込みおよび読出し時には、選択ソース線の電位は、ＶＳＬ（０Ｖ）にする。特にＦＤ−ＦＢＣの場合には、データ書込みおよび読出し時において、ソース電圧を基準として深い負の電位がプレートに与えられることが重要である。
また、ワード線電位を０Ｖとしてデータを保持した場合、ゲート電極とボディの界面が空乏状態となる。界面が空乏状態の場合には、界面準位を介したリーク電流が著しく増大する。従ってワード線電位もプレート電位と同様に、ソース電位およびドレイン電位を基準として負の電位に設定することが好ましい。これにより、界面を蓄積状態にしながらデータを保持することができる。
図９０を参照して、第２のサイクルの実行後、約３６ｎｓ〜約３８ｎｓおよび約７２ｎｓ〜約７４ｎｓの期間において、ワード線ドライバＷＬＤは、選択ワード線ＷＬ０の電位をデータ保持時におけるワード線電位ＶＷＬＰ（−２．２Ｖ）へ立ち下げる。約３８ｎｓ〜約４０ｎｓおよび約７４ｎｓ〜約７６ｎｓの期間では、センスアンプＳ／Ａおよびソース線ドライバＳＬＤは、それぞれビット線電位およびソース線電位をデータ保持時における電位ＶＢＬＬ（−０．９Ｖ）へ立ち下げる。このとき、第６の電位としてのビット線電位およびソース線電位は、“１”セルのボディ電位にほぼ等しい。
第１の実施形態では、データ保持時においてもビット線電位およびソース線電位はＶＳＬ（０Ｖ）のままであったが。しかし、第１１の実施形態ではデータ保持時においてビット線電位およびソース線電位を電位ＶＢＬＬ（−０．９Ｖ）へ立ち下げる。約７６ｎｓにおいて、データ保持時における“０”セルの最大電界は０．７８ＭＶ／ｃｍであった。一方、ビット線電位およびソース線電位をＶＳＬ（０Ｖ）のままとした場合、“０”セルの最大電界は１．９８ＭＶ／ｃｍであった。このように、書込み動作からデータ保持に移行するときにソース線ドライバＳＬＤがソース電位をホールの極性と逆極性へ変化させることにより、“０”セルの最大電界が小さくなり、データリテンション時間が長くなる。
（第１２の実施形態）
図９１は、本発明に係る第１２の実施形態に従ったＦＢＣメモリのメモリセルの鳥瞰図である。第１２の実施形態では、ＳＯＩ層３０はフィン状に形成されている。またゲート電極Ｇは、ロウ方向に垂直な断面において逆Ｔ字型を有する。
図９２は、ＳＯＩ層３０の上面に沿った平面図である。図９３は、ＳＯＩ層３０の底面に沿った平面図である。配線の配置は図１１と同様である。図９４から図９８は、それぞれ図９２の９４−９４線、９５−９５線、９６−９６線、９７−９７線、９８−９８線に沿った断面図である。
図９２を参照して分かるように、ＳＯＩ層３０には、ソースＳ、ドレインＤ、第１のボディ部分Ｂ１が形成されている。ゲート電極Ｇのカラム方向に沿った幅ＷＧ１は、第１のボディ部分Ｂ１のカラム方向に沿った幅ＷＢ１とほぼ等しい。プレートＰＬのカラム方向に沿った幅ＷＰＬは、ゲート電極Ｇのカラム方向に沿った幅ＷＧ１よりも小さい。このため、プレート電位が、ボディ−ドレイン間の接合部、および、ボディ−ソース間の接合部（図９２のＸ１で示す部分）の電界に与える影響が小さい。つまり、“１”セルにホールを十分に蓄積するためにプレートＰＬに大きな負電位を与えたとしても、接合部Ｘ１における電界を小さくすることができる。従って、データ保持時における“０”セルにおけるＧＩＤＬ電流を小さくすることができ、データ保持時間が長くなる。
図９３に示すように、第２のボディ部分Ｂ２がＳＯＩ層３０の全体に形成されており、ソース層Ｓおよびドレイン層Ｄは現れていない。ゲート電極Ｇのカラム方向に沿った幅ＷＧ２は、第２のボディ部分Ｂ２のカラム方向に沿った幅ＷＢ２と同じである。プレートＰＬのカラム方向の幅は、ＳＯＩ層３０の上面における幅ＷＰ１と同じである。その結果、ゲート電極ＧとボディＢとが対向する面積は、プレートＰＬとボディＢとが対向する面積よりも大きい。この構造により、ボディＢとプレートＰＬとの容量結合に対して、ボディＢとワード線ＷＬとの容量結合が大きくなる。
図９４に示すように、ワード線ＷＬに沿った断面において、ＳＯＩ層３０の第１の側面（第１の表面）ＳＦ１の全体が、ゲート電極Ｇに面している。プレートＰＬの上面は、ＳＯＩ層の上面ＴＦＢよりも高い位置にある。そのため、ＳＯＩ層３０の第２の側面（第２の表面）ＳＦ２の全体がプレートに面している。従って、蓄積されるホール数を大きくすることができる。
図９５および図９６に示すように、ソースの底面ＢＦＳとドレインの底面ＢＦＤは、ＳＯＩ層３０の底面ＢＦＢに達していない。ボディＢのうち、ソースの底面ＢＦＳおよびドレインの底面ＢＦＤよりも下方に延伸する部分を第２のボディ部分Ｂ２とする。第２のボディ部分Ｂ２はカラム方向を向く２つの側面ＳＦＢ１、ＳＦＢ２を有し、２つの側面はソースＳおよびドレインＤとＰＮ接合を形成しない。第２のボディ部分Ｂ２の上方は、ソースＳとドレインＤと垂直方向に沿って隣接している。また、第２のボディ部分Ｂ２は、ソースとドレインに挟まれた第１のボディ部分Ｂ１と接続されている。
ドレインの底面ＢＦＤを基準としたボディの上面ＴＦＢの高さＷｓがチャネル幅となる。ボディの底面ＢＦＢを基準としてドレインの底面の高さＷ３を大きくすることにより、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）を大きくすることができる。第１２の実施形態は、第７の実施形態で説明した効果と同様な効果を得ることができる。
図９７に示すように、ロウ方向に対して垂直な断面において、ワード線ＷＬの幅はＷＧＴであり、第１のボディ部分Ｂ１に面するゲート電極Ｇの幅はＷＧ１（＞ＷＧＴ）であり、第２のボディ部分に面するゲート電極Ｇの幅はＷＧ２（＞ＷＧ１）である。本実施形態の構造では、ワード線ＷＬとビット線コンタクトＢＬＣとの距離およびワード線ＷＬとソース線コンタクトＳＬＣとの距離、およびチャネル長（第１のボディ部分Ｂ１のカラム方向に沿った幅ＷＢ１）を確保しつつ、セルサイズを小さくすることができる。図９８に示すように、ワード線ＷＬのカラム方向に沿った幅ＷＧＴは、プレートＰＬのカラム方向に沿った幅ＷＰＬと等しい。
第１２の実施形態によるＦＢＣメモリの製造方法を説明する。まず、第７の実施形態と同様の工程を経て、図７６に示す構造を得る。この状態で、シリコン酸化膜９３をウェットエッチングで除去する。Ｎ型ポリシリコン９４を堆積した後、Ｎ型ポリシリコン９４の上面がＳＯＩ層３０の上面より、例えば２０ｎｍだけ高くなるように、ポリシリコン９４をエッチバックする。その後は、第７の実施形態と同様に、トレンチ９２内のポリシリコン９４上にＳＴＩ材料を充填する工程と、このＳＴＩ材料をＣＭＰで平坦化する工程と、ＳｉＮマスク３４を熱燐酸溶液で除去する工程と、シリコン酸化膜３２を除去する工程と、ＳｉＮスペーサ９５を形成する工程と、トレンチ９６を形成する工程を行う。この段階での断面図が図９９である。
次に、図１００に示すように、ゲート絶縁膜ＧＩの形成を行う。Ｎ型ポリシリコン４４、ＳｉＮキャップ４６、シリコン酸化膜（ＳｉＯ２）層９７、アモルファスシリコン層９８を順次堆積する。図１０１は、図９７に対応する断面を示している。図１０１に示すように、アモルファスシリコン層９８を加工する。この際、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣの形成領域に沿って、幅Ｆのスペースが形成される。アモルファスシリコン層９８の側壁にアモルファスシリコンスペーサ９９を形成する。その結果、幅０．５Ｆのスペースが形成される。
図１０２は図１０１に続く断面である。図１０２に示すように、アモルファスシリコン層９８およびアモルファスシリコンスペーサ９９をマスクとして、シリコン酸化膜層９７およびＳｉＮキャップ４６を異方性エッチングする。ホットリン酸によりＳｉＮキャップ４６をエッチングすることにより、幅ＷＧ１を有するＳｉＮキャップ４６が形成される。幅ＷＧ１は、第１のボディ部分Ｂ１のカラム方向に沿った幅に対応する。
図１０３（Ａ）〜図１０３（Ｃ）は、図１０２に続く、それぞれ図９６から図９８に対応する断面である。図１０３（Ａ）〜図１０３（Ｃ）に示すように、シリコン酸化膜層９７をマスクとして、プレートＰＬ、ゲート電極Ｇ、およびＳＯＩ層３０をエッチングすることによって、カラム方向に隣接するメモリセルが溝Ｔｒによって分離される。ゲート電極Ｇはカラム方向に沿って幅ＷＧ２を有する。
図１０４（Ａ）〜図１０４（Ｃ）は、それぞれ図１０３（Ａ）〜図１０３（Ｃ）に続く断面図である。 図１０４（Ａ）〜図１０４（Ｃ）に示すように、溝Ｔｒに酸化膜１００を充填する。この際、酸化膜１００の上面はＳｉＮスペーサ９５の上面とほぼ同じ高さとなるように設定する。ＳｉＮキャップ４６をマスクとして、ゲート電極Ｇを異方性エッチングする。これにより逆Ｔ字型のゲート電極Ｇが形成され、その上部はカラム方向に沿って幅ＷＧ１を有し、下部はカラム方向に沿って幅ＷＧ２を有する。次に、Ｎ型不純物を斜め方向からイオン注入し、ＳＯＩ層３０内のソース・ドレイン領域にエクステンション層を形成する。ただし、この段階ではＳＯＩ層３０の他方の側面はプレートＰＬで被覆されている。
図１０５（Ａ）〜図１０５（Ｃ）は、それぞれ図１０４（Ａ）〜図１０４（Ｃ）に続く断面図である。図１０５（Ｂ）に示すように、素子分離領域に酸化膜１０１を充填する。この際、ゲート電極Ｇの下部、すなわち第２のボディ部分Ｂ２に対向している部分を被覆するように酸化膜１０１を形成する。ＳｉＮキャップ４６をマスクとして、Ｎ型ポリシリコン９４を異方性エッチングする。
図１０６（Ａ）〜図１０６（Ｃ）は、それぞれ図１０５（Ａ）〜図１０５（Ｃ）に続く断面図である。図１０６（Ｃ）に示すように、Ｎ型ポリシリコン９４を等方性エッチングすることより、プレートの幅をＷＰＬにする。同時に、ゲート電極材料４４を等方性エッチングすることより、ワード線ＷＬの幅をＷＧＴにする。この際、ゲート電極Ｇの下部の幅はＷＧ２のままである。ＳｉＮキャップ４６およびＳｉＮスペーサ９５を除去した後、第３の実施形態の図２５以降で示した工程を経て、第１２の実施形態によるＦＢＣメモリが完成する。
（第１３の実施形態）
第１３の実施形態は、チャージポンピング動作とインパクトイオン化動作を組み合わせた自律リフレッシュに適した構造を有する。自律リフレッシュでは、センスアンプで各セルのデータを識別することなく、複数のカラムおよび複数のロウに接続された多数のメモリセルが一括でリフレッシュされ得る。このため、ＦＢＣメモリ装置の消費電力が小さくなる。
自律リフレッシュのチャージポンピング過程（動作）では、ワード線ＷＬをオン状態にしたときに反転層内の電子の一部がゲート絶縁膜とボディとの界面に存在する界面準位にトラップされる。ワード線ＷＬをオフ状態に戻したときに、ボディに蓄積されていたホールがこのトラップされた電子と再結合して消滅することによってチャージポンピング電流が流れる。“０”セルおよび“１”セルに蓄積されていたホールは、界面準位数に比例したチャージポンピング電流によって減少する。界面準位数は、チャージポンピング動作を行う直前までに、データ保持中における逆方向ｐｎ接合リーク電流またはバンド間トンネルリーク電流によって増加したホール数よりも大きくなるように設定される。
自律リフレッシュのインパクトイオン化過程（動作）では、ソース−ドレイン間に大きな電位差を与えることにより、ソースまたはドレイン近傍に高電界領域が形成される。ワード線ＷＬには“０”セルの閾値電圧と“１”セルの閾値電圧との中間の電圧を与える。その結果、“０”セルのホール数（あるいはボディ電位）と“１”セルのホール数（あるいはボディ電位）との差に応じてドレイン電流差が生じ、インパクトイオン化電流にも差が生じる。“１”セルには、チャージポンピング動作によって減少したホール数よりも多数のホールがインパクトイオン化によって補充される。しかし、“０”セルではインパクトイオン化が生じないので、ホールが補充されない。
第１３の実施形態のメモリセルは、ゲート電極ＧとボディＢが対向する、ゲート絶縁膜ＧＩとボディＢとの界面に、平均的に１５個の界面準位を有する。本実施形態の構造は、図９１から図９８に示した構造とほぼ同様でよい。ゲート絶縁膜として窒化膜、あるいは酸化膜と窒化膜からなる複合膜を使用する。界面準位数の面密度は約１×１０１２／ｃｍ２である。“１”セルのホール数は平均的な界面準位数よりも十分に大きく設定され、例えば平均的に２００個である。これは、チャージポンピング動作によって、“１”セルのホール数が極端に少なくなると、“０”セルとの区別ができなくなるからである。上述したように、平均的な界面準位数はデータ保持中のリーク電流によるホール増加数よりも十分に大きくする必要がある。本実施形態によれば、セルサイズを大きくすることなく、“１”セルのホール数およびゲート電極Ｇに面する界面における界面準位数を大きくすることができる。
（第１３の実施形態の変形例）
図１０７〜図１０９は、本発明に係る第１３の実施形態の変形例に従ったＦＢＣメモリの断面図である。図１０７〜図１０９は、それぞれ図９４〜図９６に対応する。第１のボディ部分Ｂ１および第２のボディ部分の上部Ｂ２Ｕの表面にはゲート絶縁膜ＧＩが形成されている。第２のボディ部分の下部Ｂ２Ｌの表面には、第２のゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩとボディＢとの界面ＩＦ１、ＩＦ２Ｕの界面準位数の面密度は、第２のゲート絶縁膜ＧＩ２とボディとの界面ＩＦ２Ｌにおける界面準位数の面密度よりも小さい。界面準位は自律リフレッシュを可能とするが、チャネルにおけるキャリア移動度の劣化をもたらし、読み出し時のドレイン電流差が小さくなってしまう。そこで本変形例では、ドレイン電流が主に流れる第１のボディ部分Ｂ１の界面準位数の面密度を相対的に小さくし、ドレイン電流が流れない第２のボディ部分Ｂ２の界面準位数の面密度を相対的に大きくする。第２のボディ部分の上部Ｂ２Ｕにもドレイン電流が流れるので、より好ましくは、界面準位数の面密度を小さくする。
第２のボディ部分の下部Ｂ２Ｌの界面準位を相対的に増大させるために、第１のゲート絶縁膜ＧＩとして酸化膜を用い、第２のゲート絶縁膜ＧＩ２として、窒化膜、あるいは酸化膜と窒化膜との複合膜を使用する。あるいは、第１のボディ部分Ｂ１および第２のボディ部分の上部Ｂ２Ｕは、シリコンからなり、第２のボディ部分の下部Ｂ２Ｌはシリコン・ゲルマニウムＳｉＧｅからなる。第１のボディ部分および第２のボディ部分の表面には、共通のゲート絶縁膜ＧＩとして、例えば酸化膜を形成する。
図１０７〜図１０９に示した構造の製造方法を説明する。第１２の実施形態と同様な工程を行い、図９９の構造を得る。図１１０および図１１１は、図１０７に対応する断面である。図１１０に示すように、酸化膜と窒化膜との複合膜からなる第２のゲート絶縁膜ＧＩ２を堆積する。Ｎ型ポリシリコン４４を堆積した後、Ｎ型ポリシリコン４４をエッチバックする。第２のゲート絶縁膜ＧＩ２の上部をエッチングにより除去する。次に、図１１１に示すように、熱酸化によりゲート絶縁膜ＧＩを形成した後、Ｎ型ポリシリコン４４をＳＯＩ層３０の側壁に形成する。トレンチ９６の中央部のゲート絶縁膜ＧＩを除去した後、再びＮ型ポリシリコン４４を堆積する。この後は、図１００〜図１０６を用いて説明した工程を行えばよい。
（第１４の実施形態）
第１４の実施形態は垂直方向にドレイン電流が流れる点が上述の全実施形態と異なる。第１４の実施形態はバルク基板を用いて製造することができるので、製造コストが低減される。
図１１２は第１４の実施形態に係るメモリセルの配線の配置を示す図である。図１１３はボディＢの平面図である。図１１２に示すように、上述した実施形態とは異なり、ソース線ＳＬを必要としない。図１１３に示すように、隣接するボディＢは、カラム方向に沿った幅が０．５Ｆである絶縁膜１００によって分離されている。ゲート電極Ｇは、基板上方から見たときに、ボディと重畳する位置にある。隣接するゲート電極Ｇは、幅０．５Ｆで互いに分離されている。後述するように、ボディＢの分離とゲートＧの分離とは同じ異方性エッチング工程において形成される。ゲート電極Ｇの延伸方向を向くボディの側面と、ゲート電極Ｇとが対向している。図５２や図９３に示したように、第６の実施形態や第１２の実施形態も同様な構造を有する。この構造により、セルサイズが小さい場合であっても、ボディＢとゲート電極Ｇとの対向面積を効率的に増大させることができる。
図１１４〜図１１８は、それぞれ図１１３の１１４−１１４線、１１５−１１５線、１１６−１１６線、１１７−１１７線、１１８−１１８線に沿った断面図である。図１１４を参照して、第７および第８の実施形態と同様に、ワード線ＷＬに沿った断面において、第１のボディ部分Ｂ１から上方に向かって第２のボディ部分Ｂ２が延伸している。第１のボディ部分Ｂ１のワード線方向を向く第１の側面にはゲート電極Ｇが対向している。第１のボディ部分Ｂ１のワード線方向を向く第２の側面にはプレートＰＬが対向している。第２のボディ部分Ｂ２は、ワード線方向を向く２つの側面にゲート電極Ｇが対向している。図１１６を参照して、第１のボディ部分Ｂ１はソースＳとドレインＤに挟まれた領域である。第２のボディ部分の下部Ｂ２Ｌは、第１のボディ部分Ｂ１の上面に接続され、ドレインＤの底面ＢＦＤの高さから上方に向かって延伸する領域である。第２のボディ部分の下部Ｂ２Ｌは、２つのドレインＤに挟まれている。ドレインＤの底面ＢＦＤを基準とした、第２のボディ部分の下部Ｂ２Ｌの高さ（Ｗ３Ｌ）を大きくすれば、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）を大きくすることができるものの、ＰＮ接合の面積は増大してしまう。第２のボディ部分の上部Ｂ２Ｕは、第２のボディ部分の下部Ｂ２Ｌの上面に接続され、ドレインＤの上面ＴＦＤの高さから上方に向かって延伸する領域である。第２のボディ部分の上部Ｂ２Ｕは、カラム方向を向く２つの側面ＳＦＢ１、ＳＦＢ２を有し、その側面においてドレインＤとＰＮ接合を形成しない。ドレインＤの上面ＴＦＤを基準とした、第２のボディ部分の上部Ｂ２Ｕの上面ＴＤＢの高さ（Ｗ３Ｕ）を高くすれば、第７および第８の実施形態と同様に、Ｃｂ（ＷＬ）／Ｃｂ（ｔｏｔａｌ）を大きくすることができる。第２のボディ部分の上部Ｂ２Ｕは、形成することを省いてもよい。
図１１５〜図１１６に示すように、基板１０に共通ソースが形成される。また半導体層の上方にドレインＤが形成される。すなわち、ソースＳからドレインＤの方向が基板１０の表面に対して垂直方向に形成され、ソース−ドレイン間電流は基板１０の表面に対して縦方向に流れる。
半導体層の上面にチャネルを形成するタイプ（プレナー型）のメモリセルでは、セルサイズが縮小されるに従いゲート長が小さくなる。また、半導体層の側面にチャネルを形成し、ソース−ドレイン間電流が水平方向に流れるタイプ（フィン型）のメモリセルにおいては、セルサイズが縮小されるに従いゲート長が小さくなる。ゲート長が縮小されると、ホールが蓄積される領域が減るため、信号差が小さくなる。
一方、本実施形態では、セルサイズが縮小された場合であっても、ソースとドレイン間の距離を保つことができる。よって、ゲート長の縮小に伴う信号量の低下を防止することができる。
図１１４、図１１５、図１１８に示すように、プレートＰＬは素子分離領域に埋め込まれており、ワード線および基板（Ｎウェル）とは電気的に絶縁されている。プレートＰＬはセルアレイの外部まで延びており、セルアレイの外部において電圧が与えられる。
図１１５に示すように、ドレインＤとボディＢとの接合部Ｘ２は、プレートＰＬの上面よりも高い位置にある。すなわち、接合部Ｘ２はプレートＰＬに対向していない。従来の縦型ＦＢＣでは、プレートＰＬに与える大きな負の電圧によって接合部Ｘ２の電界が増大し、データ保持時におけるリーク電流が増大するという問題があった。本実施形態によれば、プレートＰＬに大きな負の電圧を与えてホールを蓄積する場合でも、プレート電圧が接合部Ｘ２の電界に与える影響が小さため、データ保持時のリーク電流が小さい。また、プレートＰＬと接合部Ｘ３の間には、バックゲート絶縁膜よりも膜厚の厚い絶縁膜１０２が形成されているため、プレート電圧が接合部Ｘ３の電界に与える影響が小さい。したがって、本実施形態のメモリセルはデータ保持時間が長い。
ゲート絶縁膜ＧＩと第１のボディ部分Ｂ１との界面ＩＦ１、およびゲート絶縁膜ＧＩと第２のボディ部分Ｂ２Ｌとの界面ＩＦ２Ｌの界面準位数の面密度は、ゲート絶縁膜ＧＩと第２のボディ部分Ｂ２の上部Ｂ２Ｕとの界面ＩＦ２Ｕにおける界面準位数の面密度よりも小さい。第２のボディ部分の上部Ｂ２Ｕの界面準位を相対的に増大させるため、第２のボディ部分の上部Ｂ２Ｕはシリコン・ゲルマニウムＳｉＧｅからなる。ドレイン電流が流れるチャネルにおけるキャリア移動度の劣化を抑制しつつ、自律リフレッシュが実施可能である。また、シリコン・ゲルマニウム層はＰＮ接合から離れた位置に形成されているので、データ保持時における接合リーク電流が小さい。
図１１７に示すように、ゲート電極Ｇは逆Ｔ字形状を有し、その上部のカラム方向に沿った幅はＷＧＴであり、その下部のカラム方向に沿った幅はＷＧＢ（＞ＷＧＴ）である。本実施形態の構造では、ワード線ＷＬとビット線コンタクトＢＬＣとの距離およびチャネル幅（第１のボディ部分Ｂ１のカラム方向に沿った幅Ｗｓ）を確保しつつ、セルサイズを小さくすることができる。
次に第１４の実施形態の製造方法を説明する。図１１９から図１２２は、図１１４に対応する断面に相当する。まず図１１９に示すように、基板１０上に酸化膜３２およびＳｉＮ３４からなるマスク材を堆積し、プレート形成領域のマスク材、シリコン層を異方性エッチングしてトレンチ９２を形成する。次に、ＨＤＰ１０２を前記トレンチ９２の下部に埋め込む。
次に図１２０に示すように、シリコンの側面（第１の側面）に熱酸化によりバックゲート絶縁膜ＢＧＩを形成する。つぎにトレンチ９２が埋まらない程度の膜厚を有するＮ型ポリシリコン９４を堆積したあと、異方性エッチングする。次にＨＤＰ１０２を異方性エッチングする。
第７の実施形態と同様に、トレンチ９２を充填するようにＮ型ポリシリコン９４を堆積する工程と、Ｎ型ポリシリコン９４の上面がシリコン層１０の上面より低くなるように、ポリシリコン９４をエッチバックする工程と、トレンチ９２内のポリシリコン９４上にＳＴＩ材料を充填する工程と、このＳＴＩ材料をＣＭＰで平坦化する工程と、ＳｉＮマスク３４を熱燐酸溶液で除去する工程と、シリコン酸化膜３２を除去する工程を行う。次に、図１２１に示すように、シリコン層１０上にシリコン・ゲルマニウム層ＳｉＧｅを選択エピタキシャル成長により堆積する。
図１２２に示すように、ＳｉＮスペーサ９５を形成する。ＳｉＮスペーサ９５およびＳＴＩ材料をマスクとして用いて、シリコン層１０を異方的にエッチングすることにより、トレンチ９６を形成する。ボディＢにＰ型不純物をななめイオン注入により導入する。またＮ型不純物を垂直イオン注入により基板に導入し、ＮウェルおよびソースＳを形成する。
第１３の実施形態と同様に、ゲート絶縁膜ＧＩを形成する工程と、Ｎ型ポリシリコン４４、ＳｉＮキャップ４６、シリコン酸化膜（ＳｉＯ２）層９７を堆積する工程と、アモルファスシリコン層９８およびアモルファスシリコンスペーサ９９を形成する工程と、アモルファスシリコン層９８およびアモルファスシリコンスペーサ９９をマスクとして、幅ＷＧＴを有するＳｉＮキャップ４６を形成する工程とを行う。図１２３（Ａ）〜図１２３（Ｃ）は、それぞれ図１１６〜図１１８に対応する、製造工程を示す断面図である。図１２３（Ａ）〜図１２３（Ｃ）に示すように、シリコン酸化膜層９７をマスクとして、ゲート電極Ｇおよびシリコン層１０をエッチングする。これによって、カラム方向に隣接するメモリセルが溝Ｔｒによって分離される。ゲート電極Ｇはカラム方向に沿って幅ＷＧＢを有する。
図１２４（Ａ）〜図１２４（Ｃ）は、図１２３（Ａ）〜図１２３（Ｃ）に続く断面図である。図１２４（Ａ）〜図１２４（Ｃ）に示すように、ＨＤＰ１００を堆積しエッチバックすることにより、溝領域ＴｒにＨＤＰ１００を充填する。Ｎ型不純物をプラズマドーピングによりシリコン層１０に導入することにより、ドレインＤを形成する。
図１２５（Ａ）〜図１２５（Ｃ）は、図１２４（Ａ）〜図１２４（Ｃ）に続く断面図である。図１２５（Ａ）に示すように、ＳｉＮキャップ４６をマスクとしてＮ型ポリシリコン４４、ゲート絶縁膜ＧＩ、シリコン・ゲルマニウムＳｉＧｅをエッチングし、半導体層１０を途中までエッチングする。その結果、ゲート電極Ｇの上部に自己整合的に第２のボディ部分Ｂ２が形成される。この際、第２のボディ部分Ｂ２と第１のボディ部分Ｂ１との接続部Ｒの角度が垂直であると、データ保持時における接続部での電界が大きくなる場合がある。そこで、第２のボディ部分Ｂ２と第１のボディ部分Ｂ１との接続部Ｒが、鈍角を有するか、丸みを帯びるように形成することが好ましい。また図１２５（Ｂ）に示すように、逆Ｔ字型のゲート電極Ｇが同時に形成される。ゲート電極Ｇの上部のカラム方向に沿った幅はＷＧＴであり、ゲート電極Ｇの下部のカラム方向に沿った幅はＷＧＢ（＞ＷＧＴ）である。
その後、第３の実施形態と同様に、ＳｉＮスペーサ４２を形成し、ゲート電極ＧおよびドレインＤ上にシリサイド４１を形成する。さらに、層間絶縁膜ＩＬＤの堆積後、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、第１４の実施形態によるＦＢＣメモリが完成する。
（第１５の実施形態）
第１５の実施形態では、隣接する２つのメモリセルに対し１つのビット線コンタクトＢＬＣが対応している点で、第１４の実施形態と異なる。図１２６は第１５の実施形態に係るメモリセルの配線の配置を示す図である。図１２７はボディＢの平面図である。図１２６に示すように、隣接する２つのワード線に、１つのビット線コンタクトＢＬＣが対応している。また、ワード線ＷＬのカラム方向に沿った幅ＷＧＴはＦよりも小さい。これは後述するように、幅ＷＧＴは側壁スペーサの膜厚で規定されるためである。従って、本実施形態のメモリセルは、そのセルサイズを容易に小さくすることができる。
図１２８、図１２９、図１３０は、それぞれ図１２７における１２８−１２８線、１２９−１２９線、１３０−１３０線に沿った断面図である。図１２９に示すように、ゲート電極ＧはＬ字形状を有し、その上部のカラム方向に沿った幅はＷＧＴであり、その下部のカラム方向に沿った幅はＷＧＢ（＞ＷＧＴ）である。本実施形態のメモリセルは第１４の実施形態と同様な効果を有する。
第１５の実施形態の製造方法を説明する。第１４の実施形態において図１２５を用いて説明した工程を行い、逆Ｔ字型を有するゲート電極Ｇを形成する。図１３１（Ａ）〜図１３１（Ｃ）は、それぞれ図１２８、図１２９、図１３０に対応する断面を示す。この段階で、１つの逆Ｔ字型のゲート電極Ｇは、２つのメモリセルにわたって形成されている。
図１３２（Ａ）〜図１３２（Ｃ）は、図１３１（Ａ）〜図１３１（Ｃ）に続く断面図である。図１３２（Ａ）〜図１３２（Ｃ）に示すように、ＨＤＰ１０１を堆積しＣＭＰで平坦化することにより、溝領域ＴｒにＨＤＰ１０１を充填する。ＳｉＮマスク４６をホット燐酸で除去する。ＳｉＮ１０３を堆積し異方性エッチングすることにより、ＨＤＰ１０１の側壁にキャップＳｉＮ１０３を形成する。キャップＳｉＮ１０３の膜厚によってワード線の幅ＷＧＴが決定される。従ってリソグラフィの最小レジスト寸法より小さい幅のワード線を形成することができる。キャップＳｉＮ１０３およびＨＤＰ１０１をマスクとしてＮ型ポリシリコン４４を途中まで異方性エッチングする。
次に図１３３（Ａ）〜図１３３（Ｃ）に示すように、キャップＳｉＮ１０３およびＨＤＰ１０１をマスクとして、ＳｉＮスペーサ９５、シリコン層、Ｎ型ポリシリコン４４を同時に異方性エッチングする。その結果、図１３３（Ｂ）に示すように、ゲート電極Ｇがメモリセル毎に分離される。また図１３３（Ａ）に示すように、Ｐ型のボディＢがメモリセル毎に分離される。
その後、第３の実施形態と同様に、ＳｉＮスペーサ４２を形成し、ゲート電極ＧおよびドレインＤ上にシリサイド４１を形成する。さらに、層間絶縁膜ＩＬＤの堆積後、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成する。これにより、第１５の実施形態によるＦＢＣメモリが完成する。
（第１５の実施形態の変形例）
図１３４および図１３５は、第１５の実施形態に従った変形例によるＦＢＣメモリの構成を示す断面図である。本変形例は、第２のボディ部分の上部Ｂ２Ｕが設けられておらず、第２のボディ部分の下部Ｂ２Ｌに該当する部分のみが第２のボディ部分Ｂ２として設けられている。本変形例のその他の構成は、第１５の実施形態の構成と同様でよい。本変形例は、第１５の実施形態と同様の効果を得ることができる。
本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図。 メモリセルアレイＭＣＡの一部を示す平面図。 図２のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った断面図。 第１の実施形態に従ったデータ書込み動作を示す説明図。 第１サイクルおよび第２サイクルにおいてメモリセルＭＣに印加される電圧のタイミング図。 第１のサイクルにおけるビット線電位ＶＢＬ１と読出し時のドレイン電流差との関係を示すグラフ。 ＶＢＬ１＝ＶＳＬ、かつ、ＶＷＬ１＝−４．２Ｖのときの第１サイクルおよび第２サイクルのタイミング図。 本発明に係る実施形態に従った第２の実施形態によるＦＢＣメモリの駆動方法を示す説明図。 第２の実施形態による第１サイクルおよび第２サイクルにおけるメモリセルＭＣに印加される電圧のタイミング図。 第１のサイクルの期間Ｔｗ１と読出し時のドレイン電流差との関係を示すグラフ。 本発明に係る第３の実施形態に従ったＦＢＣメモリの配線の配置を示す平面図。 第３の実施形態に従ったＦＢＣメモリのボディＢの部分を示す平面図。 図１２の１３−１３線に沿った断面図。 図１２の１４−１４線に沿った断面図。 図１２の１５−１５線に沿った断面図。 図１２の１６−１６線に沿った断面図。 従来の“０”セルおよび“１”セルの各ボディ電位および第３の実施形態における“０”セルおよび“１”セルの各ボディ電位を示すグラフ。 第３の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図１８に続く、製造方法を示す断面図。 図１９に続く、製造方法を示す断面図。 図２０に続く、製造方法を示す断面図。 図２１に続く、製造方法を示す断面図。 図２２に続く、製造方法を示す断面図。 図２３に続く、製造方法を示す断面図。 図２４に続く、製造方法を示す断面図。 本発明に係る第４の実施形態に従ったＦＢＣメモリの平面図。 図２６の２７−２７線に沿った断面図。 図２６の２８−２８線に沿った断面図。 図２６の２９−２９線に沿った断面図。 第４の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図３０に続く、製造方法を示す断面図。 図３１に続く、製造方法を示す断面図。 図３２に続く、製造方法を示す断面図。 図３３に続く、製造方法を示す断面図。 図３４に続く、製造方法を示す断面図。 本発明に係る第５の実施形態に従ったＦＢＣメモリの断面図。 第５の実施形態に従ったＦＢＣメモリの断面図。 第５の実施形態に従ったＦＢＣメモリの断面図。 第５の実施形態に従ったＦＢＣメモリの断面図。 第５の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図４０に続く、製造方法を示す断面図。 図４１に続く、製造方法を示す断面図。 図４２に続く、製造方法を示す断面図。 図４３に続く、製造方法を示す断面図。 図４４に続く、製造方法を示す断面図。 図４５に続く、製造方法を示す断面図。 図４６に続く、製造方法を示す断面図。 図４７に続く、製造方法を示す断面図。 図４８に続く、製造方法を示す断面図。 本発明に係る第６の実施形態に従ったＦＢＣメモリの配線の配置を示す平面図。 図５６の５１−５１線に沿って切断した平面図。 図５６の５２−５２線に沿って切断した平面図。 図５１に示す５３−５３線に沿った断面図。 図５１に示す５４−５４線に沿った断面図。 図５１に示す５５−５５線に沿った断面図。 図５１に示す５６−５６線に沿った断面図。 図５１に示す５７−５７線に沿った断面図。 第６の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図５８に続く、製造方法を示す断面図。 図５９に続く、製造方法を示す断面図。 図６０に続く、製造方法を示す断面図。 図６１に続く、製造方法を示す断面図。 図６２に続く、製造方法を示す断面図。 図６３に続く、製造方法を示す断面図。 図６４に続く、製造方法を示す断面図。 図６５に続く、製造方法を示す断面図。 図６６に続く、製造方法を示す断面図。 図６７に続く、製造方法を示す断面図。 本発明に係る第７の実施形態に従ったＦＢＣメモリの平面図。 第７の実施形態に従ったＦＢＣメモリの平面図。 図７０の７１−７１線に沿った断面図。 図７０の７２−７２線に沿った断面図。 図７０の７３−７３線に沿った断面図。 図７０の７４−７４線に沿った断面図。 第７の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図７５に続く、製造方法を示す断面図。 図７６に続く、製造方法を示す断面図。 図７７に続く、製造方法を示す断面図。 図７８に続く、製造方法を示す断面図。 図７８に続く、製造方法を示す断面図。 図８０のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。 図７９に続く、製造方法を示す断面図。 図８０に続く、製造方法を示す断面図。 図８３のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。 本発明に係る第８の実施形態に従ったＦＢＣメモリの断面図。 第８の実施形態によるＦＢＣメモリの製造方法を示す断面図。 本発明に係る第９の実施形態に従ったＦＢＣメモリの平面図。 図８７の８８−８８線に沿った断面図。 第１のサイクルの期間Ｔｗ１と読出し時のドレイン電流差との関係を示すグラフ。 第１１の実施形態によるＦＢＣメモリの動作を示すタイミング図。 本発明に係る第１２の実施形態に従ったＦＢＣメモリのメモリセルの鳥瞰図。 ＳＯＩ層３０の上面に沿った平面図。 ＳＯＩ層３０の底面に沿った平面図。 図９２の９４−９４線に沿った断面図。 図９２の９５−９５線に沿った断面図。 図９２の９６−９６線に沿った断面図。 図９２の９７−９７線に沿った断面図。 図９２の９８−９８線に沿った断面図。 第１２の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図９９に続く、ＦＢＣメモリの製造方法を示す断面図。 図９９に続く、ＦＢＣメモリの製造方法を示す断面図。 図１０１に続く、ＦＢＣメモリの製造方法を示す断面図。 図１０２に続く、ＦＢＣメモリの製造方法を示す断面図。 図１０３に続く、ＦＢＣメモリの製造方法を示す断面図。 図１０４に続く、ＦＢＣメモリの製造方法を示す断面図。 図１０５に続く、ＦＢＣメモリの製造方法を示す断面図。 本発明に係る第１３の実施形態の変形例に従ったＦＢＣメモリの断面図。 本発明に係る第１３の実施形態の変形例に従ったＦＢＣメモリの断面図。 本発明に係る第１３の実施形態の変形例に従ったＦＢＣメモリの断面図。 第１３の実施形態によるＦＢＣメモリの製造方法を示す断面図。 第１３の実施形態によるＦＢＣメモリの製造方法を示す断面図。 第１４の実施形態に係るメモリセルの配線の配置を示す図。 ボディＢの平面図。 図１１３の１１４−１１４線に沿った断面図。 図１１３の１１５−１１５線に沿った断面図。 図１１３の１１６−１１６線に沿った断面図。 図１１３の１１７−１１７線に沿った断面図。 図１１３の１１８−１１８線に沿った断面図。 第１４の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図１１９に続く、ＦＢＣメモリの製造方法を示す断面図。 図１２０に続く、ＦＢＣメモリの製造方法を示す断面図。 図１２１に続く、ＦＢＣメモリの製造方法を示す断面図。 図１２２に続く、ＦＢＣメモリの製造方法を示す断面図。 図１２３に続く、ＦＢＣメモリの製造方法を示す断面図。 図１２４に続く、ＦＢＣメモリの製造方法を示す断面図。 第１５の実施形態に係るメモリセルの配線の配置を示す図。 ボディＢの平面図。 図１２７における１２８−１２８線に沿った断面図。 図１２７における１２９−１２９線に沿った断面図。 図１２７における１３０−１３０線に沿った断面図。 第１５の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図１３１に続く、ＦＢＣメモリの製造方法を示す断面図。 図１３２に続く、ＦＢＣメモリの製造方法を示す断面図。 第１５の実施形態に従った変形例によるＦＢＣメモリの構成を示す断面図。 第１５の実施形態に従った変形例によるＦＢＣメモリの構成を示す断面図。
符号の説明
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＳＬ…ソース線
ＭＣＡ…メモリセルアレイ
ＶＢＬ１…第１の電位
ＶＷＬ１…第２の電位
ＶＢＬＬ…第３の電位
ＶＷＬＨ…第４の電位
ＶＳＬ…ソース線電位

Claims (5)

  1. ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、前記ドレインに接続されたビット線と、前記ビット線に交差するワード線と、前記ビット線のうち選択された選択ビット線および前記ワード線のうち選択された選択ワード線に接続された選択セルのデータを読み出し、あるいは、該選択セルへデータを書き込むセンスアンプとを備え、
    前記メモリセルへデータを書き込むときに、
    前記選択ワード線に接続された複数の第１の選択セルに前記多数キャリアの多い状態を示す第１の論理データを書き込むために、該第１の選択セルに対応する前記ビット線に第１の電位を印加し、かつ、前記選択ワード線に第２の電位を印加する第１のサイクルを実行し、
    前記第１の選択セルのうち前記ビット線によって選択された第２の選択セルへ前記多数キャリアの少ない状態を示す第２の論理データを書き込むために、該第２の選択セルに対応する前記ビット線に第３の電位を印加し、かつ、前記選択ワード線に第４の電位を印加する第２のサイクルを実行することを具備し、
    前記第１のサイクルにおいて、前記第２の電位は、前記ソースの電位を基準とした場合および前記第１の電位を基準とした場合に、前記多数キャリアの極性に対して逆極性にバイアスされた電位であり、
    前記第２のサイクルにおいて、前記第４の電位は、前記ソースの電位を基準とした場合および前記第３の電位を基準とした場合に、前記多数キャリアの極性と同じ極性にバイアスされた電位であることを特徴とする半導体記憶装置の駆動方法。
  2. 支持基板と、
    前記支持基板の表面上に設けられたバック絶縁膜と、
    前記バック絶縁膜上に設けられた半導体層と、
    前記半導体層内に設けられたソース層と、
    前記半導体層内に設けられたドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記支持基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、
    前記第２のボディ部分の側面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備えた半導体記憶装置。
  3. 半導体基板と、
    半導体基板の上方に設けられた半導体層と、
    前記半導体層に設けられたソース層と、
    前記半導体層に設けられたドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記半導体基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、
    前記第２のボディ部分の側面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に面するように設けられたゲート電極と、
    前記第１のボディ部分の側面に設けられたバックゲート絶縁膜と、
    前記バックゲート絶縁膜に面するように設けられたプレートと、
    を備えた半導体記憶装置。
  4. 半導体基板と、
    半導体基板の上方に設けられた半導体層と、
    前記半導体層に設けられたソース層と、
    前記半導体層に設けられたドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられた第１のボディ部分および前記第１のボディ部分から前記半導体基板の表面に対して垂直方向に延伸している第２のボディ部分を含み、電気的に浮遊状態であり、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出するボディと、
    前記ボディの側面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に面するように設けられたゲート電極と、
    前記ソース層、前記ドレイン層および前記ボディを含む複数のメモリセルと、
    第１の方向に延伸するビット線と、
    前記第１の方向において隣接する前記半導体層に挟まれた複数の絶縁分離領域と、を備え、
    隣接する絶縁分離領域の第１の方向に沿った距離と前記ゲート電極の第１の方向に沿った幅が等しいことを特徴とする半導体記憶装置。
  5. 前記ゲート電極の延伸方向に向いている前記第２のボディ部分の２つの側面は、両方とも、前記ゲート絶縁膜を介して前記ゲート電極に面していることを特徴とする請求項２から請求項４に記載の半導体記憶装置。
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