CN101238522B - 用于改变电浮动体晶体管的编程持续时间和/或电压的设备 - Google Patents
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Abstract
描述了许多发明以及这些发明的许多方面和实施例，例如用于读取、写入和/或操作包括电荷存储在晶体管的主体中的电浮动体晶体管的存储单元阵列的半导体存储单元的电路和技术。在一个方面，本发明涉及存储器操作(例如恢复、写入、刷新)的一个或多个独立可控的参数，用于向存储单元中编程或写入数据状态。在一个实施例中，该参数是向存储单元中编程或写入预定数据状态的时间量。在另一个实施例中，该可控参数是在向存储单元中编程或写入预定数据状态期间施加到栅极、漏极区域和/或源极区域的控制信号的电压的幅度。事实上，该可控参数可以是时间和电压幅度两者。特别地，存储单元阵列可以包括例如逻辑器件(例如微处理器)的一部分集成电路装置或一部分存储装置(例如分立的存储器)。
Description
相关申请
本申请要求下述申请的优先权：(1)2005年10月31提交的标题为“Method and Apparatus for Varying the Programming Duration of aFloating Body Transistor，and Memory Cell，Array，and/or DeviceImplementing Same”的美国临时申请第60/731,668号；(2)2005年11月14日提交的标题为“Method and Apparatus for Varying theProgramming Duration of a Floating Body Transistor，and Memory Cell.Array，and/or Device Implementing Same”的美国临时申请第60/736,613号。这些临时申请的全部内容通过引用包含在此。
技术领域
本发明涉及一种半导体存储单元、阵列、结构和装置以及用于控制和/或操作这种单元、阵列和装置的技术，更具体地，在一个方面，涉及一种动态随机存取存储(“DRAM”，dynamic random access memory)单元、阵列、结构和装置，其中，存储单元包括存储有电荷的电浮动体(electrically floating body)。
背景技术
存在利用改善性能、减少漏电流和增强整体标度(scaling)的技术、材料和装置来使用和/或制造高级集成电路的持续趋势。绝缘体上半导体(SOI，Semiconductor-on-Insulator)是一种可以在其上或其中(下文中统称为其“上”)制造或者布置这种装置的材料。这种装置已知为SOI装置，并且包括例如部分耗尽(PD，partially depleted)、完全耗尽(fullydepleted)装置、多栅极(例如双栅极或者三栅极)装置和Fin-FET。
一种类型的动态随机存取存储单元主要基于SOI晶体管的电浮动体效应(例如，参见美国专利6,969,662，其通过引用包含于此)。在这一点
上，动态随机存取存储单元可以由具有沟道的PD或者FD SOI晶体管(或者在体材料(bulk material)/衬底中形成的晶体管)构成，所述晶体管被布置为邻近体并且通过栅介质与其隔离。晶体管的体区域(body region)从布置在体区域下方的绝缘层(或者例如体型材料/衬底中的非导电区域)来看是电浮动的。通过SOI晶体管的体区域内的电荷的浓度来确定存储单元的状态。
参考图1A、1B和1C，在一个实施例中，半导体DRAM阵列10包括多个存储单元12，每个存储单元由具有栅极16、电浮动的体区域18、源极区域20和漏极区域22的晶体管14构成。体区域18布置在源极区域20和漏极区域22之间。此外，体区域18布置在可以是绝缘区域(例如在SOI材料/衬底中)或者非导电区域(例如在体型材料/衬底中)的区域24上或者上方。绝缘或者非导电区域24可以布置在衬底26上。
通过对选择的字线28、选择的源极线30和/或选择的位线32施加适当的控制信号将数据写入选择的存储单元，或者从所选择的存储单元读取数据。作为响应，载荷子积累在电浮动体区域18中，或者从电浮动体区域18发出和/或射出载荷子，其中，由电浮动体区域18中的载流子的量来定义数据状态。特别地，专利’662的全部内容，包括其中所描述和示出的例如特征、属性、架构、配置、材料、技术和优点，通过引用包含于此。
如上所述，DRAM阵列10的存储单元12通过在例如N沟道晶体管的体区域18中积累多数载流子(电子或者空穴)34或者从N沟道晶体管的体区域18发出/射出多数载流子(电子或者空穴)34来工作(参见图2A和2B)。在这一点上，经由例如源极区域20和/或漏极区域22附近的碰撞电离在存储单元12的体区域18中积累多数载流子(在这个示例中是“空穴”)34表示逻辑高或者“1”数据状态(参见图2A)。经由例如正向偏置源极/主体结和/或漏极/主体结而从体区域18发出或者射出多数载流子30表示逻辑低或者“0”数据状态(参见图2B)。
特别地，至少为了本讨论的目的，逻辑高或者状态“1”对应于体区域中的多数载流子相对于未编程的装置和/或以逻辑低或者状态“0”编程的装置提高后的浓度。相反地，逻辑低或者状态“0”对应于体区域中的多数载流子相对于未编程的装置和/或以逻辑高或者状态“1”编程的装置降低后的浓度。
通过施加大于晶体管门限电压的小漏极偏压和栅极偏压来执行传统的读取。通过存储在浮动体中的电荷来确定所感测的漏极电流，这使得可
以区分状态“1”和“0”。浮动体存储装置具有与两个不同的逻辑状态“1”和“0”相对应的两个不同的电流状态。
在一种传统的技术中，通过对晶体管的漏极施加小偏压以及施加大于晶体管的门限电压的栅极偏压来读取存储单元。在这一点上，在使用N型晶体管的存储单元的情况下，对一个或多个字线28施加正电压，以使得能够读取与该字线相关联的存储单元。存储在晶体管的电浮动体区域中的电荷确定/影响漏极电流的量。因此，传统的读取技术感测响应于在存储单元的晶体管的栅极上的预定电压的施加而提供/产生的沟道电流的量，以确定存储单元的状态；浮动体存储单元可以具有与两个或者多个不同的逻辑状态相对应的两个或者多个不同的电流状态(例如与两个不同的逻辑状态“1”和“0”相对应的两个不同的电流条件/状态)。
简而言之，用于具有N沟道型晶体管的存储单元的传统的写入编程技术经常通过沟道碰撞电离(参见图3A)或者通过带间隧穿(栅致漏极泄露“GIDL”，gate-induced drain leakage)(参见图3B)来提供过剩的多数载流子。可以使用例如背栅脉冲(参见图4C)经由漏极侧空穴去除(参见图4A)、源极侧空穴去除(参见图4B)或者漏极和源极空穴去除来去除多数载流子。
可以使用包括例如相对于传统技术提供低功耗的技术的其他技术来对具有电浮动体晶体管14的存储单元12进行编程/读取。例如，可以使用在下述专利文件中所说明和示出的技术和电路对存储单元12进行编程、读取和/或控制：2006年8月24日提交的标题为“Memory Cell andMemory Cell Array Having an Electrically Floating Body Transistor，andMethod of Operating Same”的美国非临时专利申请第11/509,188号(以下称为“申请’188”)，其通过引用包含于此。在一个方面，申请’188涉及允许低功率存储器编程并且提供更大的存储器编程窗口(两者都是相对于至少传统的编程技术)的编程、读取和/或控制方法。
参考图5，在一个实施例中，申请’188利用(分别)施加到存储单元12的晶体管14的栅极16、源极区域20和漏极区域22的控制信号(具有预定电压，例如Vg＝0v，Vs＝0v，Vd＝3v)来使用、写入或者编程逻辑“1”或者逻辑高。该控制信号引发或者引起碰撞电离和/或雪崩倍增现象(图5)。与传统的方法相反，控制信号的预定电压经由电浮动体中的碰撞电离和/或雪崩倍增在存储单元的晶体管中编程或者写入逻辑“1”。在一个实施例中，优选通过施加到栅极16的控制脉冲来启动和/或引发负责
浮动体中的碰撞电离和/或雪崩倍增的双极晶体管电流。该脉冲可以引发沟道碰撞电离，其提高浮动体的电势并且导通双极电流。所述方法的优点是与其他技术相比产生了更大量的过剩多数载流子。
此外，参考图6，当在存储单元12的晶体管14中写入或者编程逻辑“0”时，在申请’188的一个实施例中，将控制信号(具有不同的预定电压(例如Vg＝1.5v、Vs＝0v和Vd＝0v)，并且在至少一个实施例中大于保持电压(如果适用))(分别)施加到存储单元12的晶体管14的栅极16、源极区域20和漏极区域22。该控制信号引发或者提供从晶体管14的电浮动体去除多数载流子。在一个实施例中，通过源极区域20和漏极区域22从体区域18中去除、消除或者射出多数载流子(参见图6)。在该实施例中，以逻辑“0”写入或者编程存储单元12也可以相对于传统技术消耗更少的功率。
当在存储单元阵列配置中实现存储单元12时，在对存储单元阵列的一个或多个其他存储单元12编程时对于特定存储单元12实现“保持”操作以增强该特定存储单元12的数据保留特性是有益的。存储单元12的晶体管14可以经由施加到存储单元12的晶体管14的栅极16、源极区域20和漏极区域22的控制信号(具有预定电压)的施加而被置于“保持”状态。该控制信号组合地在与栅介质32和电浮动体区域18之间的界面接近的区域中提供、引起和/或引发多数载流子积累(参见图7)。在该实施例中，在晶体管14是N沟道型晶体管的情况下，优选对栅极16施加负电压。
参考图8，在申请’188的一个实施例中，可以通过对晶体管14的栅极16、源极区域20和漏极区域22施加控制信号(具有预定电压，例如Vg＝-0.5v，Vs＝3v和Vd＝0v)来读取和/或确定存储单元12的数据状态。该信号在存储逻辑状态“1”的那些存储单元12中组合地引发和/或引起双极晶体管电流。对于被编程为逻辑状态“0”的那些存储单元，该控制信号不在被编程为“0”状态的单元中引发和/或引起相当大的、实际或者充分可测量的双极晶体管电流(参见如上所述通过引用包含于此的申请，188)。
如上所述，可以使用施加到字线28的正电压来执行读取。因此，对装置10的晶体管14周期地提供正栅极偏压和负栅极偏压之间的脉冲，所述正栅极偏压(1)将多数载流子(对于N沟道晶体管为空穴)驱动离开晶体管14的栅极绝缘体32和体区域18之间的界面，(2)使得少数载流
子(对于N沟道晶体管为电子)从源极区域20和漏极区域22流入在栅极16下面形成的沟道中，所述负栅极偏压使得多数载流子(对于N沟道晶体管为空穴)在晶体管14的栅极16和体区域18之间的界面中或者附近积累。
参考图9A，施加到栅极16的正电压提供正栅极偏压，使得(1)少数载流子34的沟道在栅极16下方形成，并且(2)在与栅极16和体区域18的界面“相对”的区域中的体区域18中积累多数载流子30。在此，少数载流子(即N沟道晶体管中的电子)可以在栅极氧化物32和浮动体区域18的界面下方的沟道中流动，其中，一部分少数载流子34被半导体中的缺陷(通常由从一个材料类型到另一个的过渡建立或者引起)“捕获”或者被“捕获”在该缺陷中。
参考图9B，当对栅极16施加负电压时，栅极偏压是负的，这基本上消除了栅极16(或者栅极氧化物32)下方的少数载流子34的沟道。然而，一部分少数载流子可能保持“陷在”(通常由电子36所示出的)界面缺陷中。
一部分被捕获的电子36与(由于负栅极偏压)被吸引到栅极16的多数载流子重新组合，因此，位于浮动体区域18内的多数载流子30的净电荷可能随着时间而减少(例如参见相对于图9A的图9C)。这种现象可以表现为电荷泵。因此，(读写操作期间)正、负栅极偏压之间的脉冲可以减少存储单元12中的净电荷量，其继而可以逐渐消除存储在存储单元12中的数据。
解决该问题的一种技术是在每个读取操作后执行写入操作以恢复多数载流子30的净电荷。特别地，电荷下降的另外一个来源是随着时间的泄露和重新组合。该第二效果要求定期刷新。
参考图10和11，当使用传统技术读取或者感测存储单元12的数据状态时，必须执行写入操作以恢复数据状态“1”。另外，必须定期执行写入操作以刷新数据状态。传统上，使用对每个操作提供相同或者固定持续时间的电路来实现这些操作。因此，这些写入操作将会是不能互相区分的且每一个存储操作的持续时间是相同的而与操作(例如恢复和刷新)无关。
发明内容
在此，描述和示出了多个发明。本发明既不限于任何单一方面和其实
施例，也不限于该方面和/或实施例的任何组合和/或置换。此外，可以单独使用或者与本发明的一个或多个其他方面和/或其实施例组合使用本发明的每个方面和/或其实施例。为了简洁，在此不单独讨论置换或者组合中的许多。
在第一主要方面，本发明涉及一种集成电路装置，其包括：存储单元阵列，其具有多个存储单元，其中，每个存储单元包括(例如布置在体型半导体衬底上/中或者SOI型衬底上/中的)电浮动体晶体管，电浮动体晶体管包括源极区域、漏极区域和布置在源极和漏极区域之间的电浮动的体区域以及布置在体区域之上的栅极。每个存储单元包括：(i)第一数据状态，其表示电浮动体晶体管的体区域中的第一电荷，以及(ii)第二数据状态，其表示电浮动体晶体管的体区域中的第二电荷。
这一方面的集成电路装置包括耦合到存储单元阵列、用于对存储单元中的一个或多个编程的电路。该用于对存储单元中的一个或多个编程的电路包括控制信号产生电路，其耦合到存储单元，用于产生具有时间特性的第一预定编程操作和第二预定编程操作的控制信号。该电路还包括可编程持续时间电路(例如，一个或多个可编程计数器、寄存器和/或RC电路)，其耦合到控制信号产生电路，用于控制第一预定编程操作和第二预定编程操作的一个或多个控制信号的时间特性，其中，第一预定编程操作的一个或多个控制信号(例如，施加到电浮动体晶体管的栅极、源极区域和/或漏极区域的信号)的时间特性与第二预定编程操作的相应的控制信号的时间特性不同。
可编程持续时间电路可以包括多个电路，该多个电路包括：(i)第一电路，用于控制写入操作的一个或多个控制信号的时间特性；以及(ii)第二电路，用于控制刷新操作的一个或多个控制信号的时间特性。在另一个实施例中，可编程持续时间电路可以包括：(i)第一电路，用于控制写入操作的一个或多个控制信号的时间特性；以及(ii)第二电路，用于控制恢复操作的一个或多个控制信号的时间特性。可编程持续时间电路还可以包括：(i)第一电路，用于控制写入操作的一个或多个控制信号的时间特性；(ii)第二电路，用于控制刷新操作的一个或多个控制信号的时间特性；以及(iii)第三电路，用于控制恢复操作的一个或多个控制信号的时间特性。
在一个实施例中，可编程持续时间电路包括：(i)第一寄存器，用于存储表示写入操作的一个或多个控制信号的时间特性的第一值；以及(ii)
第二寄存器，用于存储表示刷新操作的一个或多个控制信号的时间特性的第二值。该实施例的可编程持续时间电路可以进一步包括：(i)多路复用器，其耦合到第一和第二寄存器，用于作为响应输出第一或者第二值之一；以及(ii)可编程定时器，其耦合到多路复用器，用于分别使用第一值或者第二值来产生表示写入操作或者刷新操作的一个或多个控制信号的时间特性的信号。
在另一个实施例中，可编程持续时间电路包括：(i)第一寄存器，用于存储表示写入操作的一个或多个控制信号的时间特性的第一值；(ii)第二寄存器，用于存储表示刷新操作的一个或多个控制信号的时间特性的第二值；以及(iii)第三寄存器，用于存储表示恢复操作的一个或多个控制信号的时间特性的第三值。该实施例的可编程持续时间电路还可以包括：(i)多路复用器，其耦合到第一、第二和第三寄存器，用于作为响应输出第一、第二或者第三值之一；以及(ii)可编程定时器，其耦合到多路复用器，用于分别使用第一值、第二值或者第三值来产生表示写入操作、刷新操作或者恢复操作的一个或多个控制信号的时间特性的信号。
用于针对多个预定存储器操作对存储单元中的一个或多个编程的电路可以进一步包括可编程电压电路，其耦合到控制信号产生电路，用于控制第一预定编程操作和第二预定编程操作的一个或多个控制信号的电压的幅度特性。第一预定编程操作的一个或多个控制信号(例如，施加到电浮动体晶体管的栅极、源极区域和/或漏极区域的信号)的电压幅度特性与第二预定编程操作的相应的控制信号的电压幅度特性不同。可编程电压电路可以包括多个电路，该多个电路包括：第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性。可编程电压电路可以包括多个电路，该多个电路包括：第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及第二电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
确实，可编程电压电路可以包括多个电路，该多个电路包括：(i)第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；(ii)第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性；以及(iii)第三电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
在另一个主要方面中，本发明涉及一种集成电路装置，该集成电路装置包括：存储单元阵列，其具有多个存储单元，其中，每个存储单元包括(例如布置在体型半导体衬底上/中或者SOI型衬底上/中的)电浮动体晶体管，电浮动体晶体管包括源极区域、漏极区域、布置在源极和漏极区域之间的电浮动的体区域以及布置在体区域之上的栅极。每个存储单元包括：(i)第一数据状态，其表示电浮动体晶体管的体区域中的第一电荷，以及(ii)第二数据状态，其表示电浮动体晶体管的体区域中的第二电荷
。
这一方面的集成电路装置包括耦合到存储单元阵列的用于对存储单元中的一个或多个编程的电路，其中，该电路包括控制信号产生电路，其耦合到存储单元，用于产生具有电压幅度特性的第一预定编程操作和第二预定编程操作的控制信号。该电路还包括可编程电压电路，其耦合到控制信号产生电路，用于控制第一预定编程操作和第二预定编程操作的一个或多个控制信号(例如，施加到电浮动体晶体管的栅极、源极区域和/或漏极区域中的信号)的电压的幅度特性。第一预定编程操作的一个或多个控制信号的电压幅度特性与第二预定编程操作的相应的控制信号的电压幅度特性中的至少一个不同。
在一个实施例中，可编程电压电路包括多个电路，该多个电路包括：第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性。在另一个实施例中，可编程电压电路包括多个电路，该多个电路包括：第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及第二电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。在又一实施例中，可编程电压电路包括多个电路，该多个电路包括：(i)第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；(ii)第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性；以及(iii)第三电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
可编程电压电路可以包括：(i)第一寄存器，用于存储表示写入操作的一个或多个控制信号(例如，施加到电浮动体晶体管的栅极、源极区域和/或漏极区域中的控制信号)的电压幅度特性的第一值；以及(ii)第二寄存器，用于存储表示刷新操作的一个或多个控制信号的电压幅度特性的第二值。可编程电压电路可以包括：(i)第一寄存器，用于存储表示写入操作的一个或多个控制信号的电压幅度特性的第一值；(ii)第二寄存器，用于存储表示刷新操作的一个或多个控制信号的电压幅度特性的第二
值；以及(iii)第三寄存器，用于存储表示恢复操作的一个或多个控制信号的电压幅度特性的第三值。
再一次，在此描述和示出了许多发明和所述发明的多个方面。本发明内容不是本发明的范围的穷尽。此外，本发明内容不旨在限定本发明，并且不应当以这种方式解释本发明内容。虽然在本发明内容中描述和/或概述了特定实施例，但是应当理解本发明不限于该实施例、描述和/或概述，也不限于以这种方式限定的权利要求。事实上，从下面的描述、图示和权利要求，与在本发明内容中呈现的实施例不同和/或类似的许多其他实施例将是明显的。另外，虽然在本发明内容中描述了各种特征、属性和优点并且/或者各种特征、属性和优点根据其将是明显的，但是应当理解，该特征、属性和优点不必在本发明的一个、部分或者全部的实施例中，并且事实上，不必存在于本发明的任何实施例中。
附图说明
在随后的详细说明过程中将参考附图。这些附图示出了本发明的不同方面，并且在适当的位置类似地标注在不同的附图中示出相似结构、部件、材料和/或元件的附图标记。应当理解，除了具体示出的结构、部件、材料和/或元件之外，结构、部件、材料和/或元件的各种组合是可预期的，并且在本发明的范围内。
此外，在此描述和示出了许多发明。本发明既不限于任何单一方面，也不限于其实施例，也不限于该方面和/或实施例的任何组合和/或置换。此外，本发明的每个方面和/或其实施例可以单独使用或者与本发明的一个或多个其他方面和/或其实施例组合使用。为了简洁，在此不单独讨论许多置换和组合。
图1A是包括多个由一个电浮动体晶体管构成的存储单元的现有技术DRAM阵列的示意性图示；
图1B是由一个电浮动体晶体管(PD-SOI NMOS)构成的示例性现有技术存储单元的三维视图；
图1C是沿着线C-C，截取的图1B的现有技术存储单元的截面图；
图2A和2B是由一个电浮动体晶体管(PD-SOI NMOS)构成的现有技术存储单元的浮动体、源极和漏极区域的用于给定数据状态的电荷关系的示例性示意图示；
图3A和3B是用于将存储单元编程为逻辑状态“1”(即在图1B的存储单元的晶体管(在这个示例性实施例中是N型沟道晶体管)的电浮动体中产生或者提供过剩多数载流子)的传统方法的示例性示意图和一般图示；通过沟道电子碰撞电离(图3A)和通过GIDL或者带间隧穿(图3B)来产生或者提供在这些示例性实施例中的多数载流子；
图4A至4C是用于将存储单元编程为逻辑状态“0”(即通过从图1B的存储单元的晶体管的电浮动体中去除多数载流子而提供相对较少的多数载流子)的传统方法的示例性示意图和一般图示；可以通过晶体管的漏极区域/端子来去除多数载流子(图4A)，通过晶体管的源极区域/端子来去除多数载流子(图4B)，经由使用施加到存储单元的晶体管的衬底/背侧端子的背栅脉冲通过晶体管的漏极和源极区域/端子来去除多数载流子(图4C)；
图5示出申请’188的一个方面中通过在存储单元的晶体管的电浮动体中产生、存储和/或提供过剩多数载流子而将存储单元编程为逻辑状态“1”的的示例性实施例的示例性示意图(和控制信号电压关系)；
图6示出申请’188的一个方面中通过在存储单元的晶体管的电浮动体中产生、存储和/或提供(与被编程为逻辑状态“1”的存储单元的电浮动体中的多数载流子的数量相比)相对较少的多数载流子而将存储单元编程为逻辑状态“0”的示例性实施例的示例性示意图(和控制信号)，其中，通过对存储单元的晶体管的栅极施加控制信号(例如编程脉冲)来通过漏极和源极端子去除多数载流子(写入“0”)；
图7示出申请’188的一个方面中保持或者维持存储单元的数据状态的示例性实施例的示例性示意图(和控制信号)；
图8示出申请’188的一个方面中通过感测响应于在存储单元的晶体管的栅极上的预定电压的施加而提供/产生的电流的量来读取存储单元的数据状态的示例性实施例的示例性示意图(和控制信号)；、
图9A至9C是由图1B的存储单元(在读取和写入操作期间)的正、负栅极偏压之间的脉冲引起的电荷关系和电荷泵现象的示例性示意图和一般图示；
图10示出作为传统的读取和写入(编程)操作的结果的电浮动体区域中的电荷随着时间的改变；
图11是示出用于实现传统的写入、恢复和刷新操作的与命令控制器
和写入控制器相结合的传统的固定延迟元件电路的示意性图示；
图12是示出根据本发明的一个方面的与命令控制器和控制信号产生电路(例如写入控制器)相结合的可编程持续时间电路的示意性图示，所述可编程持续时间电路用于实现写入操作(例如用于写入数据状态“1”的操作、恢复和/或刷新操作)的可编程/可控制持续时间；
图13A和13B是示出根据本发明的一个方面的与命令控制器和控制信号产生电路相结合的图12的可编程持续时间电路的一个实施例的示意性图示，其中，所述可编程持续时间电路包括多个持续时间电路以提供多个不同的写入或者读取操作(例如，用于写入数据状态“1”的操作、恢复和/或刷新存储器的操作)的可编程/可控制持续时间；
图14示出根据本发明的一个方面的由与用于实现不同的写入操作的多个不同的持续时间相结合的传统的读取和可变写入(编程)操作引起的电浮动体区域中的电荷随着时间的改变，所述不同的写入操作包括(a)写入数据状态“1”操作、(b)恢复操作和(c)刷新操作；
图15A至15C是根据本发明的一个方面的与命令控制器和控制信号产生电路相结合的图12的可编程持续时间电路的实施例的示意性图示，其中，所述可编程持续时间电路包括多个持续时间电路，该多个持续时间电路可以(例如经由外部电路或者命令控制器)被单独地编程以提供多个不同的存储器操作(例如，用于写入数据状态“1”的操作、恢复和/或刷新操作)的可编程/可控制持续时间；在一个实施例中，可以在持续时间电路中存储持续时间控制信息(图15A)，而在其他实施例中，可以在持续时间存储寄存器中存储持续时间控制信息(图15B和15C)；
图16A至16C是根据本发明的用于实现与具有可编程持续时间电路的存储装置相结合的控制器/处理器的示例性构造和/或实施例的示意性图示；
图16D和16E是根据本发明的特定方面的可以实现存储单元阵列(和特定外围电路)的示例性集成电路装置的示意性方框图图示；
图16F和16G是根据本发明的特定方面的尤其包括存储单元阵列、数据感测和写入电路、存储单元选择和控制电路的集成电路装置的实施例的示意性方框图；
图17A至17E是示出根据本发明的一个方面的与命令控制器和控制信号产生电路相结合的可编程电压电路的实施例的示意性图示，其中，所
述可编程电压电路包括多个可编程电压电路以提供用于多个不同的存储器操作(例如，用于写入逻辑状态“1”的操作、恢复和/或刷新操作)的可编程/可控制电压；
图18A和18B是示出根据本发明的一个方面的参数调整电路的实施例的示意性图示，所述参数调整电路包括与命令控制器和控制信号产生电路(例如写入控制器)相结合的多个可编程参数电路，其中，所述多个可编程参数电路各自包括可编程电压电路和/或可编程持续时间电路中的至少一个，以(分别)提供用于多个存储器操作(例如，用于写入数据状态“1”的操作、恢复和/或刷新操作)的可编程/可控制电压和/或可编程/可控制持续时间；
图19是示出根据本发明的一个方面的与控制信号产生电路(例如写入控制器)相结合的可编程持续时间电路的示意性图示，所述可编程持续时间电路用于实现写入操作(例如，用于写入给定数据状态的操作、恢复和/或刷新操作)的可编程/可控制持续时间；
图20是与图19的可编程持续时间电路的特定操作相关联的根据本发明的特定方面的示例性时序图。
具体实施方式
首先，应当注意，在此描述了许多发明以及这些发明的多个方面和实施例。本发明涉及用于读取、写入和/或操作包括电荷存储在晶体管体中的电浮动体晶体管的半导体存储单元、阵列、架构和装置的电路和技术。本发明还涉及实现这种电路和技术的半导体存储单元、阵列、架构和装置。特别地，存储单元和/或存储单元阵列可以包括例如逻辑器件(诸如微控制器或者微处理器)的一部分集成电路装置或者一部分存储器(诸如分立存储器)。
具体地，在一个方面，本发明涉及用于给定存储器操作(例如恢复、写入、刷新)的独立可控参数以向存储单元中编程或者写入预定数据状态(例如在存储单元中编程或者写入数据状态“1”)。该参数可以基于时间(temporal based)或者基于电压的。在一个实施例中，该参数是向存储单元中编程或者写入预定数据状态(例如数据状态“1”)的时间量。在另一个实施例中，该可控参数是在向存储单元中编程或者写入预定数据状态(例如数据状态“1”)期间施加到栅极、漏极区域和/或源极区域的控制
信号的电压幅度。事实上，该可控参数可以是时间(用于诸如恢复、写入、刷新的给定存储器操作的向存储单元中编程或者写入预定数据状态的时间量)和电压幅度(一个或多个控制信号的电压的幅度)两者。以这种方式，因为能够定制、控制和/或编程例如在实现特定的存储器操作(例如恢复、写入和刷新操作)中所使用的电压的持续时间，集成电路可以观察到改善的功率和速度性能。
参考图12，在一个实施例中，本发明包括可编程持续时间电路36，其提供一个或多个信号以控制存储器操作(例如写入、刷新或者恢复)的持续时间，所述存储器操作将存储器阵列的一个或多个存储单元编程为预定存储器状态。可控持续时间电路36从命令控制器38(例如状态机、微处理器、微控制器、分立逻辑块和/或可编程门阵列)接收表示存储器操作(例如写入、刷新或者恢复)的一个或多个信号。可编程持续时间电路36的输出提供到控制信号产生电路40(例如写入控制器)，其作为响应针对表示可编程持续时间电路36的输出的持续时间产生适当的控制信号，以实现预定编程操作(例如写入、刷新或者恢复)。因此，在该实施例中，可编程持续时间电路36经由预定存储器操作(例如读取、写入、刷新)的执行来确定或者控制向存储单元中编程或者写入预定数据状态(例如数据状态“1”)的时间量。
参考图13A，在一个实施例中，可编程持续时间电路36包括多个可编程持续时间电路42a-x，其是独立可控的，以提供预定存储器操作(例如恢复、写入、刷新)的期望持续时间。在一个实施例中，每个持续时间电路42a-x耦合到控制信号产生电路40以提供用于相应的存储器操作(例如恢复、写入逻辑状态“1”和刷新)的编程持续时间。持续时间电路42a-x可以是模拟或者数字电路(或其组合)，例如，可编程RC延迟电路、一个或多个数字计数器(其中，控制数据被存储在相关联的寄存器中，如下面所说明的，所述控制数据表示相关联的控制信号的时间特性)，和/或无论已知或者后来开发的用于提供存储器操作的调整后的可编程或者可控持续时间的任何电路或线路、技术将落入本发明的范围内。
继续参考图13A，在一个实施例中，在操作中，一个或多个独立可控/可编程持续时间电路42a-x独立地控制分别用于写入、恢复和刷新存储器操作或者循环的数据状态“1”的编程持续时间。命令控制器38按照命令输入44所指定的来确定存储器操作或者循环。命令控制器38对(在信号线44上提供的)命令输入进行解码，并且作为响应经由存储器操作命令
信号46a-x确定指定的存储器操作或者循环。由存储器操作或者编程命令信号46a-x确定的有效可编程持续时间电路42a-x中的一个或多个向控制信号产生电路40提供信号，该信号表示针对相应的存储器操作或者循环(例如写入、恢复和刷新编程操作)的数据状态“1”的编程持续时间。如上所述，控制信号产生电路40(例如写入控制器)响应于有效的可编程持续时间电路42a-x的输出产生具有所表示的时间特性的适当的控制信号以实现预定编程操作(例如写入、刷新或者恢复)。
参考图13B，在一个实施例中，可编程持续时间电路36包括三个可编程持续时间电路42a-c。在该实施例中，可编程持续时间电路42a在写入操作期间提供与用于编程逻辑状态“1”的持续时间相对应的一个或多个信号。可编程持续时间电路42b提供与用于执行恢复存储器操作的持续时间相对应的一个或多个信号。此外，可编程持续时间电路42c提供与用于执行刷新存储器操作的持续时间相对应的一个或多个信号。
因此，当命令控制器38确定所指定的存储器操作或者循环(如由在信号线44上提供的命令输入所限定的)是写入逻辑状态“1”时，存储器操作命令信号46a启动持续时间电路42a，向控制信号产生电路40提供表示执行写入逻辑状态“1”存储器操作的持续时间的数据。类似地，当命令控制器38确定所指定的存储器操作或者循环是恢复存储器操作时，存储器操作命令信号46b启动持续时间电路42b，向控制信号产生电路40提供表示执行恢复存储器操作的持续时间的数据。此外，当命令控制器38对信号线44上的信号进行解码并且确定指示了刷新存储器操作时，存储器操作命令信号46c启动持续时间电路42c，向控制信号产生电路40提供表示执行刷新存储器操作的持续时间的数据。
控制信号产生电路40响应于来自可编程持续时间电路36的信号针对基于有效的持续时间电路42a-c的输出的持续时间产生适当的控制信号(例如写入/编程控制信号)48(例如参见上述背景技术部分)。因此，在该实施例中，持续时间电路42a-c调整预定存储单元12的预定编程操作的持续时间(例如实现写入、恢复和/或刷新操作的控制信号的时间特性)。
特别地，(例如，在存储单元的先前的状态未指定或者包含数据状态“0”情况下)可以将写入数据状态“1”操作或者循环描述为向存储单元中编程或者存储数据状态“1”。因此，可以假定先前的状态是数据状态“0 ”，以保证在存储单元的电浮动体区域中积累足够的多数载流子以实现正确的数据“1”状态(例如参见图14中的“时间t1”)。
此外，可以将恢复操作或者循环描述为在读取操作或者循环后执行的操作，以补偿由于读取操作的执行例如电荷泵导致的任何电荷下降。(与写入操作或者循环相比)这种下降通常是轻微的下降；因此，与写入数据状态“1”操作相比可以减少编程持续时间，这是因为需要很少的编程时间来积累由于执行读取操作或者循环(例如作为电荷泵现象的结果)而“损失”的少量多数载流子(例如参见图14中的“时间t2”)。以这种方式，在该存储器操作之间编程持续时间的减少可以改善功率和速度性能。
可以将刷新操作或者循环描述为所执行的抵消随着时间变化的存储单元的物理参数的改变的操作，以例如补偿由于泄露和重新组合而导致的电荷下降。因为在存储在晶体管14的电浮动体中的电荷的下降使存储单元12的状态未知之前执行刷新操作或者循环，因此刷新操作或者循环的持续时间小于写入操作或者循环的持续时间但是大于恢复操作或者循环的持续时间(例如参见图14中的“时间t3”)。如上所述，刷新操作和写入操作之间的编程持续时间的减少因为能够定制、控制和/或编程刷新操作的持续时间而改善了功率和速度性能。
在一个实施例中，对持续时间电路42a编程以提供5至30纳秒(nanosecond)(优选在10至20纳秒之间)的写入数据状态“1”操作的持续时间；对持续时间电路42b编程以提供1至30纳秒(优选在2至5纳秒之间)的恢复操作的持续时间；并且对持续时间电路42c编程以提供3至10纳秒(优选在5至8纳秒之间)的刷新操作的持续时间。以这种方式，用于恢复和刷新的减少的/可控/可编程操作或者循环时间可以产生改善的功率和速度性能。事实上，由于在每个读取操作后需要恢复操作并且定期地需要执行刷新操作，因此性能增益很显著。
特别地，可以使用独特/特定或者一般/平均的经验数据、测试数据和/或理论或者数学关系来确定操作的持续时间。所有用于确定适当的操作持续时间的技术，不论是现在已知的或者后来开发的，将落入本发明的范围内。
持续时间电路42可以是一次可编程的(例如在测试期间或者在制造时被编程)或者多次可编程的(例如在测试、启动/加电期间、在初始化序列期间和/或在(现场)操作期间)。例如，在一个实施例中，持续时间控制信息可以“存储”在驻留在持续时间电路42中的每一个内的电路(例如熔丝或反熔丝(anti-fuse)、或者DRAM、SRAM、ROM、PROM、EPROM、EEPROM单元和/或固定延迟电路)中(例如参见图15A)。在
另一个实施例中，持续时间控制信息可以经由编程信号线提供到和/或存储在持续时间电路42中。在例如使用熔丝或者反熔丝的情况下，其他技术是本领域技术人员(或者考虑到本公开)公知的。
在又一个实施例中，持续时间控制信息可以存储在持续时间存储寄存器电路50中。在该实施例中，可以在例如启动/加电时和/或在初始化序列期间向持续时间电路42a-c提供持续时间控制信息(例如参见图15B和15C)。可以经由装置的封装上的一个或多个特定引脚的状态的具体配置或者经由外部电路或者外部装置来确定持续时间控制信息(例如参见图15B)。可选地，例如可以由命令控制器38在启动/加电时、在初始化序列期间和/或在操作期间提供持续时间控制信息(例如参见图15C)。
持续时间存储寄存器电路50可以是永久、半永久或者临时(即直到重新编程为止的)存储装置，例如驻留(即集成)在装置中的DRAM、SRAM、ROM、PROM、EPROM、EEPROM单元。如上所述，命令控制器38可以通过引脚配置或状态或者通过驻留在芯片之外(例如布置在该存储装置所驻留的存储卡上)的电路经由熔丝或者反熔丝的状态来控制持续时间存储寄存器电路50。
在一个实施例中，在操作中，可以定期和/或间歇地对一个或多个持续时间电路42和/或持续时间存储寄存器电路50重新编程以提供增强的、最佳的、期望的和/或预定的给定存储器操作(例如恢复和刷新存储器操作)的持续时间。在这一点上，在一个实施例中，命令控制器38和/或(芯片之外的)控制电路可以定期和/或间歇地重新编程要由一个或多个持续时间电路42实现的持续时间。以这种方式，可以调整或者重新编程给定操作的持续时间以提供用于存储器操作(例如写入、刷新或恢复)的增强的、最佳的、期望的和/或预定的持续时间。因此，可以通过对持续时间电路42进行调整或者重新编程而定期和/或间歇地改善给定存储装置的功率和/或速度性能。
特别地，命令控制器38和/或控制电路(其可以在芯片上或者在芯片之外)可以使用任何编程算法，无论是现在已知的或者后来开发的，来提供用于存储器操作(例如写入、刷新和/或恢复)的增强的、最佳的、期望的和/或预定的持续时间。
参考图16A至16C，可以在外部控制器/处理器52(例如存储器控制器、微处理器和/或图形处理器)中实现控制电路(在该实施例中其在芯片外)。可以在模块100上实现外部控制器/处理器52(例如参见图16A)，
所述模块100在具有分布式总线架构的系统1000中(例如参见图16B)和/或在具有点对点(point-point)架构的系统1000中(例如参考图16C)。在每个实施例中，作为响应，控制器/处理器52可以向存储装置10提供控制存储器操作(例如写入、刷新或者恢复)的持续时间的信息。
如上所述，可以在具有存储部分和逻辑部分的集成电路装置(例如参见图16D)或者主要是存储装置的集成电路装置(例如参见图16E)中实现存储单元和/或存储单元阵列以及本发明的电路。存储器阵列可以包括以多个行列排列的多个存储单元，其中，每个存储单元包括电浮动体晶体管。存储器阵列可以由N沟道、P沟道和/或两种类型的晶体管构成。事实上，存储器阵列的外围电路(例如数据感测电路(例如感测放大器或者比较器)、存储单元选择和控制电路(例如字线和/或源极线驱动器)以及行列地址解码器)可以包括P沟道和/或N沟道型晶体管。
例如，参考图16F和16G，集成电路装置可以包括阵列10，阵列10具有多个存储单元12、数据写入和感测电路36以及存储单元选择和控制电路38。数据写入和感测电路36从所选择的存储单元12读取数据并且向所选择的存储单元12写入数据。在一个实施例中，数据写入和感测电路36包括多个数据感测放大器。每个数据感测放大器接收至少一个位线32和参考产生器电路的输出(例如电流或者电压参考信号)。在一个实施例中，数据感测放大器可以是在美国非临时专利申请第11/299,590号(美国专利申请公开US 2006/0126374，Waller和Carman于2005年12月12日提交，标题为“Sense Amplifier Circuitry and Architecture to Write Datainto and/or Read Data from Memory Cells”，该申请的全部内容通过引用包含于此)中描述和示出的交叉耦合型感测放大器，用于感测存储在存储单元12中的数据状态和/或向存储单元12中写回数据。
如上所述，在一个方面，本发明涉及用于给定存储器操作(例如恢复、写入、刷新)的独立可控参数，以向存储单元中编程或者写入预定数据状态(例如，在存储单元中编程或者写入数据状态“1”)。在一个实施例中，可控参数是在向存储单元中编程或者写入预定数据状态(例如，写入数据状态“1”、在读取操作后恢复数据状态和/或刷新操作)期间施加到栅极、漏极区域和/或源极区域的控制信号的电压的幅度。
参考图17A至17E，在该实施例中，可编程电压电路54用于在向存储单元中编程或者写入预定数据状态期间对施加到栅极、漏极区域和/或源极区域的一个或多个控制信号的电压的幅度进行控制。可编程电压电路
54可以包括多个编程电压电路56a-x，其用于提供电压幅度信息，以控制信号产生电路40以执行一个或多个存储器操作(例如，写入数据状态“1”、在读取操作后恢复数据状态和/或刷新操作)。如上所述，控制信号产生电路40(例如写入控制器)响应于有效的可编程持续时间电路42a-x的输出产生具有所表示的电压幅度特性的适当的控制信号以执行预定编程操作(例如写入、刷新或者恢复)。以这种方式，因为能够定制、控制和/或编程例如在执行特定存储器操作(例如恢复、写入和刷新操作)中所使用的电压，集成电路可以观察到改善的功率和速度性能。
参考图17B，在一个实施例中，可编程电压电路54包括三个可编程电压电路56a-c。在该实施例中，可编程电压电路56a提供与用于向存储单元中写入逻辑状态“1”的编程电压的幅度相对应的一个或多个信号。可编程电压电路56b提供与用于执行恢复存储器操作的编程电压的幅度相对应的一个或多个信号。此外，可编程电压电路56c提供与用于执行刷新存储器操作的编程电压的幅度相对应的一个或多个信号。
特别地，对于持续时间电路42的编程能力，上述整个讨论完全适用于可编程电压电路56(例如，诸如在测试期间或者在制造时一次可编程，或者诸如在测试、启动/加电期间、在初始化序列期间和/或在(例如现场)操作期间多次可编程)(例如参见图17C至17E)。为了简洁，不重复那些讨论，但是其通过引用包含于此。
事实上，与涉及可控的编程持续时间的实施例相同，可以使用独特/特定或者一般/平均的经验数据、测试数据和/或理论或者数学关系来确定给定操作的编程电压水平。用于确定存储器操作的适当编程电压水平的所有技术，无论现在已知的或者后来开发的，将落入本发明的范围内。
可以在任何电浮动体存储单元和存储单元阵列中实现本发明(例如参见上面的背景技术部分)。事实上，在某些方面，本发明是具有每一个包括电浮动体晶体管的多个存储单元的存储器阵列和/或向该存储器阵列的一个或多个存储单元中写入或者编程数据的技术。在本发明的这个方面，可以独立地编程相邻的存储单元和/或共享字线的存储单元的数据状态。
存储器阵列可以由N沟道、P沟道和/或两种类型的晶体管构成。事实上，存储器阵列的外围电路(例如感测放大器或者比较器、行列地址解码器以及线驱动器(在此未示出))可以包括P沟道和/或N沟道型晶体管。在P沟道型晶体管用作存储器阵列中的存储单元12的情况下，根据本公开，适当的写入和读取电压(例如负电压)对于本领域技术人员是公知的。
因此，为了简洁，将不重复这些讨论。
此外，可以结合任何电浮动体存储单元(即包括至少一个电浮动体晶体管的存储单元)和/或(在其他类型的存储单元中)使用这种电浮动体存储单元的架构、布局、结构和/或配置来使用本发明的电路和技术。在这一点上，可以在以下美国临时和非临时专利申请中说明和示出的存储单元、构造、布局、结构和/或配置中实现使用本发明的技术读取、编程和/或刷新状态的电浮动体晶体管：
(1)美国非临时专利申请第10/450,328号，Fazan等在2003年6月10日提交，标题为“Semiconductor Device”(现在是美国专利6,969,662)；
(2)美国非临时专利申请第10/487,157号，Fazan等在2004年2月18日提交，标题为“Semiconductor Device”(现在是美国专利7,061,050)；
(3)美国非临时专利申请第10/829,877号，Ferrant等在2004年4月22日提交，标题为“Semiconductor Memory Cell，Array，Architectureand Device，and Method of Operating Same”(现在是美国专利7,085,153)；
(4)美国非临时专利申请第11/096,970号，Ferrant等提交，标题为“Semiconductor Memory Device and Method of Operating Same”(现在是美国专利7,085,156)；
(5)美国非临时专利申请第10/941,692号，Fazan等在2004年9月15日提交，标题为“Low Power Programming Technique for a OneTransistor SO1 Memory Device & Asymmetrical Electrically FloatingBody Memory Device，and Method of Manufacturing Same”(美国专利申请公开第2005/0063224号)；
(6)美国非临时专利申请第11/304,387号，Okhonin等在2005年12月15日提交，标题为“Bipolar Reading Technique for a Memory CellHaving an Electrically Floating Body Transistor”(美国专利申请公开第2006/0131650号)；
(7)美国非临时专利申请第11/453,594号，Okhonin等在2006年6月15日提交，标题为“Method for Reading a Memory Cell Having anElectrically Floating Body Transistor，and Memory Cell and ArrayImplementing Same”；
(8)美国非临时专利申请第11/509,188号，Okhonin等在2006年8
月24日提交，标题为“Memory Cell and Memory Cell Array Having anElectrically Floating Body Transistor，and Methods of Operating Same”(见上)；以及
(9)美国非临时专利申请第11/515,667号，Bauser在2006年9月5日提交，标题为“Method and Circuitry to Generate a Reference Currentfor Reading a Memory Cell，and Device Implementing Same”。
这9个美国专利申请的全部内容，包括例如在此描述和示出的发明、特征、属性、架构、配置、材料、技术和优点，通过引用包含于此。为了简洁，不重复那些讨论；而包括与存储单元、架构、布局、结构相关的讨论的那些讨论(文本和图示)的全部内容通过引用包含于此。
特别地，可以使用在上面引用的9个美国专利申请中描述和示出的任意控制电路来控制(例如编程或者读取)存储单元(其具有一个或多个晶体管，每个晶体管包括应变(strained)电浮动体区域)。为了简洁，不重复那些讨论，而其通过引用包含于此。事实上，所有存储单元选择和控制电路以及用于对包括具有应变电浮动体区域的晶体管的存储单元进行编程、读取、控制和/或操作的技术，无论现在已知的或者后来开发的，将落入本发明的范围内。
例如，可以使用公知的电路和技术(无论是否是传统的)，包括在上面引用的9个专利申请中所描述的电路和技术，来读取存储在或者写入DRAM阵列/装置10的存储单元12中的数据。本发明还可以使用在美国专利申请第10/840,902号中描述和示出的读取电路和技术，其由Portmann等在2004年5月7日提交，并且标题为“Reference CurrentGenerator，and Method of Programming，Adjusting and/or OperatingSame”(现在是美国专利6,912,150)。
另外，本发明可以使用在美国专利申请第11/515,667号中描述和示出的读取操作技术，其由Bauser在2006年9月5日提交，标题为“Methodand Circuitry to Generate a Reference Current for Reading a MemoryCell，and Device Implementing Same”。美国专利申请第11/515,667号的全部内容通过引用包含于此。
此外，可以使用感测放大器(未示出)来读取存储在存储单元12中的数据。感测放大器可以使用电压或者电流感测技术来感测存储在存储单元12中的数据状态。在电流感测放大器的情况下，电流感测放大器可以
比较单元电流与参考电流，例如参考单元的电流(未示出)。从该比较，可以确定存储单元12是否包含逻辑高(在体区域18内相对较多的多数载流子34)或者逻辑低数据状态(在体区域18内包含相对较少的多数载流子28)。该电路及其配置在本领域中是公知的。
还应当注意，虽然(上面所描述的)示例性实施例中的每个存储单元12包括一个晶体管14，但是存储单元12可以包括两个晶体管，如在申请第10/829,877号中描述和示出的，其由Ferrant等在2004年4月22日提交，标题为“Semiconductor Memory Cell，Array，Architecture and Device，and Method of Operating Same”(美国专利申请公开第2005/0013163号，现在是美国专利7,085,153)。如上所述，可以结合在此描述和示出的发明使用在申请第10/829,877号中描述和示出的任意架构、布局、结构和/或配置以及编程和读取操作。为了简洁，不重复那些讨论；而是通过引用将其包含于此。
此外，如上所述，可以结合在以下美国临时专利申请的发明、存储单元、存储器阵列和存储装置中的一个或多个以及用于对半导体存储单元、阵列和装置进行编程、读取、控制和/或操作的技术来使用或者实现本发明：
(1)美国非临时专利申请第11/304,387号，Okhonin等在2004年12月15日提交，标题为“Bipolar Reading Technique for a Memory CellHaving an Electrically Floating Body Transistor”(美国专利申请公开第2006/0131650号)；
(2)美国非临时专利申请第11/509,188号，Okhonin等在2006年8月24日提交，标题为“Memory Cell and Memory Cell Array Having anElectrically Floating Body Transistor，and Methods of Operating Same”(见上)；以及
这两个美国申请的全部内容，包括例如在此描述和示出的发明、特征、属性、架构、配置、材料、技术和优点，通过引用包含于此。为了简洁，不重复那些公开；而包括与存储单元、架构、布局、结构相关的讨论的那些讨论(文本和图示)的全部内容通过引用包含于此。
可以使用公知的技术和/或材料来制造电浮动存储单元、晶体管和/或存储阵列。事实上，可以使用任何制造技术和/或材料，无论现在已知的还是后来开发的，来制造电浮动体存储单元、晶体管和/或存储器阵列。
例如，本发明可以使用硅(无论体型还是SID的)、锗、硅/锗、砷化镓或者可以形成晶体管的任何其他半导体材料。事实上，电浮动晶体管、存储单元和/或存储器阵列可以使用在以下申请中描述和示出的技术：Fazan于2004年7月2日提交的标题为“Integrated Circuit Device，and Methodof Fabricating Same”序号为10/884,481的非临时专利申请和/或Bassin于2006年10月12日提交的标题为“One Transistor Memory Cell havinga Strained Electrically Floating Body Region，and Method of OperatingSame”的分配有序号11/580,169的非临时专利申请(以下统称为“集成电路装置专利申请”)。集成电路装置专利申请的全部内容，包括例如在此描述和示出的发明、特征、属性、架构、配置、材料、技术和优点，通过引用包含于此。
事实上，存储器阵列10(其包括SOI存储器晶体管)可以与SOI逻辑晶体管集成，如在集成电路装置专利申请中所描述和示出的。例如，在一个实施例中，集成电路装置包括存储部分(其具有例如PD或者FD SOI存储晶体管14)和逻辑部分(其具有例如高性能晶体管，诸如FinFET、多栅极晶体管和/或非高性能晶体管(例如，不具有高性能晶体管的性能特性的单栅极晶体管，未示出))。此外，集成电路装置专利申请的全部内容，包括例如在此描述和示出的发明、特征、属性、构造、配置、材料、技术和优点，通过引用包含于此。
此外，存储器阵列可以由N沟道、P沟道和/或两种类型的晶体管以及部分耗尽和/或完全耗尽型晶体管构成。例如，存储器阵列的外围电路(例如，感测放大器或者比较器、行列地址解码器以及线驱动器(在此未示出))可以包括完全耗尽型晶体管(无论P沟道和/或N沟道型的)。可选地，该电路可以包括部分耗尽型晶体管(无论P沟道和/或N沟道型的)。存在将部分耗尽和/或完全耗尽型晶体管集成在同一衬底上的多种技术(例如，参见美国非临时专利申请第10/487,157号，Fazan等在2004年2月18日提交，标题为“Semiconductor Device”(美国专利申请公开第2004/0238890号))。所有这些技术，无论现在已知的还是后来开发的，将落入本发明的范围内。
特别地，电浮动体晶体管14可以是对称或者不对称装置。在晶体管14是对称的情况下，源极和漏极区域本质上是可互换的。但是，在晶体管14是非对称装置的情况下，晶体管14的源极或漏极区域具有不同的电、物理、掺杂浓度和/或掺杂分布特性。因此，非对称装置的源极或者漏极
区域通常是不可互换的。尽管如此，存储单元的电浮动N沟道晶体管的漏极区域(无论源极和漏极区域是可互换还是不可互换的)是晶体管连接到位线/感测放大器的区域。
在此描述和示出了许多发明。虽然描述和示出了本发明的特定实施例、特征、属性和优点，但是应当理解，从描述和图示本发明的许多其他以及不同和/或类似的实施例、特征、属性和优点是明显的。因此，在此描述和示出的本发明的实施例、特征、属性和优点不是穷尽的，应当理解，本发明的这种其他的、类似的以及不同的实施例、特征、属性和优点在本发明的范围内。
例如，如上所述，可控参数可以是时间(针对诸如恢复、写入和/或刷新的给定存储器操作向存储单元中编程或写入预定数据状态的时间量)和电压幅度(一个或多个控制信号的电压的幅度)(例如参见图18A)。在该实施例中，参数调整电路58包括多个可编程参数电路60a-x。可编程参数电路60a-x每个包括可编程持续时间电路42和可编程电压电路56中的至少一个，以针对多个存储器操作(例如用于写入数据状态“1”的操作、恢复和/或刷新操作)分别提供可编程/可控的持续时间和可编程/可控的电压。特别地，可编程参数电路60a-x可以包括可编程持续时间电路42和/或可编程电压电路56(参见图18B)。可编程持续时间电路42和可编程电压电路56的所有置换和组合将落入本发明的范围内。为了简洁，在此不详细讨论所有这种置换和组合。
对于持续时间电路42和电压电路56的可编程能力的上述全部讨论全部适用于图18A和18B的实施例。为了简洁，不重复那些讨论，但是其通过引用包含于此。
此外，虽然作为不同的元件或者电路示出的可编程持续时间电路36的特定电路和命令控制器38的特定电路可以“组合”为一个或多个电路块，其尤其针对基于有效的持续时间电路42a-c的输出的持续时间产生适当的控制信号(例如用于执行写入/编程操作)。如下面所讨论的，该电路块尤其是状态机、微处理器、微控制器、分立逻辑块和/或可编程门阵列。
此外，可编程持续时间电路可以使用模拟和/或数字电路和技术来实现本发明。例如，参考图19，在一个实施例中，可以使用可编程定时器(例如计数器)向数字控制器电路(例如状态机、微处理器、微控制器、分立逻辑块和/或可编程门阵列)提供时间数据，该数字控制器电路产生施加到控制信号产生电路40的控制信号。作为响应，控制信号产生电路
40在编程信号线48上产生适当/合适的写入信号。在该实施例中，数字控制器电路经由控制将多路复用器的哪个输入施加到可编程定时器的SEL_REG来选择合适的时间数据。可编程定时器“计数”到预定值，并且向数字控制器电路输出时间数据(即CNTDONE)，并且作为响应，数字控制器电路产生具有表示时间数据的长度的脉冲(参考图20中的示例性时序图)。
具体地，参考图19和20，可编程定时器关于输出CNTDONE产生几个脉冲，输出CNTDONE将由数字控制器用来产生一系列可变控制脉冲PULSE1、PULSE2、PULSE等。通过可编程定时器的时钟输入CLKCNT的多个时间段(t1、t2、…、tn)确定CNTDONE上的每个脉冲之间的时间段。存储在持续时间存储寄存器电路50的寄存器中的至少一个中的数据确定或者控制每个时间段的持续时间。
可以通过设置存储第一持续时间t1的SEL REG的寄存器编号使用对应于第一控制脉冲t1的持续时间的时钟脉冲的数量来初始化可编程定时器。因此，在该实施例中，数字控制器电路选择合适的寄存器(其是由所选择的/所期望的编程操作确定的)。特别地，数字控制器电路可以产生或者提供其他控制信号(未示出)；例如，数字控制器电路可以复位特定电路，并且(经由CNTIN)向可编程定时器加载适当的数据。
振荡器可以提供驱动可编程定时器的重复信号。特别地，可以在例如测试期间选择外部时钟TCLK。
可编程定时器可以向上或者向下计数。在该示例性/说明性实施例中，可编程定时器响应于时钟CLKCNT的每个下降沿而递减。输出的计数值可以提供给逻辑电路(例如或非(NOR)门)以检测作为响应输出信号CNTDONE的零值。数字控制器电路在第一控制脉冲持续时间的结尾处终止编程操作。
特别地，在该实施例中，将PULSEn输出信号提供给控制信号产生电路40(例如写入控制器)，来产生控制信号以实现预定存储单元12的写入、恢复和/或刷新操作，其中，该控制信号具有用于预定编程操作的合适的时间特性。
继续参考图19，在该实施例中，持续时间存储寄存器电路50可以包括多个寄存器，每个寄存器存储表示一个或多个存储器或者编程操作(例如恢复、写入和刷新)的一个或多个时间特性的控制信息。对于持续时间
存储寄存器电路50的上述讨论可适用于此处；为了简洁，不重复该讨论。
在要控制的事件是连续(sequential)的情况下，可以使用单个可编程定时器和数字控制器电路。在这些情况下，对于写入、恢复和刷新操作中的每一个可以使用一系列寄存器。
特别地，虽然该说明书的特定部分(文本和图示)涉及诸如与数据状态“1”有关的恢复、写入和/或刷新操作的存储器操作，但是本发明也适用于其他存储器操作，诸如与数据状态“0”有关的恢复、写入和/或刷新操作。因此，可控参数不仅可以是时间和/或电压幅度，而且可控参数可以应用于一个或多个操作，诸如恢复、写入和/或刷新(无论对于数据状态“1”和/或数据状态“0”)。
事实上，可以针对N型沟道装置/晶体管和/或P型沟道装置/晶体管实现可控参数。即，这里所描述的本发明(及其实施例)全部适用于P沟道装置/晶体管。在该实施例中，体区域中的多数载流子是电子，少数载流子是空穴；施加到栅极的电压是正的，而施加到源极和漏极区域的电压是负的。
此外，可控参数(时间和电压)、存储器操作(恢复、写入和刷新)、数据状态(逻辑“1”和逻辑“0”)和装置的类型(N沟道或P沟道)的所有置换和组合将落入本发明的范围内。例如，可以针对用于数据状态“1”或数据状态“0”、或者两者的恢复操作控制时间和/或电压特性。此外，可以对于N型沟道、P型沟道或者两者控制该参数。此外，可以根据时间控制针对恢复数据状态“0”的存储器操作，而相对于另一个操作(例如刷新)可以经由电压(施加到栅极、源极区域和漏极区域的电压)来控制针对写入数据状态“0”的操作。
事实上，在控制存储器操作的持续时间的情况下，该持续时间可能是0秒，这意味着对于一个、部分或者全部循环该存储器操作被“跳过”或者未被执行。为了简洁，如上所述，虽然在此未详细讨论，但是可控参数(时间和电压)、编程操作(例如恢复、写入和刷新)、数据状态(逻辑“1”和逻辑“0”)和装置的类型(N型沟道或者P型沟道)的所有置换和组合将落入本发明的范围内。
本发明的上述实施例仅仅是示例性的。其不旨在穷尽或者将本发明限制到所公开的确定形式、技术、材料和/或配置。可以进行许多变形和变化，应当理解，可以使用其他实施例，并且可以进行操作改变，而不脱离
本发明的范围。因为提供上述实施例的说明用于示例性图示/描述，因此本发明的范围不仅仅限于上述说明。
Claims (24)
1.一种集成电路装置，包括：
存储单元阵列，其具有多个存储单元，其中，每个存储单元包括电浮动体晶体管，其中，所述电浮动体晶体管包括：
源极区域；
漏极区域；
体区域，布置在所述源极区域和所述漏极区域之间，其中，所述体区域是电浮动的；以及
栅极，布置在所述体区域上方；
其中，每个存储单元包括：(i)第一数据状态，其表示所述电浮动体晶体管的所述体区域中的第一电荷，以及(ii)第二数据状态，其表示所述电浮动体晶体管的所述体区域中的第二电荷；
电路，其耦合到所述存储单元阵列，用于对存储单元中的一个或多个编程，其中，所述电路包括：
控制信号产生电路，其耦合到存储单元，用于产生具有时间特性的第一预定编程操作和第二预定编程操作的控制信号；以及
可编程持续时间电路，其耦合到所述控制信号产生电路，用于控制所述第一预定编程操作和所述第二预定编程操作的一个或多个控制信号的时间特性；
其中，所述第一预定编程操作的一个或多个控制信号的时间特性与所述第二预定编程操作的相应的控制信号的时间特性不同。
2.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的时间特性；以及
第二电路，用于控制刷新操作的一个或多个控制信号的时间特性。
3.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的时间特性；以及
第二电路，用于控制恢复操作的一个或多个控制信号的时间特性。
4.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的时间特性；
第二电路，用于控制刷新操作的一个或多个控制信号的时间特性；以及
第三电路，用于控制恢复操作的一个或多个控制信号的时间特性。
5.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括多个RC延迟电路。
6.根据权利要求1所述的集成电路装置，其中，所述第一预定编程操作的一个或多个控制信号包括施加到电浮动体晶体管的栅极、源极区域和漏极区域中的两个或多个上的信号。
7.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括：
第一寄存器，用于存储表示写入操作的一个或多个控制信号的时间特性的第一值；以及
第二寄存器，用于存储表示刷新操作的一个或多个控制信号的时间特性的第二值。
8.根据权利要求7所述的集成电路装置，其中，所述可编程持续时间电路还包括：
多路复用器，其耦合到所述第一和第二寄存器，用于作为响应输出所述第一或者第二值之一；以及
可编程定时器，其耦合到所述多路复用器，用于分别使用所述第一值或者第二值来产生表示所述写入操作或者所述刷新操作的一个或多个控制信号的时间特性的信号。
9.根据权利要求1所述的集成电路装置，其中，所述可编程持续时间电路包括：
第一寄存器，用于存储表示写入操作的一个或多个控制信号的时间特性的第一值；
第二寄存器，用于存储表示刷新操作的一个或多个控制信号的时间特性的第二值；以及
第三寄存器，用于存储表示恢复操作的一个或多个控制信号的时间特性的第三值。
10.根据权利要求9所述的集成电路装置，其中，所述可编程持续时间电路还包括：
多路复用器，其耦合到所述第一、第二和第三寄存器，用于作为响应输出所述第一、第二或者第三值之一；以及
可编程定时器，其耦合到所述多路复用器，用于分别使用所述第一值、第二值或者第三值来产生表示所述写入操作、所述刷新操作或者所述恢复操作的一个或多个控制信号的时间特性的信号。
11.根据权利要求1所述的集成电路装置，其中，所述电浮动体晶体管被布置在体型半导体衬底上/中或者SOI型衬底上/中。
12.根据权利要求1所述的集成电路装置，其中，耦合到所述存储单元阵列的、用于针对多个预定存储器操作对存储单元中的一个或多个编程的所述电路还包括：
可编程电压电路，其耦合到所述控制信号产生电路，用于控制所述第一预定编程操作和所述第二预定编程操作的一个或多个控制信号的电压幅度特性；
其中，所述第一预定编程操作的一个或多个控制信号的电压幅度特性与所述第二预定编程操作的相应的控制信号的电压幅度特性不同。
13.根据权利要求12所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及
第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性。
14.根据权利要求13所述的集成电路装置，其中，所述写入操作的一个或多个控制信号包括施加到电浮动体晶体管的栅极、源极区域和漏极区域中的两个或多个上的信号，所述刷新操作的一个或多个控制信号包括施加到电浮动体晶体管的栅极、源极区域和漏极区域中的两个或多个上的信号。
15.根据权利要求12所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及
第二电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
16.根据权利要求12所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；
第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性；以及
第三电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
17.一种集成电路装置，包括：
存储单元阵列，其具有多个存储单元，其中，每个存储单元包括电浮动体晶体管，其中，所述电浮动体晶体管包括：
源极区域；
漏极区域；
体区域，布置在所述源极区域和所述漏极区域之间，其中，所述体区域是电浮动的；以及
栅极，布置在所述体区域之上；
其中，每个存储单元包括：(i)第一数据状态，其表示所述电浮动体晶体管的所述体区域中的第一电荷，以及(ii)第二数据状态，其表示所述电浮动体晶体管的所述体区域中的第二电荷；
电路，其耦合到所述存储单元阵列，用于对存储单元中的一个或多个编程，其中，所述电路包括：
控制信号产生电路，其耦合到存储单元，用于产生具有电压幅度特性的第一预定编程操作和第二预定编程操作的控制信号；以及
可编程电压电路，其耦合到所述控制信号产生电路，用于控制所述第一预定编程操作和所述第二预定编程操作的一个或多个控制信号的电压幅度特性；
其中，所述第一预定编程操作的一个或多个控制信号的电压幅度特性与所述第二预定编程操作的相应的控制信号的电压幅度特性不同。
18.根据权利要求17所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及
第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性。
19.根据权利要求17所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；以及
第二电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
20.根据权利要求17所述的集成电路装置，其中，所述可编程电压电路包括多个电路，所述多个电路包括：
第一电路，用于控制写入操作的一个或多个控制信号的电压幅度特性；
第二电路，用于控制刷新操作的一个或多个控制信号的电压幅度特性；以及
第三电路，用于控制恢复操作的一个或多个控制信号的电压幅度特性。
21.根据权利要求17所述的集成电路装置，其中，所述可编程电压电路包括：
第一寄存器，用于存储表示写入操作的一个或多个控制信号的电压幅度特性的第一值；以及
第二寄存器，用于存储表示刷新操作的一个或多个控制信号的电压幅度特性的第二值。
22.根据权利要求17所述的集成电路装置，其中，所述可编程电压电路包括：
第一寄存器，用于存储表示写入操作的一个或多个控制信号的电压幅度特性的第一值；
第二寄存器，用于存储表示刷新操作的一个或多个控制信号的电压幅度特性的第二值；以及
第三寄存器，用于存储表示恢复操作的一个或多个控制信号的电压幅度特性的第三值。
23.根据权利要求17所述的集成电路装置，其中，所述第一预定编程操作的一个或多个控制信号包括施加到电浮动体晶体管的栅极、源极区域和漏极区域中的两个或多个上的信号。
24.根据权利要求17所述的集成电路装置，其中，所述电浮动体晶体管被布置在体型半导体衬底上/中或者SOI型衬底上/中。
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