JP2009004043A - メモリの駆動方法、および、半導体記憶装置 - Google Patents

メモリの駆動方法、および、半導体記憶装置 Download PDF

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Abstract

【課題】リフレッシュ動作の頻度が少なく、データ保持時の消費電流が低く、さらに、小型化に優れたメモリを提供する。
【解決手段】メモリ駆動方法は、メモリセルのデータ劣化を回復させるリフレッシュ動作を実行する際に、フローティングボディの電位が或る臨界値よりも大きい場合には、フローティングボディ内に注入される多数キャリア数がフローティングボディから排出される多数キャリア数よりも多く、フローティングボディの電位が臨界値よりも小さい場合には、フローティングボディ内に注入される多数キャリア数がフローティングボディから排出される多数キャリア数よりも少ない。
【選択図】図３

Description

本発明はメモリの駆動方法および半導体記憶装置に係わり、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、通常の読出し／書込みが禁止される時間の割合(リフレッシュ・ビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。
また、ＦＢＣメモリは、メモリセルに電流を流してデータを書き込むため、電流駆動用のドライバのサイズを大きくする必要がある。よって、メモリセル自体は小さいにもかかわらず、メモリ全体のサイズ（チップサイズ）はそれほど小さくならない。即ち、メモリセルがチップに占める割合(セル占有率（cell efficiency)）が小さい。
上記問題に対処するために、ブロックリフレッシュが提案されている（非特許文献１および非特許文献２）。ブロックリフレッシュは、インパクトイオン化で“１”セルのみに正孔を供給し、次にチャージポンピング現象を利用して“０”セルおよび“１”セルの両方から正孔を引き抜く方法である。チャージポンピング現象は、シリコン基板とゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから引き抜かれる現象である。従って、界面準位の密度が重要である。界面準位の密度は、一般に、１０１０ｃｍ‐２程度である。よって、例えば、０．１μｍ×０．１μｍの面積を有するチャンネルに対して平均約１個の界面順位が存在することになる。つまり、界面順位の無いメモリセルが、かなりの高い確率で存在する。このように界面順位の無いメモリセルにとっては、ブロックリフレッシュ方式は有効ではなく、実用的な方法とは言えない。
ＦＢＣメモリセルがＮ型ＦＥＴで構成されている場合、通常、データ保持時には、ボディ電位をソース・ドレインの電位よりも低電位に落とし、それによりボディ内の正孔の蓄積状態を維持する。従って、“０”セルのみにおいてリテンション不良が生じ、“１”セルにおいてリテンション不良は起きない。このような状況において、“１”セルのみに正孔を供給することが可能であっても、かなり大きな割合で存在する“０”セルから正孔を引き抜くことができないブロックリフレッシュは、非現実的である。
P.Fazan, S.Okhonin and M.Nagoga, "A new block refresh concept for SOI floating body memories"IEEE Int. SOI Conference, pp.15-16, Sept., 2003. 米国特許第６, ９８２, ９１８号明細書 米国特許第７, １７０, ８０７号明細書
リフレッシュ動作の頻度が少なく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
本発明に係る実施形態に従ったメモリの駆動方法は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記ドレインに接続されたビット線と、前記ビット線と交差するワード線と、前記ソースに接続されたソース線とを備えたメモリの駆動方法であって、
前記メモリセルの第１の論理データの劣化および前記フローティングボディに蓄積されている前記多数キャリアの数が前記第１の論理データよりも少ない第２の論理データの劣化を回復させるリフレッシュ動作を実行する際に、
前記フローティングボディの電位が或る臨界値よりも大きい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも多く、
前記フローティングボディの電位が前記臨界値よりも小さい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも少ないことを特徴とする。
本発明に係る実施形態に従ったメモリの駆動方法は、ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記ドレインに接続されたビット線と、前記ビット線と交差するワード線と、前記ソースに接続されたソース線とを備えたメモリの駆動方法であって、
前記メモリセルの第１の論理データの劣化および前記フローティングボディに蓄積されている前記多数キャリアの数が前記第１の論理データよりも少ない第２の論理データの劣化を回復させるリフレッシュ動作を実行する際に、
Figure 2009004043
 （ＶＳＬは前記ソース線の電位であり、Ｖｔｈ１は前記第１の論理データを格納する前記メモリセルの閾値電圧であり、Ｖｔｈ０は前記第２の論理データを格納する前記メモリセルの閾値電圧であり、ＶＷＬＬは、データ保持時におけるワード線電位である）
前記第１の論理データを記憶するメモリセルおよび前記第２の論理データを記憶するメモリセルに対して式１〜式４または式５〜式８のいずれかの数式群を満たす前記ワード線の電位ＶＷＬおよび前記ビット線の電位ＶＢＬを、前記リフレッシュ動作中に印加することを特徴とする。
本発明による半導体記憶装置は、リフレッシュ動作の頻度が少なく、データ保持時の消費電流が低く、さらに、小型化に優れている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、ダミーセルＤＣ０、ＤＣ１と、ワード線ＷＬＬ０〜ＷＬＬｎ、ＷＬＲ０〜ＷＬＲｎ（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に（ｍ＋１）本ずつ設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶している。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａの回路がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランド（接地電位）との間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラムへ電位を印加することによって、ＤＱバッファを介してセンスアンプＳ／Ａからデータを読み出す。
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。活性化回数は、或るワード線を選択的に活性化させた回数である。
図２は、メモリセルＭＣの構造の一例を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
メモリセルＭＣにデータを書き込むいくつかの方法のうちの１つの方法を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
メモリセルＭＣからデータを読み出すいくつかの方法のうちの１つの方法を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化により“０”セルが “１”セルに変化してしまう危険性があるからである。
リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。より詳細には、リフレッシュ動作は、“１”セルにホールを補充し、尚且つ、“０”セルからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。
従来のリフレッシュでは、センスアンプがメモリセルＭＣのデータを一旦読み出しかつ該データと同一論理データをメモリセルＭＣへ書き戻す。しかし、本実施形態によるリフレッシュでは、センスアンプはメモリセルＭＣのデータを読み出さない。本実施形態によるリフレッシュでは、データ読出しを行うことなく、“０”セルおよび“１”セルの両方に適切な同一ワード線電位ＶＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に自律的にリフレッシュする。このようなリフレッシュを“自律リフレッシュ（autonomous refresh）”という。ワード線電位ＶＷＬおよびビット線電位ＶＢＬの満たすべき条件は後述する。
図３（Ａ）および図３（Ｂ）は、自律リフレッシュ動作を示す概念図である。図３（Ａ）は、“０”セルの自律リフレッシュ動作の開始時の様子を示し、図３（Ｂ）は、“１”セルの自律リフレッシュ動作の開始時の様子を示している。ワード線電位ＶＷＬおよびビット線電位ＶＢＬは、図４に示す範囲内に設定される。
ワード線電位ＶＷＬおよびビット線電位ＶＢＬをソース線電位ＶＳＬ（例えば、接地電位（０Ｖ））よりも大きくすることによって、ワード線ＷＬとボディ５０との容量結合およびビット線ＢＬとボディ５０との容量結合により、“０”セルおよび“１”セルの各ボディ５０の電位をソース電位ＶＳＬよりも高くする。これにより、ボディ−ソース間のｐｎ接合が順バイアスされる。この順バイアスによって、ボディ５０内のホールがソース６０へ引き抜かれる。このホールの引き抜きは、“０”セルおよび“１”セルの両方において生じる。さらに、ビット線電位ＶＢＬとワード線電位ＶＷＬを適当な値に選ぶことにより、“１”セルにおけるボディ−ドレイン間の接合で生じるインパクトイオンによる電流を、“０”セルにおけるそれよりも大きくすることができる。
このとき、“０”セルにおいては、図３（Ａ）に示すように、ボディ−ソース間の順バイアスによって単位時間当たりに引き抜かれるホールの数（フォワード電流Ｉｆｗｄ（０））は、ボディ−ドレイン間のインパクトイオン化で単位時間当たりに生じるホールの数（インパクトイオン化電流Ｉｉ／ｉ（０））よりも多く、尚且つ、“１”セルにおいては、図３（Ｂ）に示すように、ボディ−ソース間の順バイアスによって単位時間当たりに引き抜かれるホールの数（フォワード電流Ｉｆｗｄ（１））は、ボディ−ドレイン間のインパクトイオン化で単位時間当たりに生じるホールの数（インパクトイオン化電流Ｉｉ／ｉ（１））よりも少ない。このように動作させることによって、“０”セルに蓄積されたホールを減少させることができるとともに、“１”セルへホールを補充することができる。
［ケース１：ＶＢＬ＞ＶＳＬ］
図４は、インパクトイオン化によるホール発生割合の等高線を“０”セルおよび“１”セルに関して示したグラフである。Ｖｔｈ１は、“１”セルの閾値電圧を示し、Ｖｔｈ０は、“０”セルの閾値電圧を示す。図４の破線が“１”セルにおけるホール発生割合の等高線を示し、一点鎖線が“０”セルにおけるホール発生割合の等高線を示す。尚、図４および図５に示すラインＬ１〜Ｌ４はそれぞれ同じものである。ただし、図４では、理解を容易にするために、ソース線電位ＶＳＬを原点として示している。
図４に示すラインＬ１は、ＶＢＬ＝ＶＷＬ−Ｖｔｈ０を示すラインである。ラインＬ１の右下の領域は“０”セルの線形領域を示し、ラインＬ１の左上の領域は弱反転領域および飽和領域を示す。ラインＬ２は、ＶＷＬ＝Ｖｔｈ０を示すラインである。ラインＬ２とラインＬ１との間の領域は、“０”セルの飽和領域を示す。ラインＬ２の左側は、“０”セルの弱反転領域を示す。ラインＬ３は、ＶＢＬ＝ＶＷＬ−Ｖｔｈ１を示すラインである。ラインＬ３の右下の領域は“１”セルの線形領域を示し、ラインＬ３の左上の領域は弱反転領域および飽和領域を示す。ラインＬ４は、ＶＷＬ＝Ｖｔｈ１を示すラインである。ラインＬ４とラインＬ３との間の領域は、“１”セルの飽和領域を示す。ラインＬ４の左側は、“１”セルの弱反転領域を示す。インパクトイオン化は、主にメモリセルＭＣが飽和状態にあるときに起きるが、弱反転状態においても起きる場合がある。
“０”セルおよび“１”セルともに、矢印で示すようにワード線電位ＶＷＬおよびビット線電位ＶＢＬが高くなると、インパクトイオン化によるホール発生割合は上昇する。しかし“０”セルについては、ラインＬ１よりも右下の線形領域（ＶＢＬ＜ＶＷＬ−Ｖｔｈ０）において、インパクトイオン化は生じない。“１”セルにおいて、ラインＬ３よりも右下の線形領域（ＶＢＬ＜ＶＷＬ−Ｖｔｈ１）において、インパクトイオン化は生じない。さらに、注目すべき点は、ワード線電位ＶＷＬがソース線電位ＶＳＬを基準としてＶｔｈ０よりも小さい場合（ＶＷＬ−ＶＳＬ≦Ｖｔｈ０）に、“１”セルのインパクトイオン化によるホール発生割合は、“０”セルのそれよりも大きくなることである。換言すると、ＶＷＬ−ＶＳＬ≦Ｖｔｈ０を満たすことによって、“１”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（１）が“０”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（０）よりも大きくなる。例えば、ＶＷＬがＶｔｈ０の近傍に設定された場合、ビット線電位ＶＢＬを上昇させても、“０”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（０）は、ほとんど上昇しないが、“１”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（１）は上昇する。
さらに、ワード線電位ＶＷＬは、ソース線電位ＶＳＬよりも大きい必要がある。ワード線電位ＶＷＬをソース線電位ＶＳＬよりも大きくすることによって、ボディ５０の電位をソース６０よりも確実に高くすることができる。これにより、順バイアスをボディ−ソース間のｐｎ接合に印加し、ボディ５０内のホールをソース６０へ引き抜く。即ち、ワード線電位ＶＷＬは、ソース線電位ＶＳＬを基準としてＶｔｈ０以下であり、尚且つ、ソース線電位ＶＳＬよりも大きい電圧である必要がある。
さらに、データ保持時のワード線電位ＶＷＬＬは、通常、ソース線電位ＶＳＬよりも低く設定される。よって、ケース１では、リフレッシュ時のワード線電位ＶＷＬは、データ保持時のワード線電位ＶＷＬＬよりも大きい。
以上の条件を式で表すと、式１〜式４のようになる。
Figure 2009004043
以上の式１〜式４を満たすようにワード線電位ＶＷＬおよびビット線電位ＶＢＬを設定するが、自律リフレッシュを行うために必要である。
図５は、ケース１における自律リフレッシュを実行可能なワード線電位ＶＷＬおよびビット線電位ＶＢＬの範囲を示すグラフである。上記式１〜式４をグラフで示すと、図５の太線を境界として斜線で示された範囲Ｒ０となる。自律リフレッシュは、範囲Ｒ０内のいずれかのワード線電位ＶＷＬおよびビット線電位ＶＢＬを“０”セルおよび“１”セルに等しく印加することによって実現され得る。
図６は、自律リフレッシュを実現するための、フォワード電流Ｉｆｗｄおよびインパクトイオン化電流Ｉｉ／ｉのボディ電位依存性を示すグラフである。Ｖｂｏｄｙ（０）ｄは、“０”セルのボディにホールが或る程度蓄積され、データ“０”が劣化した状態を示す。Ｖｂｏｄｙ（１）ｄは、“１”セルのボディからホールが或る程度放出され、データ“１”が劣化した状態を示す。Ｖｂｏｄｙ（０）およびＶｂｏｄｙ（１）は、それぞれ自律リフレッシュ直後あるいは書込み直後の“０”セルおよび“１”セルのボディ電位を示す。
一般に、フォワード電流Ｉｆｗｄは、ソース線電位ＶＳＬおよびビット線電位ＶＢＬを一定とすれば、ボディ電位Ｖｂｏｄｙによる指数関数で表される。本実施形態における自律リフレッシュでは、リフレッシュ期間中、常時、“０”セルおよび“１”セルに等しいビット線電位ＶＢＬ、等しいワード線電位ＶＷＬおよび等しいソース線電位ＶＳＬを印加する。このため、“０”セルおよび“１”セルのフォワード電流Ｉｆｗｄの相違は、それぞれのボディ電位の相違に依る。
また、フォワード電流Ｉｆｗｄとインパクトイオン化電流Ｉｉ／ｉとの交点は、インパクトイオン化電流とフォワード電流とが等しい状態であり、平衡点を示す。平衡点は、２つの安定な平衡点ＳＥＰ１、ＳＥＰ２、および、１つの不安定な平衡点ＵＳＰを含む。不安定な平衡点ＵＳＰは、２つの安定な平衡点ＳＥＰ１とＳＥＰ２との間に存在する。
不安定な平衡点ＵＳＰは平衡状態(インパクトイオン化電流とフォワード電流が等しい状態)ではあるが、不安定な状態である。つまり、ノイズ等によって少しでもこの平衡状態から外れれば、更に、そのずれが大きくなる。“０”セルおよび“１”セルがこの不安定な平衡点のボディ電圧Ｖｂｏｄｙｃ1を越えて劣化した場合（即ち、Ｖｂｏｄｙ（０）ｄ＞Ｖｂｏｄｙｃ1あるいはＶｂｏｄｙ（１）ｄ＜Ｖｂｏｄｙｃ1となった場合）、自律リフレッシュ動作によって“０”セルおよび“１”セルを元の記憶状態に回復させることはできない。従って、この不安定な平衡点ＵＳＰが自律リフレッシュを実行する際に臨界点となる。
以下、“０”セルおよび“１”セルは上記臨界点Ｖｂｏｄｙｃ1を越えて劣化していないものとする。データの劣化した“０”セルおよびデータの劣化した“１”セルに対して自律リフレッシュを実行する。データの劣化によって“０”セルおよび“１”セルの各ボディ電位は、それぞれ図６のＶｂｏｄｙ（０）ｄおよびＶｂｏｄｙ（１）ｄのように互いに接近する。
このような状況のもとで、式１〜式４を満たすようにワード線電位ＶＷＬおよびビット線電位ＶＢＬを設定することによって、図６に示すように“０”セルのフォワード電流Iｆｗｄ（０）ｄは、インパクトイオン化電流Ｉｉ／ｉ（０）ｄよりも大きくなり、尚且つ、“１”セルのインパクトイオン化電流Ｉｉ／ｉ（１）ｄは、“１”セルのフォワード電流Iｆｗｄ（１）ｄよりも大きくなる。
インパクトイオン化電流Ｉｉ／ｉ（０）ｄよりもフォワード電流Ｉｆｗｄ（０）ｄが大きいので、“０”セルでは、ホールが引き抜かれる。よって、ボディ電位は次第に低下する。ボディ電位が低下すると、フォワード電流Ｉｆｗｄが次第に低下する。フォワード電流Ｉｆｗｄがインパクトイオン化電流Ｉｉ／ｉと等しくなったときに、“０”セルは平衡状態となる。Ｖｂｏｄｙ（０）は平衡状態における“０”セルのボディ電位である。
一方、“１”セルでは、インパクトイオン化電流Ｉｉ／ｉ（１）ｄがフォワード電流Ｉｆｗｄ（１）ｄよりも大きいので、ホールが蓄積される。よって、ボディ電位が次第に上昇する。ボディ電位が上昇すると、フォワード電流Ｉｆｗｄが上昇する。フォワード電流Ｉｆｗｄが、インパクトイオン化電流Ｉｉ／ｉと等しくなったときに、“１”セルは平衡状態となる。Ｖｂｏｄｙ（１）は平衡状態における“１”セルのボディ電位である。
このように、自律リフレッシュでは、ワード線電位ＶＷＬおよびビット線電位ＶＢＬによってバイアスされた“０”セルおよび“１”セルの各ボディ電位は、それぞれの平衡状態の方向へ促進され、増幅される。これにより、自律リフレッシュ後、“０”セルと“１”セルとの信号差（電位差）を、データ書込み時とほぼ同等に戻すことができる。
また、大きなノイズなどの影響により、“０”セルおよび“１”セルの劣化の度合いが大きい場合、１サイクルの自律リフレッシュでは、“０”セルおよび“１”セルは、もとの平衡状態まで回復しない場合がある。このような場合、複数サイクルの自律リフレッシュを繰り返し実行することによって、“０”セルおよび“１”セルを最終的にもとの安定した平衡状態にすることができる。なお、この場合も、“０”セルおよび“１”セルのボディ電位は上記臨界点Ｖｂｏｄｙｃ１を越えて劣化していないものとする。
図７は、本実施形態によるＦＢＣメモリの動作を示すタイミング図である。尚、図７では、ソース線電位ＶＳＬは接地電位（０Ｖ）としている。まず、メモリセルアレイＭＣＡ内の各メモリセルＭＣにデータ“１”またはデータ“０”を書き込む。データ保持状態においては（０〜ｔ１）、ボディ−ソース間のｐｎ接合およびボディ−ドレイン間のｐｎ接合に対して逆バイアスが印加されるように、ワード線電位ＶＷＬを負電位ＶＷＬＬとする。このとき、ビット線電位ＶＢＬおよびソース線電位ＶＳＬは、ワード線電位ＶＷＬＬよりも高い電位であり、例えば、図７では接地電位である。これにより、ボディ−ソース間のｐｎ接合およびボディ−ドレイン間のｐｎ接合に流れるリーク電流が抑制され、データリテンション時間が長くなる。
データ保持状態からリフレッシュ動作に移行するとき（ｔ１〜ｔ２）、まず、ワード線電位ＶＷＬをデータ保持時のレベルＶＷＬＬからＶＷＬＬよりも高いＶＷＬ＿ｒｅｆへ立ち上げる。ＶＷＬ＿ｒｅｆは、接地電位よりも高い正電位である。その後、ｔ３〜ｔ４において、ビット線電位ＶＢＬをデータ保持時のレベル（ＶＳＬ＝０）よりも高いＶＢＬ＿ｒｅｆへ立ち上げる。ｔ４〜ｔ５におけるワード線電位ＶＷＬ＿ｒｅｆおよびビット線電位ＶＢＬ＿ｒｅｆは、式１〜式４を満たす電位であり、この期間に自律リフレッシュが実行される。尚、ソース線電位ＶＳＬは、接地電位に維持されている。
ワード線電位ＶＷＬおよびビット線電位ＶＢＬを、それぞれＶＷＬ＿ｒｅｆおよびＶＢＬ＿ｒｅｆにすると、ボディ−ゲート間の容量結合およびボディ−ドレイン間の容量結合によって、“０”セルおよび“１”セルのボディ電位は、ともに上昇する。しかし、もともと、“１”セルのボディ電位が“０”セルのボディ電位よりも高いので、ワード線電位ＶＷＬおよびビット線電位ＶＢＬを立ち上げた当初、“１”セルのボディ電位が“０”セルのボディ電位よりも高い電位まで上昇する。その電位差ΔＶｂ＿ｂｅｆｏｒｅによって、“０”セルと“１”セルとの間の閾値電圧差が生じる。その結果、上述の通り、“０”セルおよび“１”セルに等しいビット線電位および等しいワード線電位をそれぞれ印加しているが、インパクトイオン化電流Ｉｉ／ｉおよびフォワード電流Ｉｆｗｄが“０”セルと“１”セルとで相違する。
“１”セルではインパクトイオン化電流Ｉｉ／ｉがフォワード電流Ｉｆｗｄより大きいので、高い電位を維持できる。“０”セルでは、インパクトイオン化電流Ｉｉ／ｉよりフォワード電流Ｉｆｗｄが大きいので、ボディ電位が低下する。これにより、“１”セルと“０”セルとのボディ電位差は増幅される。
自律リフレッシュの期間中、常時、“０”セルおよび“１”セルに印加されるワード線電位ＶＷＬ＿ｒｅｆは等しく、“０”セルおよび“１”セルに印加されるビット線電位ＶＢＬ＿ｒｅｆは等しく、かつ、“０”セルおよび“１”セルに印加されるソース線電位ＶＳＬ（接地電位）は等しい。
その後、ｔ５〜ｔ６においてワード線電位ＶＷＬをデータ保持時の負電位レベルまで立ち下げる。ｔ７〜ｔ８において、ビット線電位ＶＢＬをデータ保持時の接地レベルまで立ち下げる。これにより、自律リフレッシュ動作が完了すると共に、メモリが再びデータ保持状態になる。
図７により、自律リフレッシュ後の“０”セルと“１”セルとのボディ電位差ΔＶｂ＿ａｆｔｅｒが自律リフレッシュ動作前の“０”セルと“１”セルとのボディ電位差ΔＶｂ＿ｂｅｆｏｒｅよりも大きく増幅されていることが分かる。
図８は、本実施形態によるＦＢＣメモリの他の動作を示すタイミング図である。図８に示す動作は、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番（ｔ１〜ｔ４）が、図７のそれと逆である。図８に示す動作は、その他の点で図７に示す動作と同様である。図８に示すように、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番が逆であっても、図７に示す動作と同様に自律リフレッシュを実行することができる。
図９は、本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図である。図９の動作では、自律リフレッシュ時にソース線電位ＶＳＬを、データ保持状態におけるそれよりも低い負電位へ立ち下げる。このとき、ワード線電位ＶＷＬは接地電位よりも高い電位ＶＷＬ＿ｒｅｆに立ち上げ、ビット線電位ＶＢＬを接地電位よりも高い電位ＶＢＬ＿ｒｅｆに立ち上げる。
このように、自律リフレッシュ時にソース線電位ＶＳＬを変動させることによって、ボディ−ソース間のフォワード電流を大きくすることができる。この自律リフレッシュ動作のその他の動作は、図７に示した自律リフレッシュの動作と同様である。
図１０は、本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図である。図１０に示す動作は、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番（ｔ１〜ｔ４）が、図９のそれと逆である。図１０に示す動作は、その他の点で図９に示す動作と同様である。図１０に示すように、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番が逆であっても、図９に示す動作と同様に自律リフレッシュを実行することができる。
［ケース２：ＶＢＬ＜ＶＳＬ］
ＶＢＬがＶＳＬよりも低い場合であっても、自律リフレッシュは実行可能である。この場合、ボディ−ドレイン間の接合部に順バイアスを印加することによってボディ５０からホールを引き抜き、ボディ−ソース間でインパクトイオン化が生じる。“１”セルでは、ボディ−ドレイン間の順バイアスで引き抜かれるホール数は、ボディ−ソース間におけるインパクトイオン化で生じるホール数よりも少ない。“０”セルでは、ボディ−ドレイン間の順バイアスで引き抜かれるホール数は、ボディ−ソース間におけるインパクトイオン化で生じるホール数よりも多い。これにより、“１”セルおよび“０”セルの両方とも自律的にリフレッシュされ得る。
図１１は、ビット線電位ＶＢＬがソース線電位ＶＳＬよりも低い場合における、インパクトイオン化によるホール発生割合の等高線を“０”セルおよび“１”セルに関して示したグラフである。図１１および図１２に示すラインＬ１〜Ｌ６は、それぞれ同じものである。ラインＬ１〜Ｌ４は、図４または図５に示すそれらと同様である。ただし、図１１では、理解を容易にするために、ＶＳＬを原点として示している。
ラインＬ２の右側の領域は、“０”セルの線形領域を示す。ラインＬ１とラインＬ２との間の領域は、“０”セルの飽和領域を示し、ラインＬ１の左上の領域は弱反転領域を示す。ラインＬ４の右側の領域は、“１”セルの線形領域を示す。ラインＬ４とラインＬ３との間の領域は、“１”セルの飽和領域を示し、ラインＬ３の左上の領域は、“１”セルの弱反転領域を示す。
“０”セルについては、ラインＬ２よりも右側の線形領域（ＶＷＬ＞ＶＳＬ＋Ｖｔｈ０）において、インパクトイオン化は生じない。“１”セルにおいて、ラインＬ４よりも右側の線形領域（ＶＷＬ＞ＶＳＬ＋Ｖｔｈ１）において、インパクトイオン化は生じない。さらに、注目すべき点は、ラインＬ４の左側の領域（ＶＷＬ≦ＶＳＬ＋Ｖｔｈ１）であり、かつ、ラインＬ１の左上の領域（ＶＢＬ≧ＶＷＬ−Ｖｔｈ０）において、“１”セルのインパクトイオン化によるホール発生割合は、“０”セルのそれよりも大きいことである。換言すると、ＶＷＬ≦ＶＳＬ＋Ｖｔｈ１およびＶＢＬ≧ＶＷＬ−Ｖｔｈ０を満たすことによって、“１”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（１）が“０”セルにおけるインパクトイオン化電流Ｉｉ／ｉ（０）よりも大きくなる。
ワード線電位ＶＷＬは、ビット線電位ＶＢＬよりも大きい（ＶＷＬ≧ＶＢＬ）必要がある。ワード線電位ＶＷＬをビット線電位ＶＢＬよりも大きくすることによって、ボディ５０の電位をドレイン４０よりも確実に高くすることができる。これにより、順バイアスをボディ−ドレイン間のｐｎ接合に印加し、ボディ５０内のホールをドレイン４０へ引き抜く。さらに、リフレッシュ時のワード線電位ＶＷＬは、データ保持時のワード線電位ＶＷＬＬよりも大きくなければならない。
以上の条件を式で表すと、式５〜式８のようになる。
Figure 2009004043
以上の式５〜式８を満たすようにワード線電位ＶＷＬおよびビット線電位ＶＢＬを設定することによって、ビット線電位ＶＢＬがソース電位ＶＳＬより小さくても、自律リフレッシュを行うことができる。
図１２は、ケース２における自律リフレッシュを実行可能なワード線電位ＶＷＬおよびビット線電位ＶＢＬの範囲を示すグラフである。上記式５〜式８をグラフで示すと、図１２の太線を境界として斜線で示された範囲Ｒ１となる。自律リフレッシュは、範囲Ｒ１内のいずれかのワード線電位ＶＷＬおよびビット線電位ＶＢＬを“０”セルおよび“１”セルに等しく印加することによって実現され得る。
図１３は、ケース２におけるＦＢＣメモリの動作を示すタイミング図である。尚、図１２では、ソース線電位ＶＳＬは接地電位（０Ｖ）としている。まず、メモリセルアレイＭＣＡ内の各メモリセルＭＣにデータ“１”またはデータ“０”を書き込む。データ保持状態においては（０〜ｔ１）、ボディ−ソース間のｐｎ接合およびボディ−ドレイン間のｐｎ接合に対して逆バイアスが印加されるように、ワード線電位ＶＷＬを負電位ＶＷＬＬとする。このとき、ビット線電位ＶＢＬおよびソース線電位ＶＳＬは、ワード線電位ＶＷＬＬよりも高い電位であり、例えば、図１２では接地電位である。これにより、ボディ−ソース間のｐｎ接合およびボディ−ドレイン間のｐｎ接合に流れるリーク電流が抑制され、データリテンション時間が長くなる。
データ保持状態からリフレッシュ動作に移行するとき（ｔ１〜ｔ２）、まず、ワード線電位ＶＷＬをデータ保持時のレベルＶＷＬＬからＶＷＬＬよりも高いＶＷＬ＿ｒｅｆへ立ち上げる。ＶＷＬ＿ｒｅｆは、ビット線電位ＶＢＬよりも高い電位である。その後、ｔ３〜ｔ４において、ビット線電位ＶＢＬをデータ保持時のレベル（ＶＳＬ＝０）からＶＳＬよりも低いＶＢＬ＿ｒｅｆへ立ち下げる。ビット線電位ＶＢＬをソース線電位ＶＬＳ（接地電位）よりも低電位へ立ち下げることによって、ボディ−ドレイン間のｐｎ接合部でインパクトイオン化が生じ、ボディ−ソース間のｐｎ接合部には順バイアスが印加される。ｔ４〜ｔ５におけるワード線電位ＶＷＬ＿ｒｅｆおよびビット線電位ＶＢＬ＿ｒｅｆは、式５〜式８を満たす電位であり、この期間に自律リフレッシュが実行される。
ワード線電位ＶＷＬおよびビット線電位ＶＢＬを、それぞれＶＷＬ＿ｒｅｆおよびＶＢＬ＿ｒｅｆにすると、ボディ−ドレイン間の容量結合によって、“０”セルおよび“１”セルのボディ電位は低下するが、ボディ−ゲート間の容量結合によって、“０”セルおよび“１”セルのボディ電位はビット線電位ＶＢＬ＿ｒｅｆよりも高い電位に保持される。もともと、“１”セルのボディ電位が“０”セルのボディ電位よりも高いので、ワード線電位ＶＷＬを立ち上げ、ビット線電位ＶＢＬを立ち下げた当初、“１”セルのボディ電位が“０”セルのボディ電位よりも高い電位に維持される。その電位差ΔＶｂ＿ｂｅｆｏｒｅによって、“０”セルと“１”セルとの間の閾値電圧差が生じる。その結果、図６を参照して説明したように、“０”セルおよび“１”セルに等しいビット線電位および等しいワード線電位をそれぞれ印加しているが、インパクトイオン化電流Ｉｉ／ｉおよびフォワード電流Ｉｆｗｄが“０”セルと“１”セルとで相違する。
“１”セルではインパクトイオン化電流Ｉｉ／ｉがフォワード電流Ｉｆｗｄより大きいので、高い電位を維持できる。“０”セルでは、インパクトイオン化電流Ｉｉ／ｉよりフォワード電流Ｉｆｗｄが大きいので、ボディ電位が低下する。これにより、“１”セルと“０”セルとのボディ電位差は増幅される。
その後、ｔ５〜ｔ６においてワード線電位ＶＷＬをデータ保持時の負電位レベルまで立ち下げる。ｔ７〜ｔ８において、ビット線電位ＶＢＬをデータ保持時の接地レベルまで立ち上げる。これにより、自律リフレッシュ動作が完了すると共に、メモリが再びデータ保持状態になる。
図１３により、自律リフレッシュ後の“０”セルと“１”セルとのボディ電位差ΔＶｂ＿ａｆｔｅｒが自律リフレッシュ動作前の“０”セルと“１”セルとのボディ電位差ΔＶｂ＿ｂｅｆｏｒｅよりも大きく増幅されていることが分かる。
図１４は、ケース２におけるＦＢＣメモリの他の動作を示すタイミング図である。図１４に示す動作は、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番（ｔ１〜ｔ４）が、図１３のそれと逆である。図１４に示す動作は、その他の点で図１３に示す動作と同様である。図１４に示すように、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番が逆であっても、図１３に示す動作と同様に自律リフレッシュを実行することができる。
図１５は、ケース２におけるＦＢＣメモリのさらに他の動作を示すタイミング図である。図１５の動作では、自律リフレッシュ時のソース線電位ＶＳＬがデータ保持状態におけるそれよりも高い正電位に設定されている。このとき、ワード線電位ＶＷＬをビット線電位ＶＢＬよりも高い電位ＶＷＬ＿ｒｅｆに立ち上げ、ビット線電位ＶＢＬを接地電位よりも低い電位ＶＢＬ＿ｒｅｆに立ち下げる。
このように、自律リフレッシュ時にソース線電位ＶＬＳを変動させることによって、ボディ−ドレイン間のフォワード電流を大きくすることができる。この自律リフレッシュ動作のその他の動作は、図１３に示した自律リフレッシュ動作と同様である。
図１６は、本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図である。図１６に示す動作は、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番（ｔ１〜ｔ４）が、図１５のそれと逆である。図１６に示す動作は、その他の点で図１５に示す動作と同様である。図１６に示すように、ワード線電位ＶＷＬおよびビット線電位ＶＢＬの立上げの順番が逆であっても、図１５に示す動作と同様に自律リフレッシュを実行することができる。
図１７および図１８を参照して、本実施形態による自律リフレッシュの効果を説明する。図１７および図１８には、２メガビットのメモリセルアレイＭＣＡを３２×１６ユニット（２Ｍｂ×３２×１６）備えた１ギガビットのＦＢＣメモリを用いた結果を示す。２メガビットのメモリセルアレイＭＣＡは、例えば、５１２本のワード線ＷＬおよび４０９６本のビット線ＢＬを有する。尚、自律リフレッシュの時間は１ミリ秒、リフレッシュ時に“１”セルに流れる電流は０．２μＡ、リフレッシュ時に“０”セルに流れる電流はほぼ０、リフレッシュ時間は２０ナノ秒、リフレッシュのサイクル時間は６０ナノ秒とした。
図１７は、同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、リフレッシュビジー率を示す。リフレッシュビジー率は、データ保持状態において、リフレッシュ動作が占める時間的な比率を意味する。例えば、リフレッシュビジー率が１００％とは、データ保持状態において常時リフレッシュ動作が必要な状態である。従って、データを保持することができる限りにおいて、リフレッシュビジー率は低いほど良いと言える。
リフレッシュ動作において同時に活性化されるワード線ＷＬの数が１である場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約５０％にもなる。
従来のリフレッシュ動作は、センスアンプがデータをメモリセルからデータを一旦読み出し、そのデータを同一のメモリセルへ書き戻していた。従って、リフレッシュ時に同時に活性化されるワード線は、１本のみでなければならず、かつ、センスアンプは、各ビット線あるいは各ビット線対に対応して設ける必要があった。この場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約５０％よりも低くすることができない。
本実施形態による自律リフレッシュ動作は、“１”セルおよび“０”セルの各ボディ電位の相違を利用してデータ“１”およびデータ“０”を自律的にリフレッシュするので、センスアンプＳ／Ａによる読出し動作および書戻し動作が不要である。従って、リフレッシュ時に複数のワード線を同時に活性化させることができる。すなわち、或るビット線ＢＬに接続された複数のメモリセルＭＣに対してリフレッシュ動作を同時に実行することができる。例えば、リフレッシュ動作において同時に活性化されるワード線ＷＬの数が５１２であり、かつ、リフレッシュ動作において同時に活性化されるビット線ＢＬの数が４０９６である場合（１つのメモリセルアレイ内の全メモリセルを同時にリフレッシュする場合）、リフレッシュビジー率は約０．１％に低下させることができる。
図１８は、同時に活性化されるワード線ＷＬの本数とリフレッシュ電流との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＷＬの本数を示し、縦軸は、１ギガビットのＦＢＣメモリのリフレッシュ電流を示す。リフレッシュ電流は、ＦＢＣメモリ全体のメモリセルＭＣをリフレッシュするために必要とされる電流である。
リフレッシュ動作において同時に活性化されるワード線ＷＬの数が１である場合（従来のリフレッシュ動作の場合）、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュ電流は約２５０ｍＡ必要である。
リフレッシュ動作において同時に活性化されるワード線ＷＬの数が５１２であり、かつ、リフレッシュ動作において同時に活性化されるビット線ＢＬの数が４０９６である場合（本実施形態による自律リフレッシュ動作の場合）、リフレッシュ電流は約５ｍＡである。
本実施形態による自律リフレッシュ動作を用いてメモリセルアレイ全体のメモリセルを同時にリフレッシュする場合、リフレッシュビジー率が約０．１％であり、リフレッシュ電流は約５ｍＡとなる。このように、本実施形態による自律リフレッシュは、メモリセルＭＣのデータリテンション時間が従来と同じであっても、リフレッシュ動作の頻度を従来よりも少なくし、かつ、消費電流を従来よりも低下させることができる。
本実施形態の自律リフレッシュ動作では、メモリセルアレイ全体のメモリセルＭＣを同時にリフレッシュする。しかし、メモリセルアレイをいくつかのブロックに分割し、そのブロックごとにメモリセルＭＣを同時にリフレッシュしてもよい。
勿論、従来と同様に、リフレッシュ時にワード線ＷＬを１本ずつアドレス順に活性化し、活性化されたワード線ＷＬに対応する全カラムのビット線ＢＬに接続されたメモリセルＭＣをリフレッシュしてもよい。この場合、リフレッシュ電流は、従来のそれと同じだけ必要になる。あるいは、リフレッシュ時にビット線ＢＬを１本ずつアドレス順に活性化し、活性化されたビット線ＢＬに対応する全ロウのワード線ＷＬに接続されたメモリセルＭＣをリフレッシュしてもよい。
メモリセルアレイ全体のメモリセルを同時にリフレッシュすることが、リフレッシュ効率上好ましい。自律リフレッシュは、これを実現することができる。例えば、N本のワード線とM本のビット線からなるN×Mビットのメモリアレイを考える。全メモリセルのリテンション時間の最小値をＴｒｅｔとすると、従来のＤＲＡＭと同じリフレッシュ動作では、Ｔｒｅｔ／Ｎの時間毎にM本のビット線を充放電しなければならない。ワード線の容量および電圧振幅をそれぞれＣＷＬおよびＶＷＬ、ビット線の容量および電圧振幅をＣＢＬおよびＶＢＬとすると、メモリセルアレイ全体のデータ保持時に必要な電流Ｉｒｅｔ１は、式９のように表される。
Ｉｒｅｔ１＝（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／（ Ｔｒｅｔ／Ｎ）＝ Ｎ（ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／Ｔｒｅｔ （式９）
一方、全メモリセルを同時にリフレッシュする場合、Ｔｒｅｔの経過ごとに全ワード線ＷＬおよび全ビット線ＢＬを活性化させる。従って、この場合のメモリセルアレイに関するデータ保持時に必要な電流Ｉｒｅｔ２は、式１０のように表される。
Ｉｒｅｔ２＝（Ｎ・ＣＷＬ・ＶＷＬ＋Ｍ・ＣＢＬ・ＶＢＬ）／Ｔｒｅｔ（式１０）
データ保持電流の差分ΔＩｒｅｔ＝Ｉｒｅｔ１−Ｉｒｅｔ２は、式１１のように表される。
ΔＩｒｅｔ＝（ＮＭ−１）・ＣＢＬ・ＶＢＬ／Ｔｒｅｔ≒（Ｎ・Ｍ）・ＣＢＬ・ＶＢＬ／Ｔｒｅｔ （式１１）
これは、従来のリフレッシュ動作におけるビット線の充放電電流とほぼ同じ値である。Ｎ・ＣＷＬ・ＶＷＬ＜＜（Ｎ・Ｍ）Ｍ・ＣＢＬ・ＶＢＬであるので、本実施形態による自律リフレッシュにおけるデータ保持電流は、従来のリフレッシュにおけるデータ保持電流と比較すると、ほぼ無視できる程に小さい。
さらに、周辺回路における消費電流についても、従来のリフレッシュではＴｒｅｔの間に周辺回路をN回充放電する必要があったが、本実施形態による自律リフレッシュではＴｒｅｔの間に周辺回路を１回充放電すれば足りる。周辺回路についても、本実施形態による自律リフレッシュにおける消費電流は、従来のリフレッシュにおける消費電流と比較すると、ほぼ無視できる程に小さい。尚、上記計算においては、リフレッシュ時にメモリセルに流れるＤＣ電流の影響は無視した。
（第２の実施形態）
図１９は、本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第２の実施形態では、ビット線がローカルビット線ＬＢＬＬｋ，ｉ、ＬＢＬＲｋ，ｉ（ｋは１〜Ｎ、ｉは１〜Ｍ）（以下、単にＬＢＬともいう）と、グローバルビット線ＧＢＬＬｉ、ＧＢＬＲｉ（以下、単にＧＢＬともいう）とに分けられている。各ローカルビット線ＬＢＬは、或るカラムのメモリセルＭＣのうちいくつかのメモリセルに接続されている。図１９では、（Ｎ＋１）個のメモリセルＭＣが１つのローカルビット線ＬＢＬに接続されている。グローバルビット線ＧＢＬは、複数のローカルビット線に対応して設けられており、センスアンプＳ／Ａに接続されている。
ビット線スイッチＢＳＷがローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続されている。グローバルビット線ＧＢＬは、ビット線スイッチＢＳＷによって特定のローカルビット線ＬＢＬに選択的に接続され得る。
図１９に示す階層型ビット線構成によれば、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設ける必要がなく、センスアンプＳ／Ａの個数を減少させることができる。例えば、図１９の具体例では、グローバルビット線ＧＢＬがセンスアンプＳ／Ａの左右に接続されており、それぞれのグローバルビット線ＧＢＬは４本のローカルビット線ＬＢＬ（計８本のローカルビット線）に接続されている。よって、本実施形態におけるセンスアンプＳ／Ａの個数は、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設けた場合の個数の１／８となる。
このような階層型ビット線構成において従来のリフレッシュ動作を実行した場合、一度にリフレッシュできるメモリセル数は１／８に減る。このため、リフレッシュのサイクル数(全メモリセルセルをリフレッシュするために必要なリフレッシュサイクル数)が大きくなり、リフレッシュビジー率が大きくなってしまう。
これに対し、自律リフレッシュを用いた場合、センスアンプ数とは無関係にメモリセルアレイ全体のメモリセルを同時にリフレッシュすることができる。従って、本実施形態の自律リフレッシュによれば、階層型ビット線構成を採用するＦＢＣメモリであっても、リフレッシュビジー率を上昇させることなく、全メモリセルをリフレッシュすることができる。さらに、階層型ビット線構成を採用することによって、センスアンプＳ／Ａ数を減少させることができるので、メモリ装置全体のサイズを小さくすることができる。
（第３の実施形態）
図２０は、本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第３の実施形態は、センスアンプＳ／Ａと複数のビット線ＢＬとの間にビット線セレクタＢＬＳを備えている点で第１の実施形態と異なる。ビット線セレクタＢＬＳは、データの読出し動作、あるいは、データの書込み動作において、複数のビット線から１本のビット線を選択し、該選択されたビット線をセンスアンプＳ／Ａに接続する。また、ビット線セレクタＢＬＳは、自律リフレッシュ動作において、複数のビット線の全部または一部を選択し、該選択されたビット線をセンスアンプＳ／Ａに接続する。
図２０の具体例では、ビット線セレクタＢＬＳは、ｍ＋１本のビット線ＢＬに対応して設けられている。これに伴い、センスアンプＳ／Ａも、ｍ＋１本のビット線ＢＬに対応して設けられる。第３の実施形態では、第１および第２の実施形態と同様に、センスアンプＳ／Ａの数に関係なく、メモリセルアレイＭＣＡ内の全メモリセルに対して自律リフレッシュを同時に実行することができる。さらに、センスアンプＳ／Ａは、ｍ＋１本のビット線ＢＬごとに設けられるので、センスアンプＳ／Ａ数を減少させることができる。その結果、メモリ装置全体のサイズを小さくすることができる。
（第４の実施形態）
第４の実施形態は、図２１および図２２に示すように、第１のサイクルと第２のサイクルとからなる。第１のサイクルではビット線電位はソース線電位と同じくＶＳＬのままだが、ワード線電位ＶＷＬをＶＷＬ＿ｄｔというマイナスの値に下げる。これによって、電子が、ダイレクトトンネリング現象によりゲート絶縁膜を通してゲート電極（ワード線ＷＬ）からボディ５０に流入される。あるいは、ボディ５０の正孔が、ダイレクトトンネリング現象によりゲートへ引き抜かれる。ダイレクトトンネリング現象は、ゲート絶縁膜をある程度薄くすることにより生じるゲート−ボディ間の電流である。第２のサイクルでは、ワード線をＶＷＬ＿ｉ／ｉに持ち上げ、ビット線をＶＢＬ＿ｉ／ｉに持ち上げることによってインパクトイオン化を起こし、これにより、正孔をボディ５０に流入する。
第１および第２のサイクルのそれぞれにおいて、ボディ電位Ｖｂｏｄｙとボディ５０から流出するあるいは流入する電流Ｉと間の関係を考える。
図２１に示す第１のサイクルの実行中に、ゲート絶縁膜のダイレクトトンネリング現象によって、電子がゲート電極からボディ５０へ流入して正孔と再結合するか、あるいは、正孔がボディ５０から流出する。このダイレクトトンネリング現象により流れる電流をＩｄｔとする。ボディ−ソース間、あるいは、ボディ−ドレイン間のｐｎ接合部に流れるダイオード電流をＩｐｎとする。トンネリング電流Ｉｄｔおよびダイオード電流Ｉｐｎは、図２３に示すグラフのように表される。トンネリング電流およびダイオード電流の和（Ｉｄｔ＋Ｉｐｎ）が、正孔の流出電流を決定する。
一方、図２２に示す第２のサイクルの実行中にインパクトイオン化によって発生する正孔の電流をＩｉ／ｉとし、ボディ−ソース間のｐｎ接合部のダイオード電流をＩｐｎとする。インパクトイオン化電流Ｉｉ／ｉおよびダイオード電流Ｉｐｎは図２４に示すグラフのように表される。インパクトイオン化電流Ｉｉ／ｉとダイオード電流Ｉｐｎとの差（Ｉｉ／ｉ−Ｉｐｎ）が正孔の流入電流を決定する。
図２５は、図２３に示す曲線（Ｉｄｔ＋Ｉｐｎ）と図２４に示す曲線（Ｉｉ／ｉ−Ｉｐｎ）を同一軸上に表したグラフである。図２１に示す第１のサイクルと図２２に示す第２のサイクルとでは、ワード線電位ＶＷＬとビット線電位ＶＢＬとが異なるので、第１のサイクルおよび第２のサイクルでは、ボディ電位に差が生じる。このボディ電位の差は、ボディ−ドレイン間の結合容量とボディ−ゲート間の結合容量との相違に起因するものである。例えば、ワード線電位ＶＷＬは、第１のサイクルの終了時（ｔ１３）においては、図２１に示すように、マイナスの値であるが、第２のサイクル開始時（ｔ４）においては、図２２に示すように、プラスの値に変化する。ビット線電位ＶＢＬは、第１のサイクルの終了時（ｔ１３）においては、ソース線電位ＶＳＬであるが、第２のサイクル開始時（ｔ４）においては、プラスの値に変化する。これによって、ボディ電位は第１のサイクルから第２のサイクルへ移行することによって変動する。ボディ電位の変動成分をΔＶｂｏｄｙとする。自律リフレッシュの定常状態における特性を解析する（ＤＣ解析）に当たっては、図２５に示す電流Ｉｄｔ＋Ｉｐｎの曲線をＶｂｏｄｙの正の方向にΔＶｂｏｄｙだけ平行移動させる必要がある。平行移動後の電流Ｉｄｔ＋Ｉｐｎの曲線を、Ｉｄｔ＋Ｉｐｎ(Ｖｂｏｄｙ−ΔＶｂｏｄｙ)と示すと、曲線Ｉｄｔ＋Ｉｐｎ(Ｖｂｏｄｙ−ΔＶｂ)は、図２６のように示される。
曲線Ｉｄｔ＋Ｉｐｎ(Ｖｂｏｄｙ−ΔＶｂ)および曲線Ｉｉ／ｉ−Ｉｐｎの交点が、安定な平衡点ＳＥＰ１０、ＳＥＰ１２および不安定な平衡点ＵＳＰ１０になる。
尚、Ｖｂｏｄｙの値によってΔＶｂｏｄｙの値が変わると考えられるので、実際には、Ｉｄｔ＋Ｉｐｎの曲線は、完全に平行移動されず、多少変形する。ここでは、Ｉｄｔ＋Ｉｐｎの曲線のその変形は無視している。
このように、図２６では不安定な平衡点ＵＳＰ１０の両側に、２つの安定な平衡点ＳＥＰ１０、ＳＥＰ１２ができる。ＳＥＰ１０、ＳＥＰ１２におけるボディ電位をそれぞれＶｂｏｄｙ（０）およびＶｂｏｄｙ（１）とすれば、ボディ電位は自律リフレッシュによって、Ｖｂｏｄｙ（０）およびＶｂｏｄｙ（１）に収束する。
第４の実施形態によれば、第１のサイクルの次に第２のサイクルを実行することが好ましい場合がある。その理由を以下に説明する。第２のサイクルは、“０”セルおよび“１”セルを回復させるように（ボディ電位差を大きくするように）作用する。一方、第１のサイクルでは、“０”セルと“１”セルとのボディ電位差を小さくするように作用する。つまり、第１のサイクルにおけるトンネル電流Ｉｄｔは、ホールを多く蓄積しているメモリセルほど、大きくなる。また、“１”セルに充分に多くのホールが蓄積されている場合、第２のサイクルによって“１”セルのボディ電位は上昇せず、“０”セルのボディ電位だけが上昇することがある。このような場合、第２のサイクルを第１のサイクルよりも先に実行すると、第１および第２のサイクルの両方において、ボディ電位差が減少してしまうおそれがある。
従って、まず、第１のサイクルを実行することによって、メモリセルＭＣからホールを引き抜く。次に第２のサイクルを実行することによって、“１”セルにホールを蓄積する。つまり、“１”セルに充分に多くのホールが蓄積されているような場合には、この第１および第２のサイクルの順序が重要となる。
第１のサイクルおよび第２のサイクルを１回実行しただけでは、メモリセルの回復が十分で無い場合がある。このような場合には、第１のサイクルおよび第２のサイクルは複数回繰り返してもよい。
図２４は、第１のサイクルＣ１および第２のサイクルＣ２を交互に繰り返し実行した場合の“０”セルのボディ電位の変化を示す概念図である。第１のサイクルＣ１および第２のサイクルＣ２の繰返しがＲｅｐ１〜Ｒｅｐ４として示されている。繰返しＲｅｐ１〜Ｒｅｐ４では、いずれも、第１のサイクルＣ１が最初に実行され、次に、第２のサイクルＣ２が実行されている。
第１のサイクルＣ１において、劣化した“０”セルに蓄積されたホールが排出される。このとき、“１”セルからもホールが排出される。次に、第２のサイクルでは、“０”セルのボディ電位がＶｂｏｄｙｃよりも小さく、かつ、“１”セルのボディ電位がＶｂｏｄｙｃよりも大きくなるように、ワード線電位ＶＷＬおよびビット線電位ＶＢＬが設定される。これにより、“０”セルにホールがほとんど蓄積されることなく、“１”セルにホールが蓄積される。
繰返しＲｅｐ１〜Ｒｅｐ４を実行することによって、“０”セルのホールを確実に引き抜くとともに、“１”セルにホールを補給することができる。上述のように、“０”セルのホールを引き抜くことは、リフレッシュ機能として重要である。第４の実施形態は、第１のサイクルを実行することによって、“０”セルのホールを確実に引き抜くことができる。
第４の実施形態における第２のサイクルは、第１の実施形態と同様といってよい。即ち、第４の実施形態による自律リフレッシュは、第１の実施形態の前、または、その後に、第１のサイクルを付加したものと言ってもよい。このため、第２のサイクルは、第１の実施形態と同じ条件のもとで実行され、かつ、第１の実施形態と同じ変形例を有する。例えば、図２２の動作に代えて、図８〜図１０および図１３〜図１６に示すいずれかの動作を実行してもよい。勿論、第４の実施形態は、第１の実施形態と同様に第２および第３の実施形態に適用することができる。これにより、第４の実施形態は、第１〜第３の実施形態のいずれかの効果を有する。
又、図２１の第１のサイクルにおけるリフレッシュ時間ｔ１２−ｔ１１と図２３の第２のサイクルにおけるリフレッシュ時間ｔ５−ｔ４は同一である必要はなく、例えば、ゲートダイレクトトンネルによる電流が小さい場合にはｔ１２−ｔ１１＝α（ｔ５−ｔ４）としても構わない(α＞１)。逆の場合には、α＜１にすることも可能である。前者の場合は、図２６においてＩｄｔ＋Ｉｐｎ（Ｖｂｏｄｙ−ΔＶｂｏｄｙ）の曲線を上側へα倍に拡大した曲線とＩｉ／ｉ−Ｉｐｎの曲線の関係を使って自律リフレッシュの特性を議論すればよい。極端な場合、データ保持時において、常にワード線電位を図２１のＶＷＬ＿ｄｔに設定しておき（ＶＷＬ＿ｄｔ＝ＶＷＬＬ）、リフレッシュ間隔毎に図２２の第２のサイクルを短時間行うこともできる。つまり、第１のサイクルは、データ保持状態と同じであり、特別に実行するサイクルではなくなる。
本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。 メモリセルＭＣの構造の一例を示す断面図。 自律リフレッシュ動作を示す概念図。 インパクトイオン化によるホール発生割合の等高線を“０”セルおよび“１”セルに関して示したグラフ。 ケース１における自律リフレッシュを実行可能なワード線電位ＶＷＬおよびビット線電位ＶＢＬの範囲を示すグラフ。 自律リフレッシュを実現するための、フォワード電流Ｉｆｗｄ、インパクトイオン化電流Ｉｉ／ｉとボディ電位Ｖｂｏｄｙとの関係を示すグラフ。 本実施形態によるＦＢＣメモリの動作を示すタイミング図。 本実施形態によるＦＢＣメモリの他の動作を示すタイミング図。 本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図。 本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図。 ビット線電位ＶＢＬがソース線電位ＶＳＬよりも低い場合における、インパクトイオン化によるホール発生割合の等高線を“０”セルおよび“１”セルに関して示したグラフ。 ケース２における自律リフレッシュを実行可能なワード線電位ＶＷＬおよびビット線電位ＶＢＬの範囲を示すグラフ。 ケース２におけるＦＢＣメモリの動作を示すタイミング図。 ケース２におけるＦＢＣメモリの他の動作を示すタイミング図。 ケース２におけるＦＢＣメモリのさらに他の動作を示すタイミング図。 本実施形態によるＦＢＣメモリのさらに他の動作を示すタイミング図。 同時に活性化されるワード線ＷＬの本数とリフレッシュのビジー率との関係を示すグラフ。 同時に活性化されるワード線ＷＬの本数とリフレッシュ電流との関係を示すグラフ。 本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示す図。 本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図。 第４の実施形態における第１のサイクルの動作を示すタイミング図。 第４の実施形態における第２のサイクルの動作を示すタイミング図。 トンネリング電流Ｉｄｔおよびダイオード電流Ｉｐｎを示すグラフ。 インパクトイオン化電流Ｉｉ／ｉおよびダイオード電流Ｉｐｎを示すグラフ。 曲線（Ｉｄｔ＋Ｉｐｎ）と曲線（Ｉｉ／ｉ−Ｉｐｎ）を同一軸上に表したグラフ。 不安定な平衡点ＵＳＰ１０、安定な平衡点ＳＥＰ１０、ＳＥＰ１２を示すグラフ。 第１のサイクルＣ１および第２のサイクルＣ２を交互に繰り返し実行した場合の“０”セルのボディ電位の変化を示す概念図。
符号の説明
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＭＣＡ…メモリセルアレイ
４０…ドレイン
５０…フローティングボディ
６０…ソース
ＶＷＬ…ワード線電位
ＶＢＬ…ビット線電位
ＶＳＬ…ソース線電位

Claims (6)

  1. ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記ドレインに接続されたビット線と、前記ビット線と交差するワード線と、前記ソースに接続されたソース線とを備えたメモリの駆動方法であって、
    前記メモリセルの第１の論理データの劣化および前記フローティングボディに蓄積されている前記多数キャリアの数が前記第１の論理データよりも少ない第２の論理データの劣化を回復させるリフレッシュ動作を実行する際に、
    前記フローティングボディの電位が或る臨界値よりも大きい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも多く、
    前記フローティングボディの電位が前記臨界値よりも小さい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも少ないことを特徴とするメモリの駆動方法。
  2. 前記フローティングボディ内に注入される多数キャリアは、インパクトイオン化によって発生し、
    前記フローティングボディから排出される多数キャリアは、前記フローティングボディと前記ソースとの間のｐｎ接合部、あるいは、前記フローティングボディと前記ドレインとの間のpn接合部におけるフォワードバイスによる電流によって前記フローティングボディから排出されることを特徴とする請求項１に記載のメモリの駆動方法。
  3. 前記フローティングボディ内に注入される多数キャリアは、インパクトイオン化によって発生し、
    前記フローティングボディから排出される多数キャリアは、前記メモリセルのゲート絶縁膜を通過するダイレクトトンネリング電流によって前記フローティングボディから排出されることを特徴とする請求項１に記載のメモリの駆動方法。
  4. ソース、ドレインおよび電気的に浮遊状態のフローティングボディを有し、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルと、前記ドレインに接続されたビット線と、前記ビット線と交差するワード線と、前記ソースに接続されたソース線とを備え、
    前記メモリセルの第１の論理データの劣化および前記フローティングボディに蓄積されている前記多数キャリアの数が前記第１の論理データよりも少ない第２の論理データの劣化を回復させるリフレッシュ動作を実行する際に、
    前記フローティングボディの電位が或る臨界値よりも大きい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも多く、
    前記フローティングボディの電位が前記臨界値よりも小さい場合には、前記フローティングボディ内に注入される多数キャリア数が前記フローティングボディから排出される多数キャリア数よりも少ないことを特徴とする半導体記憶装置。
  5. 前記ビット線は、前記メモリセルに接続されたローカルビット線と、複数の前記ローカルビット線に対応して設けられ前記センスアンプに接続されたグローバルビット線とを含み、
    前記ローカルビット線と前記グローバルビット線との間に設けられたスイッチング素子をさらに備えたことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記センスアンプと複数の前記ビット線との間に設けられ、データの読出し動作、あるいは、データの書込み動作において、複数の前記ビット線から１本のビット線を選択し、該選択されたビット線を前記センスアンプに接続するビット線選択部をさらに備え、
    前記リフレッシュ動作において、前記ビット線選択部は、複数の前記ビット線の全部または一部を選択し、該選択されたビット線を前記センスアンプに接続することを特徴とするたことを特徴とする請求項４に記載の半導体記憶装置。
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