KR100922456B1 - 메모리 구동 방법 및 반도체 기억 장치 - Google Patents

메모리 구동 방법 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 메모리 셀, 비트 라인 및 워드 라인을 포함하는 메모리의 구동 방법에 관한 것으로, 각각의 메모리 셀은 소스, 드레인 및 플로팅 보디를 구비하고, 상기 방법은 메모리 셀의 제1 논리 데이터의 손상과, 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며, 리프레시 동작에서는, 플로팅 보디에서의 전위가 임계값보다 클 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 캐리어의 수보다 많고, 플로팅 보디에서의 전위가 임계값보다 작을 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 캐리어의 수보다 작다.
메모리 셀, 비트 라인, 워드 라인, 플로팅 보디, 리프레시 동작, 캐리어

Description

메모리 구동 방법 및 반도체 기억 장치{MEMORY DRIVING METHOD AND SEMICONDUCTOR STORAGE DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2007년 6월 22일에 출원된 일본 특허 출원 제2007-165119호에 기초한 것으로, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.
본 발명은 전반적으로 메모리 구동 방법 및 반도체 기억 장치에 관한 것으로, 특히 전계 효과 트랜지스터의 플로팅 보디에 다수 캐리어를 축적함으로써 정보가 기억되는 FBC(Floating Body Cell) 메모리에 관한 것이다.
최근에는, FBC 메모리 장치가 1T(트랜지스터)-1C(커패시터)형 DRAM 반도체 기억 장치를 대체할 것으로 기대되고 있다. FBC 메모리 장치는 SOI(Silicon On Insulator) 기판상에 플로팅 보디(이하에서는, "보디"로도 지칭함)를 포함하는 FET(전계 효과 트랜지스터)에 의해 형성된다. 이러한 FBC 메모리 장치에서는, 보디에 축적되는 다수 캐리어의 수에 따라 데이터 "1" 또는 데이터 "0"이 기억된다. 예컨대, N형 FET에 의해 형성된 FBC에서는, 통상적으로 많은 홀들이 보디에 축적된 상태가 데이터 "1"로 규정되고, 적은 홀들이 보디에 축적된 상태가 데이터 "0"으로 규정된다. 데이터 "0"이 기억되어 있는 메모리 셀이 "0" 셀로 지칭되고, 데이터 "1"이 기억되어 있는 메모리 셀이 "1" 셀로 지칭된다.
FBC는 종래의 DRAM에 비해 소형화 면에서 우수하다. 하지만, FBC의 보디가 종래의 DRAM의 커패시터 정전 용량보다 작은 정전 용량을 갖기 때문에, FBC는 그 보디로부터의 누설 전류가 DRAM의 커패시터로부터의 누설 전류보다 작더라도 DRAM의 데이터 보유 시간보다 짧은 데이터 보유 시간을 갖는다. 따라서, 리프레시 동작을 자주 수행하는 것이 필요하다. 이에 따라, 통상의 판독 및 기입이 금지되는 시간 비율(리프레시 비지 레이트(refresh busy rate))이 바람직하지 않게 증가하며, 종래의 DRAM에 비해 데이터를 보유하는데 필요한 전류가 증가한다. 특히, 휴대용 장치에서의 큰 전력 소모는 심각한 문제가 된다.
또한, FBC 메모리에서는, 전류가 메모리 셀을 통과하여 데이터를 기입하기 때문에 전류 구동기의 사이즈도 커지는 것이 필요하다. 따라서, 메모리 셀이 작은 사이즈를 갖더라도 칩 사이즈는 그다지 줄어들지 않는다. 즉, 칩에 대한 메모리 셀의 비율(셀 효율)이 작다.
이러한 문제를 해결하기 위해 블록 리프레시(block refresh)가 제안되었었다(P.Fazan, S.Okhonin 및 M.Nagoga의 "A new block refresh concept for SOI floating body memories" IEEE Int. SOI Conference, pp.15-16, Sept., 2003을 참조하기 바란다). 이러한 블록 리프레시는, 충격 이온화에 의해 "1" 셀에만 홀들을 공급하고, 전하 펌핑 현상을 이용해 "0" 셀과 "1" 셀 모두로부터 홀들을 드로우(draw)하는 방법이다. 전하 펌핑 현상은, 실리콘 기판과 게이트 유전막 사이의 계면에 존재하는 표면 상태에 의해 트랩된 전자들과 보디에서의 홀들의 재조합 결과로서 보디로부터 홀들을 드로우하는 현상이다. 따라서, 표면 상태의 밀도가 중요해진다. 대개는, 표면 상태가 약 1010cm-2의 밀도를 갖는다. 예컨대, 0.1㎛×0.1㎛의 영역을 갖는 채널에 대해 평균 약 1 표면 상태가 존재한다. 즉, 표면 상태를 갖지 않는 메모리 셀이 존재할 확률이 매우 높다. 따라서, 블록 리프레시는 표면 상태를 갖지 않는 메모리 셀에 대해 효과적인 방법이 아니며, 비실용적이다.
본 발명의 일 실시예에 따른 메모리 구동 방법으로서, 메모리는, 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 메모리 셀은 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 비트 라인은 드레인에 접속되고, 워드 라인은 비트 라인과 교차함 - 을 포함하고,
상기 방법은, 메모리 셀의 제1 논리 데이터의 손상과, 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
제2 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 제1 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
리프레시 동작에서는, 플로팅 보디에서의 전위가 임계값보다 클 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 캐리어의 수보다 많 고, 플로팅 보디에서의 전위가 임계값보다 작을 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 캐리어의 수보다 작다.
본 발명의 일 실시예에 따른 메모리 구동 방법으로서, 메모리는 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 메모리 셀은 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 비트 라인은 드레인에 접속되고, 워드 라인은 비트 라인과 교차함 - 을 포함하고,
상기 방법은 메모리 셀의 제1 논리 데이터의 손상과, 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
제2 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 제1 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
워드 라인에서의 공통 워드 라인 전위(VWL)와, 비트 라인에서의 공통 비트 라인 전위(VBL)는 리프레시 동작 동안에 제1 논리 데이터를 기억하는 메모리 셀과, 제2 논리 데이터를 기억하는 메모리 셀에 인가되고, 전위 VWL과 전위 VBL은 다음의 수학식 1 내지 4의 수학식 그룹 또는 다음의 수학식 5 내지 8의 수학식 그룹을 충족시키며,
Figure 112008044465173-pat00001
상기 수학식에서, VSL은 소스에서의 전위이고, Vth1은 제1 논리 데이터가 기억되는 메모리 셀의 임계 전압이고, Vth0은 제2 논리 데이터가 기억되는 메모리 셀의 임계 전압이며, VWLL은 데이터 보유 동안의 워드 라인에서의 전위이다.
본 발명의 일 실시예에 따른 메모리 구동 방법으로서, 메모리는 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 메모리 셀은 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 비트 라인은 드레인에 접속되고, 워드 라인은 비트 라인과 교차함 - 을 포함하고,
상기 방법은 메모리 셀의 제1 논리 데이터의 손상과, 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
제2 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 제1 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
리프레시 동작은, 비트 라인과 소스의 전위보다 낮은 전위가 워드 라인에 인가되는 제1 주기, 및 워드 라인에서의 공통 워드 라인 전위(VWL)와, 비트 라인에서 의 공통 비트 라인 전위(VBL)가 제1 논리 데이터를 기억하는 메모리 셀과, 제2 논리 데이터를 기억하는 메모리 셀에 인가되는 제2 주기를 포함하고,
전위 VWL과 전위 VBL은 다음의 수학식 1 내지 4의 수학식 그룹 또는 다음의 수학식 5 내지 8의 수학식 그룹을 충족시키며,
Figure 112008044465173-pat00002
상기 수학식에서, VSL은 소스에서의 전위이고, Vth1은 제1 논리 데이터가 기억되는 메모리 셀의 임계 전압이고, Vth0은 제2 논리 데이터가 기억되는 메모리 셀의 임계 전압이며, VWLL은 데이터 보유 동안의 워드 라인에서의 전위이다.
본 발명의 일 실시예에 따른 반도체 기억 장치는 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 각기 구비하는 메모리 셀 - 상기 메모리 셀은 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억함 - ; 드레인에 접속된 비트 라인; 및 비트 라인과 교차하는 워드 라인을 포함하며,
메모리 셀의 제1 논리 데이터의 손상과, 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작의 수행시, 제2 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 제1 논리 데이터를 기억하는 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
리프레시 동작에서는, 플로팅 보디에서의 전위가 임계값보다 클 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 다수 캐리어의 수보다 많고, 플로팅 보디에서의 전위가 임계값보다 작을 때, 플로팅 보디로 주입되는 캐리어의 수는 플로팅 보디로부터 방출되는 캐리어의 수보다 작다.
이제, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다. 하지만, 본 발명이 다음의 실시예들에 국한되는 것은 아니다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 FBC 메모리 구성의 일례를 나타내고 있다. FBC 메모리 장치는, 메모리 셀(MC), 더미 셀(DC0 및 DC1), 워드 라인(WLL0-WLLn 및 WLR0-WLRn)(이하에서는, "WL"로도 지칭함), 더미 워드 라인(DWLL 및 DWLR)(이하에서는, "DWL"로도 지칭함), 비트 라인(BLL0-BLLm 및 BLR0-BLRm)(이하에서는, "BL"로도 지칭함), 감지 증폭기(S/A), 등화 라인(EQL), 등화 트랜지스터(TEQ), 로우 디코더(RD), WL 드라이버(WLD), 컬럼 디코더(CD) 및 CSL 드라이버(CSLD)를 포함한다.
메모리 셀(MC)은 메트릭스 형상으로 배열되어 메모리 셀 어레이(MCAL 및 MCAR)(이하에서는, "MCA"로도 지칭함)를 형성한다. 워드 라인(WL)은 로우 방향으로 연장되고, 메모리 셀(MC)의 게이트에 접속된다. 각각의 (n+1) 워드 라인(WL)이 감지 증폭기(S/A)의 양측에 제공된다. 비트 라인(BL)은 컬럼 방향으로 연장되고, 메모리 셀(MC)의 소스 또는 드레인에 접속된다. 각각의 (m+1) 비트 라인(BL)이 감 지 증폭기(S/A)의 양측에 제공된다. 워드 라인(WL) 및 비트 라인(BL)은 서로 직교하고, 메모리 셀(MC)은 각 교차점에 제공된다. 이러한 구성을 교차점형 셀이라 지칭한다. 로우 방향과 컬럼 방향의 호칭은 편의적인 것으로, 그 호칭을 서로 바꿀 수도 있다.
데이터 판독/기입 동작에 앞서, 서로 반대 극성인 데이터 "0"과 데이터 "1"이 제각기 더미 셀(DC0 및 DC1)에 기억된다. 극성은 데이터의 논리값 "0" 또는 "1"을 표시한다. 더미 셀(DC0 및 DC1)은 메모리 셀(MC)의 데이터가 검출될 때의 기준 전류(Iref)를 발생시키는데 이용된다. 기준 전류(Iref)를 발생시키기 위해 동일한 수의 더미 셀 DC0과 더미 셀 DC1이 제공된다. 기준 전류(Iref)는 "0" 셀을 지나는 전류와, "1" 셀을 지나는 전류 사이의 거의 중간 전류이다. 감지 증폭기(S/A)는 비트 라인(BL)을 통해 메모리 셀(MC)에 전류를 공급한다. 그 후, 이 전류는 메모리 셀(MC)의 데이터에 따라 감지 증폭기(S/A)의 감지 노드를 지난다. 감지 증폭기(S/A)는 감지 노드를 지나는 전류가 기준 전류(Iref)보다 높은지 여부를 토대로 데이터의 논리값 "1"과 "0"을 구별한다.
등화 라인(EQL)은 등화 트랜지스터(TEQ)의 게이트에 접속된다. 등화 트랜지스터(TEQ)는 비트 라인(BL)과 접지점(접지 전위) 사이에 접속된다. 등화시, 각 비트 라인(BL)에서의 전위는 비트 라인(BL)을 접지점에 연결함으로써 접지 전위로 등화된다.
로우 디코더(RD)는 로우 어드레스를 디코딩하여 복수의 워드 라인(WL) 중에서 특정한 워드 라인을 선택한다. WL 드라이버(WLD)는 선택된 워드 라인에 전압을 인가하여 선택된 워드 라인을 활성화시킨다. 컬럼 디코더(CD)는 컬럼 어드레스를 디코딩하여 복수의 컬럼 중에서 특정한 컬럼을 선택한다. CSL 드라이버(CSLD)는 선택된 컬럼에 전위를 인가하여 감지 증폭기(S/A)로부터 데이터를 판독하거나, DQ 버퍼를 통해 감지 증폭기(S/A)에 데이터를 기입한다.
활성화는 소자 또는 회로가 턴 온되거나 구동되는 것을 의미하고, 비활성화는 소자 또는 회로가 턴 오프되거나 멈춘다는 것을 의미한다. 따라서, 어떤 때에는 HIGH(고 전위 레벨) 신호가 활성화 신호이지만, 어떤 때에는 LOW(저 전위 레벨) 신호가 활성화 신호라는 점에 유의하여야 한다. 예컨대, NMOS 트랜지스터는 게이트를 HIGH로 설정함으로써 활성화된다. 한편, PMOS 트랜지스터는 게이트를 LOW로 설정함으로써 활성화된다.
도 2는 메모리 셀(MC) 구조의 일례를 나타내는 단면도이다. 더미 셀(DC)은 메모리 셀(MC)의 구성과 유사한 구성을 갖는다. 메모리 셀(MC)은 지지 기판(10), BOX층(20) 및 SOI층(30)을 포함하는 SOI 기판상에 제공된다. 소스(60) 및 드레인(40)은 SOI층(30)에 제공된다. 플로팅 보디(50)는 소스(60)와 드레인(40) 사이의 SOI층(30)에 제공된다. 보디(50)는 그 도전형이 소스(60)와 드레인(40)의 도전형과 반대인 반도체이다. 제1 실시예에서는, 메모리 셀(MC)이 N형 FET이다. 보디(50)는 그 일부 또는 전부를 소스(60), 드레인(40), BOX층(20), 게이트 유전막(70) 및 STI(Shallow Trench Isolation)(도시되지 않음)로 둘러싼 전기적으로 플로팅 상태이다. FBC 메모리에서는, 보디(50)에 축적된 다수 캐리어의 수에 따라 논리 데이터(이진 데이터)가 기억될 수 있다.
이제, 메모리 셀(MC)에 데이터를 기입하는 방법들 중 하나에 대해 설명한다. 메모리 셀(MC)은 데이터 "1"을 기입하기 위해 포화 상태로 동작된다. 예컨대, 워드 라인(WL)은 1.5V로 바이어스되고, 비트 라인(BL)도 1.5V로 바이어스된다. 소스는 접지점(GND)(0V)으로 설정된다. 따라서, 충격 이온화가 드레인 근처에서 발생하여 다량의 전자-홀 쌍을 발생시킨다. 충격 이온화에 의해 발생된 전자들은 드레인으로 흐르고, 홀들은 저 전위를 갖는 보디에 축적된다. 보디 전압은, 충격 이온화에 의한 홀들의 발생시 지나는 전류와, 보디와 소스 사이의 pn 접합에서의 순방향 전류 간에 균형이 달성될 때, 평형 상태에 도달하게 된다. 보디는 약 0.7V의 전압을 갖는다.
데이터 "0"의 기입시에는, 비트 라인(BL)이 네거티브 전압으로 감소된다. 예컨대, 비트 라인(BL)에서의 전위는 -1.5V로 감소된다. 이 동작은 보디(50)와 드레인(40) 사이의 pn 접합을 순방향으로 크게 바이어스한다. 보디(50)에 축적된 홀들은 드레인(40)으로 방출되고, 데이터 "0"이 메모리 셀(MC)에 기억된다.
다음으로, 메모리 셀(MC)로부터 데이터를 판독하는 방법들 중 하나에 대해 설명한다. 데이터 판독 동작에서는, 데이터 기입 동작과 유사하게, 워드 라인(WL)이 활성화되지만, 비트 라인(BL)은 데이터 "1"의 기입 동작에 비해 더 낮은 레벨로 설정된다. 예컨대, 워드 라인(WL)은 1.5V로 설정되고, 비트 라인(BL)은 0.2V로 설정된다. 메모리 셀(MC)은 선형 영역 내에서 동작된다. "0" 셀은 보디(50)에 저장된 홀들의 수의 차이로 인해 메모리 셀(MC)의 임계 전압에서 "1" 셀과 다르다. 데이터 "1"과 데이터 "0" 간의 구별은 임계 전압에서의 차이를 검출함으로써 이루어 질 수 있다. 데이터 판독 동안에 비트 라인(BL)이 더 낮은 전압으로 설정되는 이유는, 비트 라인(BL)의 전압이 감소하여 메모리 셀(MC)을 포화 상태로 바이어스할 때, "0" 셀이 데이터 "0"의 판독시 충격 이온화에 의해 "1" 셀로 변할 수 있기 때문이다.
리프레시 동작은 "1" 셀 또는 "0" 셀의 손상된 데이터를 복구하는 동작을 의미한다. 구체적으로, "1" 셀에는 홀들을 보충하면서 "0" 셀로부터는 홀들을 드로우하는 것이 리프레시 동작이다. 리프레시 동작을 통해, 데이터 기입시와 거의 같은 수준으로 데이터 "1"과 데이터 "0" 간의 신호 차이가 복구된다.
종래의 리프레시에서는, 감지 증폭기가 메모리 셀(MC)로부터 데이터를 임시로 판독하고, 그 데이터로서 동일한 논리 데이터를 메모리 셀(MC)에 다시 기입한다. 그러나, 제1 실시예의 리프레시에서는, 감지 증폭기가 메모리 셀(MC)로부터 데이터를 판독하지 않는다. 또한, 제1 실시예의 리프레시에서는, 데이터의 판독 없이 정확히 동일한 워드 라인 전위(VWL) 및 정확히 동일한 비트 라인 전위(VBL)가 "0" 셀과 "1" 셀 모두에 인가되고, "0" 셀과 "1" 셀 간의 보디 전위차를 이용해 "0" 셀과 "1" 셀 모두를 동시에 자발적으로 리프레시한다. 이러한 리프레시를 "자발적인 리프레시(autonomous refresh)"로 지칭한다. 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 충족시켜야 하는 조건들에 대해서는 후술한다.
도 3a 및 도 3b는 이러한 자발적인 리프레시 동작을 나타내는 개념도이다. 도 3a는 "0" 셀의 자발적인 리프레시 동작이 시작될 때의 상태를 나타내고, 도 3b는 "1" 셀의 자발적인 리프레시 동작이 시작될 때의 상태를 나타낸다. 워드 라인 전위(VWL)와 비트 라인 전위(VBL)는 도 4에 도시되어 있는 영역 내에서 설정된다.
워드 라인 전위(VWL)와 비트 라인 전위(VBL)는 소스 라인 전위(VSL)(예컨대, 접지 전위(0V))보다 높게 설정되고, "0" 셀과 "1" 셀의 각각의 보디(50)에서의 전위는 워드 라인(WL)과 보디(50) 간의 커패시터 결합, 및 비트 라인(BL)과 보디(50) 간의 커패시터 결합에 의해 소스 전위(VSL)보다 높게 증가한다. 따라서, 보디와 소스 사이의 pn 접합에 순방향 바이어스가 인가된다. 순방향 바이어스는 보디(50)에서의 홀들을 소스(60)로 드로우한다. 이러한 홀들은 "0" 셀과 "1" 셀 모두에서 드로우된다. "1" 셀의 보디와 드레인 사이의 접합에서 충격 이온화에 의해 발생된 전류는 비트 라인 전위(VBL) 및 워드 라인 전위(VWL)의 적절한 값을 선택함으로써 "0" 셀에서의 전류보다 높게 설정될 수 있다.
이때, "0" 셀에서는, 보디와 소스 사이의 순방향 바이어스에 의해 단위 시간당 유도되는 홀들의 수(순방향 전류 Ifwd(0))는, 도 3a에 도시된 바와 같이, 보디와 드레인 사이의 충격 이온화에 의해 단위 시간당 발생되는 홀들의 수(충격 이온화 전류 Ii/i(0))보다 많다. 한편, "1" 셀에서는, 보디와 소스 사이의 순방향 바이어스에 의해 단위 시간당 유도되는 홀들의 수(순방향 전류 Ifwd(1))는, 도 3b에 도시된 바와 같이, 보디와 드레인 사이의 충격 이온화에 의해 단위 시간당 발생되는 홀들의 수(충격 이온화 전류 Ii/i(1))보다 작다. 따라서, "0" 셀에 축적되는 홀들은 감소하고, "1" 셀에는 홀들이 보충될 수 있다.
(Case 1: VBL > VSL)
도 4는 "0" 셀과 "1" 셀에 대한 충격 이온화에 의해 발생된 홀의 레이트의 등고선을 나타내는 그래프이다. Vth1은 "1" 셀의 임계 전압을 나타내고, Vth0은 "0" 셀의 임계 전압을 나타낸다. 도 4에서는, "1" 셀에서의 홀 발생 레이트의 등고선이 파선으로 표시되어 있고, "0" 셀에서의 홀 발생 레이트의 등고선이 대시 라인에 의해 표시되어 있다. 도 4의 라인(L1-L4)은 도 5의 라인과 동일하다. 하지만, 도 4에서는, 이해를 돕기 위해 소스 라인 전위(VSL)가 원점으로 설정되어 있다.
도 4의 라인(L1)은 VBL = VWL-Vth0을 표시한다. 라인(L1)의 아래쪽 우측 영역은 "0" 셀의 선형 영역을 나타내고, 라인(L1)의 위쪽 좌측 영역은 약한 반전 영역 및 포화 영역을 나타낸다. 라인(L2)은 VWL = Vth0을 나타낸다. 라인 L2와 라인 L1 사이의 영역은 "0" 셀의 포화 영역을 나타낸다. 라인(L2)의 좌측 영역은 "0" 셀의 약한 반전 영역을 나타낸다. 라인(L3)은 VBL = VWL - Vth1을 나타낸다. 라인(L3)의 아래쪽 우측 영역은 "1" 셀의 선형 영역을 나타내고, 라인(L3)의 위쪽 좌측 영역은 약한 반전 영역 및 포화 영역을 나타낸다. 라인(L4)은 VWL = Vth1을 나타낸다. 라인 L4와 라인 L3 사이의 영역은 "1" 셀의 포화 영역을 나타낸다. 라인(L4)의 좌측은 "1" 셀의 약한 반전 영역을 나타낸다. 충격 이온화는 메모리 셀(MC)이 포화 상태일 때 주로 일어나며, 때로는 약한 반전 상태에서도 일어난다.
도 4의 화살표가 도시하는 바와 같이, "0" 셀과 "1" 셀 모두에서는, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 증가할 때 충격 이온화에 의해 발생되는 홀의 레이트도 증가한다. 하지만, "0" 셀에 있어서는, 라인(L1)의 아래쪽 우측 영역에 위치한 선형 영역(VBL < VWL-Vth0)에서 충격 이온화가 발생하지 않는다. "1" 셀에 있어서는, 라인(L3)의 아래쪽 우측 영역에 위치한 선형 영역(VBL < VWL-Vth1)에서 충격 이온화가 발생하지 않는다. "1" 셀에서의 충격 이온화에 의해 발생되는 홀의 레이트는, 소스 라인 전위(VSL)에 기반한 워드 라인 전위(VWL)가 Vth0보다 작을 때(VWL-VSL ≤ Vth0), "0" 셀에서의 홀의 레이트보다 높다는 점에 유의하여야 한다. 즉, "1" 셀에서의 충격 이온화 전류(Ii/i(1))는 VWL-VSL ≤ Vth0을 충족시킴으로써 "0" 셀에서의 충격 이온화 전류(Ii/i(0))보다 높게 된다. 예컨대, VWL이 Vth0에 근접해 설정되는 경우, "0" 셀에서의 충격 이온화 전류(Ii/i(0))는, "1" 셀에서의 충격 이온화 전류(Ii/i(1))가 증가하더라도, 비트 라인 전위(VBL)가 증가하는 경우에도 거의 증가하지 않는다.
워드 라인 전위(VWL)가 소스 라인 전위(VSL)보다 높을 필요가 있다. 보디(50)에서의 전위가 소스(60)에서의 전위보다 확실히 높게 하기 위해 워드 라인 전위(VWL)는 소스 라인 전위(VSL)보다 높다. 따라서, 순방향 바이어스가 보디와 소스 사이의 pn 접합에 인가되어 보디(50)에서의 홀들을 소스(60)로 드로우한다. 즉, 소스 라인 전위(VSL)에 기반한 워드 라인 전위(VWL)가 Vth0이거나 그 미만이고, 워드 라인 전위(VWL)가 소스 라인 전위(VSL)보다 높을 필요가 있다.
데이터 보유 동안에는, 통상적으로 워드 라인 전위(VWLL)가 소스 라인 전위(VSL)보다 낮게 설정된다. 따라서, Case 1에서는, 리프레시 동작 동안의 워드 라인 전위(VWL)가 데이터 보유 동안의 워드 라인 전위(VWLL)보다 높다.
전술한 조건들은 다음의 수학식 1 내지 4로 표현된다.
Figure 112008044465173-pat00003
자발적인 리프레시를 수행하기 위해서는, 수학식 1 내지 4를 충족시키도록 워드 라인 전위(VWL)와 비트 라인 전위(VBL)를 설정하는 것이 필요하다.
도 5는 Case 1에서 자발적인 리프레시가 수행될 수 있는 워드 라인 전위(VWL) 및 비트 라인 전위(VBL) 영역을 나타내는 그래프이다. 도 5에서는, 수학식 1 내지 4가 진한선의 경계를 갖고 사선으로 도시된 범위(R0)에 의해 표시되어 있다. 자발적인 리프레시는 범위(R0) 내인 워드 라인 전위(VWL)와 비트 라인 전위(VBL) 중 하나를 "0" 셀과 "1" 셀에 동일하게 인가함으로써 실현될 수 있다.
도 6은 자발적인 리프레시를 실현하기 위한 보디 전위 대 순방향 전류(Ifwd) 및 충격 이온화 전류(Ii/i) 간의 의존 관계를 나타내는 그래프이다. Vbody(0)d는 홀들이 "0" 셀의 보디에도 축적되어 데이터 "0"을 손상시키는 상태를 나타낸다. Vbody(1)d는 홀들이 "1" 셀의 보디로부터도 방출되어 데이터 "1"을 손상시키는 상태를 나타낸다. Vbody(0) 및 Vbody(1)는 자발적인 리프레시 또는 기입 직후의 "0" 셀과 "1" 셀의 보디 전위를 나타낸다.
일반적으로, 순방향 전류(Ifwd)는 소스 라인 전위(VSL)와 비트 라인 전위(VBL)가 일정하게 유지될 때 보디 전위(Vbody)의 지수 함수로 표현된다. 제1 실시예의 자발적인 리프레시에서는, 동일한 비트 라인 전위(VBL), 동일한 워드 라인 전위(VWL) 및 동일한 소스 라인 전위(VSL)가 리프레시 기간 동안에 "0" 셀과 "1" 셀에 항상 인가된다. 따라서, "0" 셀과 "1" 셀 간의 순방향 전류(Ifwd)에서의 차이는 "0" 셀과 "1" 셀 간의 보디 전위에서의 차이에 좌우된다.
순방향 전류(Ifwd)와 충격 이온화 전류(Ii/i)의 교차점은 충격 이온화 전류가 순방향 전류와 같아진 평형 위치를 나타낸다. 이러한 평형 위치는 2개의 안정한 평형 위치(SEP1 및 SEP2)와 1개의 불안정한 평형 위치(USP)를 포함한다. 불안정한 평형 위치(USP)는 안정한 평형 위치 SEP1과 SEP2 사이에 존재한다.
불안정한 평형 위치(USP)는 불안정한 상태이지만 (충격 이온화 전류가 순방향 전류와 같은) 평형 상태이다. 즉, 불안정한 평형 위치(USP)가 잡음 등에 의해 평형 상태로부터 약간 시프트될 때, 그 시프트는 증가한다. "0" 셀과 "1" 셀이 불안정한 평형 위치에서 보디 전압(Vbodyc1)을 넘어 손상되는 경우(즉, Vbody(0)d > Vbodyc1 또는 Vbody(1)d < Vbodyc1)에, "0" 셀과 "1" 셀은 자발적인 리프레시 동작에 의해 원래의 기억 상태로 복구될 수 없다. 따라서, 불안정한 평형 위치(USP)는 자발적인 리프레시가 수행될 때의 임계점이 된다.
다음의 설명에서는, "0" 셀과 "1" 셀이 임계점(Vbodyc1)을 넘어 손상되지 않는다고 가정한다. 자발적인 리프레시는 데이터가 손상된 "0" 셀과 "1" 셀에 대해 수행된다. "0" 셀과 "1" 셀에서의 보디 전위는 도 6의 Vbody(0)d 및 Vbody(1)d와 같은 데이터 손상에 의해 서로 가까워진다.
이러한 환경하에서, 수학식 1 내지 4를 충족시키도록 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 설정될 때에는, 도 6에 도시된 바와 같이, "0" 셀의 순방향 전류(Ifwd(0)d)는 충격 이온화 전류(Ii/i(0)d)보다 커지고, "1" 셀의 충격 이온화 전류(Ii/i(1)d)는 "1" 셀의 순방향 전류(Ifwd(1)d)보다 커진다.
순방향 전류(Ifwd(0)d)가 충격 이온화 전류(Ii/i(0)d)보다 크기 때문에, 홀들은 "0" 셀에 드로우되고, 보디 전위는 점차 낮아진다. 보디 전위가 낮아질 때, 순방향 전류(Ifwd)는 점차 감소한다. 순방향 전류(Ifwd)가 충격 이온화 전류(Ii/i)와 같아질 때, "0" 셀은 평형 상태로 된다. Vbody(0)는 평형 상태에 있는 "0" 셀의 보디 전위를 나타낸다.
한편, "1" 셀에서는, 충격 이온화 전류(Ii/i(1)d)가 순방향 전류(Ifwd(1)d)보다 크기 때문에, 홀들이 축적되고, 보디 전위는 점차 증가한다. 보디 전위가 증가할 때, 순방향 전류(Ifwd)도 증가한다. 순방향 전류(Ifwd)가 충격 이온화 전류(Ii/i)와 같아질 때, "1" 셀은 평형 상태로 된다. Vbody(1)는 평형 상태에 있는 "1" 셀의 보디 전위를 나타낸다.
따라서, 자발적인 리프레시에서는, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)에 의해 바이어스되는 "0" 셀과 "1" 셀에서의 보디 전위가 평형 상태로 진행되고 증폭된다. 그러므로, 자발적인 리프레시 후에는, "0" 셀과 "1" 셀 간의 신호 차이(전위차)가 데이터 기입시의 신호 차이로 실질적으로 복구될 수 있다.
"0" 셀과 "1" 셀이 큰 잡음 등에 의해 대부분 손상된 경우에는, "0" 셀과 "1" 셀이 1 주기의 자발적인 리프레시에 의해 원래의 평형 상태로 복구되지 않는 경우가 종종 있다. 이러한 경우에는, 복수 주기의 자발적인 리프레시를 반복 수행함으로써 "0" 셀과 "1" 셀을 안정한 평형 상태로 복구할 수 있다. 하지만, 이러한 경우에는, "0" 셀과 "1" 셀에서의 보디 전위가 임계점(Vbodyc1)을 넘어 손상되지 않는다고 가정된다.
도 7은 제1 실시예의 FBC 메모리에 의해 수행되는 동작을 나타내는 타이밍도이다. 도 7에서는, 소스 라인 전위(VSL)가 접지 전위(0V)로 설정된다. 먼저, 데이터 "1" 또는 데이터 "0"이 메모리 셀 어레이(MCA)의 각각의 메모리 셀(MC)에 기입된다. 데이터 보유 상태(0 - t1)에서, 워드 라인 전위(VWL)는, 보디와 소스 사이의 pn 접합과, 보디와 드레인 사이의 pn 접합에 역 바이어스가 인가되도록, 네거티브 전위(VWLL)로 설정된다. 이때, 비트 라인 전위(VBL)와 소스 라인 전위(VSL)는 워드 라인 전위(VWLL)보다 높다. 예컨대, 도 7에서, 비트 라인 전위(VBL)와 소스 라인 전위(VSL)는 접지 전위로 설정된다. 따라서, 보디와 소스 사이의 pn 접합과, 보디와 드레인 사이의 pn 접합을 지나는 누설 전류는 데이터 보유 시간을 늘리도록 억제된다.
데이터 보유 상태로부터 리프레시 동작으로 전이가 이루어질 때(t1 - t2), 워드 라인 전위(VWL)는 데이터 보유에서의 레벨(VWLL)로부터 이보다 높은 VWL_ref까지 상승한다. VWL_ref는 접지 전위보다 높은 포지티브 전위이다. 이어서, t3 - t4에서, 비트 라인 전위(VBL)는 데이터 보유에서의 레벨(VSL = 0)보다 높은 VBL_ref로 상승된다. t4 - t5에서는, 워드 라인 전위(VWL_ref)와 비트 라인 전위(VBL_ref)가 수학식 1 내지 4를 충족시키는 전위이고, 자발적인 리프레시가 이 기간에 수행된다. 소스 라인 전위(VSL)는 접지 전위로 유지된다.
워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 VWL_ref와 VBL_ref로 설정될 때, "0" 셀과 "1" 셀에서의 보디 전위는 보디와 게이트 간의 용량 결합과, 보디와 드레인 간의 용량 결합에 의해 상승된다. 그러나, "1" 셀에서의 보디 전위가 "0" 셀에서의 보디 전위보다 원래 높기 때문에, "1" 셀에서의 보디 전위는 워드 라인 전위(VWL)와 비트 라인 전위(VBL)의 상승 초기에 "0" 셀에서의 보디 전위보다 높은 전위로 상승된다. "0" 셀과 "1" 셀 간의 임계 전압 차이는 전위차(ΔVb_before)에 의해 발생된다. 따라서, 전술한 바와 같이, 동일한 비트 라인 전위 및 동일한 워드 라인 전위가 "0" 셀과 "1" 셀에 인가되더라도, "0" 셀은 충격 이온화 전류(Ii/i)와 순방향 전류(Ifwd)에서 "1" 셀과 다르다.
"1" 셀에서는, 충격 이온화 전류(Ii/i)가 순방향 전류(Ifwd)보다 크기 때문에 고 전위가 유지될 수 있다. "0" 셀에서는, 순방향 전류(Ifwd)가 충격 이온화 전류(Ii/i)보다 크기 때문에 보디 전위가 낮아진다. 따라서, "1" 셀과 "0" 셀 간의 보디 전위차가 증폭된다.
자발적인 리프레시 동안에는, 일반적으로 "0" 셀과 "1" 셀에 인가되는 워드 라인 전위(VWL_ref)가 서로 같고, "0" 셀과 "1" 셀에 인가되는 비트 라인 전위(VBL_ref)가 서로 같으며, "0" 셀과 "1" 셀에 인가되는 소스 라인 전위(VSL)(접지 전위)가 서로 같다.
이어서, t5 - t6에서, 워드 라인 전위(VWL)는 데이터 보유에서 네거티브 전위 레벨로 떨어진다. t7 - t8에서는, 비트 라인 전위(VBL)가 데이터 보유에서 접지 레벨로 떨어진다. 이에 따라, 자발적인 리프레시 동작이 완료되고, 메모리는 다시 데이터 보유 상태로 된다.
도 7로부터 알 수 있는 바와 같이, 자발적인 리프레시 후의 "0" 셀과 "1" 셀 간의 보디 전위차(ΔVb_after)는 자발적인 리프레시 동작 전의 "0" 셀과 "1" 셀 간의 보디 전위차(ΔVb_before)보다 크게 증폭된다.
도 8은 제1 실시예의 FBC 메모리에 의해 수행되는 다른 동작을 나타내는 타이밍도이다. 도 8의 동작은 도 7의 동작에 비해 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 반대로 상승하는 프로시저(t1 - t4)를 갖는다. 도 8의 동작에서의 다른 프로시저는 도 7의 프로시저와 유사하다. 도 8에 도시된 바와 같이, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)의 상승 프로시저가 도 7의 프로시저와 반대이지만, 자발적인 리프레시는 도 7의 동작과 유사하게 수행될 수 있다.
도 9는 제1 실시예의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도이다. 도 9의 동작에서는, 자발적인 리프레시 동안, 소스 라인 전위(VSL)가 데이터 보유 상태에서의 레벨보다 낮은 네거티브 전위로 떨어진다. 이때, 워드 라인 전위(VWL)는 접지 전위보다 높은 전위(VWL_ref)까지 상승하고, 비트 라인 전위(VBL)는 접지 전위보다 높은 전위(VBL_ref)까지 상승한다.
따라서, 소스 라인 전위(VSL)는 자발적인 리프레시 동안 바뀌게 되어 보디와 소스 간의 순방향 전류가 증가되게 한다. 도 9의 자발적인 리프레시 동작에서의 다른 프로시저는 도 7의 프로시저와 유사하다.
도 10은 제1 실시예의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도이다. 도 10의 동작은 도 9의 동작에 비해 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 반대로 상승하는 프로시저(t1 - t4)를 갖는다. 도 10의 동작에 서의 다른 프로시저는 도 9의 프로시저와 유사하다. 도 10에 도시된 바와 같이, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)의 상승 프로시저가 도 9의 프로시저와 반대이지만, 자발적인 리프레시는 도 9의 동작과 유사하게 수행될 수 있다.
(Case 2: VBL < VSL)
자발적인 리프레시는 VBL이 VSL보다 낮더라도 수행될 수 있다. 이 경우, 보디와 드레인 사이의 접합부에 순방향 바이어스를 인가함으로써 보디(50)로부터 홀들을 드로우한다. 충격 이온화는 보디와 소스 사이에서 발생한다. "1" 셀에서는, 보디와 드레인 사이의 순방향 바이어스에 의해 드로우되는 홀들의 수가 보디와 소스 사이의 충격 이온화에 의해 발생되는 홀들의 수보다 작다. "0" 셀에서는, 보디와 드레인 사이의 순방향 바이어스에 의해 드로우되는 홀들의 수가 보디와 소스 사이의 충격 이온화에 의해 발생되는 홀들의 수보다 많다. 따라서, "1" 셀과 "0" 셀 모두는 자발적으로 리프레시될 수 있다.
도 11은 비트 라인 전위(VBL)가 소스 라인 전위(VSL)보다 낮을 때 "0" 셀과 "1" 셀에 대한 충격 이온화에 의해 발생된 홀의 레이트의 등고선을 나타내는 그래프이다. 도 11의 라인(L1 - L6)은 도 12의 라인과 동일하다. 도 11의 라인(L1 - L4)은 도 4 또는 도 5의 라인과 동일하다. 하지만, 도 11에서는, 소스 라인 전위(VSL)가 이해를 돕기 위해 원점으로 설정되어 있다.
라인(L2)의 우측상의 영역은 "0" 셀의 선형 영역을 나타낸다. 라인 L1과 라인 L2 사이의 영역은 "0" 셀의 포화 영역을 나타내고, 라인(L1)의 위쪽 좌측 영역은 약한 반전 영역을 나타낸다. 라인(L4)의 우측상의 영역은 "1" 셀의 선형 영역 을 나타낸다. 라인 L4와 라인 L3 사이의 영역은 "1" 셀의 포화 영역을 나타내고, 라인(L3)의 위쪽 좌측 영역은 "1" 셀의 약한 반전 영역을 나타낸다.
"0" 셀에 대해서는, 라인(L2)의 우측상의 선형 영역(VWL > VSL+Vth0)에서 충격 이온화가 발생되지 않는다. "1" 셀에 대해서는, 라인(L4)의 우측상의 선형 영역(VWL > VSL+Vth1)에서 충격 이온화가 발생되지 않는다. "1" 셀의 충격 이온화에 의해 발생되는 홀의 레이트가 라인(L4)의 좌측상의 영역(VWL ≤ VSL+Vth1)과 라인(L1)의 위쪽 좌측 영역(VBL ≥ VWL-Vth0)에서 "0" 셀의 홀의 레이트보다 크다는 점에 유의하여야 한다. 즉, "1" 셀에서의 충격 이온화 전류(Ii/i(1))는 VWL ≤ VSL+Vth1 및 VBL ≥ VWL-Vth0을 충족시킴으로써 "0" 셀에서의 충격 이온화 전류(Ii/i(0))보다 커진다.
워드 라인 전위(VWL)는 비트 라인 전위(VBL) 이상(VWL ≥ VBL)인 것이 필요하다. 워드 라인 전위(VWL)는, 보디(50)에서의 전위가 확실히 드레인(40)에서의 전위 이상이 되게, 비트 라인 전위(VBL) 이상이다. 따라서, 보디와 드레인 사이의 pn 접합에 순방향 바이어스가 인가되어 보디(50)에서의 홀들을 드레인(40)으로 드로우한다. 또한, 리프레시에서의 워드 라인 전위(VWL)가 데이터 보유 동안의 워드 라인 전위(VWLL)보다 높을 필요가 있다.
전술한 조건들은 다음의 수학식 5 내지 8로 표현된다.
Figure 112008044465173-pat00004
자발적인 리프레시를 수행하기 위해, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)는, 비트 라인 전위(VBL)가 소스 라인 전위(VSL)보다 낮더라도, 수학식 5 내지 8을 충족시키도록 설정된다.
도 12는 Case 2에서 자발적인 리프레시가 수행될 수 있는 워드 라인 전위(VWL) 및 비트 라인 전위(VBL) 영역을 나타내는 그래프이다. 도 12에서는, 수학식 5 내지 8이 진한선의 경계를 갖고 사선으로 도시된 범위(R1)에 의해 표시되어 있다. 자발적인 리프레시는 범위(R1) 내인 워드 라인 전위(VWL)와 비트 라인 전위(VBL) 중 하나를 "0" 셀과 "1" 셀에 동일하게 인가함으로써 실현될 수 있다.
도 13은 Case 2에서 FBC 메모리에 의해 수행되는 동작을 나타내는 타이밍도이다. 도 13에서는, 소스 라인 전위(VSL)가 접지 전위(OV)로 설정된다. 먼저, 데이터 "1" 또는 데이터 "0"이 메모리 셀 어레이(MCA)의 각각의 메모리 셀(MC)에 기입된다. 데이터 보유 상태(0 - t1)에서, 워드 라인 전위(VWL)는, 보디와 소스 사이의 pn 접합과, 보디와 드레인 사이의 pn 접합에 역 바이어스가 인가되도록, 네거티브 전위(VWLL)로 설정된다. 이때, 비트 라인 전위(VBL)와 소스 라인 전위(VSL)는 워드 라인 전위(VWLL)보다 높다. 예컨대, 도 13에서, 비트 라인 전위(VBL)와 소스 라인 전위(VSL)는 접지 전위로 설정된다. 따라서, 보디와 소스 사이의 pn 접합과, 보디와 드레인 사이의 pn 접합을 지나는 누설 전류는 데이터 보유 시간을 늘리도록 억제된다.
데이터 보유 상태로부터 리프레시 동작으로 전이가 이루어질 때(t1 - t2), 워드 라인 전위(VWL)는 데이터 보유에서의 레벨(VWLL)로부터 이보다 높은 VWL_ref 까지 상승한다. VWL_ref는 비트 라인 전위(VBL)보다 높은 전위이다. 이어서, t3 - t4에서, 비트 라인 전위(VBL)는 데이터 보유에서의 레벨(VSL = 0)로부터 이보다 낮은 VBL_ref로 떨어진다. 비트 라인 전위(VBL)가 소스 라인 전위(VSL)(접지 전위)보다 낮은 전위로 떨어질 때, 보디와 드레인 사이의 pn 접합부에서 충격 이온화가 발생되고, 보디와 소스 사이의 pn 접합에 순방향 바이어스가 인가된다. t4 - t5에서, 워드 라인 전위(VWL_ref)와 비트 라인 전위(VBL_ref)는 수학식 5 내지 8을 충족시키는 전위이고, 자발적인 리프레시가 이 기간에 수행된다.
워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 VWL_ref와 VBL_ref로 설정될 때, "0" 셀과 "1" 셀에서의 보디 전위가 보디와 드레인 간의 용량 결합에 의해 낮아지지만, "0" 셀과 "1" 셀에서의 보디 전위는 보디와 게이트 간의 용량 결합에 의해 비트 라인 전위(VBL_ref)보다 높게 유지된다. "1" 셀에서의 보디 전위가 "0" 셀에서의 보디 전위보다 원래 높기 때문에, "1" 셀에서의 보디 전위는 워드 라인 전위(VWL)의 상승 초기 및 비트 라인 전위(VBL)의 하락 초기에 "0" 셀에서의 보디 전위보다 높게 유지된다. "0" 셀과 "1" 셀 간의 임계 전압 차이는 전위차(ΔVb_before)에 의해 발생된다. 따라서, 도 6과 관련하여 전술한 바와 같이, 동일한 비트 라인 전위 및 동일한 워드 라인 전위가 "0" 셀과 "1" 셀에 인가되더라도, "0" 셀은 충격 이온화 전류(Ii/i)와 순방향 전류(Ifwd)에서 "1" 셀과 다르다.
"1" 셀에서는, 충격 이온화 전류(Ii/i)가 순방향 전류(Ifwd)보다 크기 때문에 고 전위가 유지될 수 있다. "0" 셀에서는, 순방향 전류(Ifwd)가 충격 이온화 전류(Ii/i)보다 크기 때문에 보디 전위가 낮아진다. 따라서, "1" 셀과 "0" 셀 간 의 보디 전위차가 증폭된다.
이어서, t5 - t6에서, 워드 라인 전위(VWL)는 데이터 보유에서 네거티브 전위 레벨로 떨어진다. t7 - t8에서는, 비트 라인 전위(VBL)가 데이터 보유에서 접지 레벨로 상승한다. 이에 따라, 자발적인 리프레시 동작이 완료되고, 메모리는 다시 데이터 보유 상태로 된다.
도 13으로부터 알 수 있는 바와 같이, 자발적인 리프레시 후의 "0" 셀과 "1" 셀 간의 보디 전위차(ΔVb_after)는 자발적인 리프레시 동작 전의 "0" 셀과 "1" 셀 간의 보디 전위차(ΔVb_before)보다 크게 증폭된다.
도 14는 Case 2의 FBC 메모리에 의해 수행되는 다른 동작을 나타내는 타이밍도이다. 도 14의 동작은 도 13의 동작에 비해 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 반대로 상승하는 프로시저(t1 - t4)를 갖는다. 도 14의 동작에서의 다른 프로시저는 도 13의 프로시저와 유사하다. 도 14에 도시된 바와 같이, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)의 상승 프로시저가 도 13의 프로시저와 반대이지만, 자발적인 리프레시는 도 13의 동작과 유사하게 수행될 수 있다.
도 15는 Case 2의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도이다. 도 15의 동작에서는, 자발적인 리프레시 동안, 소스 라인 전위(VSL)가 데이터 보유 상태에서의 레벨보다 높은 포지티브 전위로 설정된다. 이때, 워드 라인 전위(VWL)는 비트 라인 전위(VBL)보다 높은 전위(VWL_ref)까지 상승하고, 비트 라인 전위(VBL)는 접지 전위보다 낮은 전위(VBL_ref)로 떨어진다.
따라서, 소스 라인 전위(VSL)는 자발적인 리프레시 동안 바뀌게 되어 보디와 드레인 간의 순방향 전류가 증가되게 한다. 도 15의 자발적인 리프레시 동작에서의 다른 프로시저는 도 13의 프로시저와 유사하다.
도 16은 Case 2의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도이다. 도 16의 동작은 도 15의 동작에 비해 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 반대로 상승하는 프로시저(t1 - t4)를 갖는다. 도 16의 동작에서의 다른 프로시저는 도 15의 프로시저와 유사하다. 도 16에 도시된 바와 같이, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)의 상승 프로시저가 도 15의 프로시저와 반대이지만, 자발적인 리프레시는 도 15의 동작과 유사하게 수행될 수 있다.
이제, 도 17 및 도 18을 참조하여 제1 실시예의 자발적인 리프레시의 효과에 대해 설명한다. 도 17 및 도 18은 2Mb 메모리 셀 어레이(MCA)의 32×16 유닛(2Mb×32×16)을 포함하는 1Gb FBC 메모리에서의 결과를 나타내고 있다. 예컨대, 2Mb 메모리 셀 어레이(MCA)는 512개의 워드 라인(WL)과 4096개의 비트 라인(BL)을 포함한다. 자발적인 리프레시 시간은 1ms로 설정되고, 리프레시 동안 "1" 셀을 지나는 전류는 0.2㎂로 설정되고, 리프레시 동안 "0" 셀을 지나는 전류는 거의 제로로 설정되고, 리프레시 시간은 20ns로 설정되며, 리프레시 주기 시간은 60ns로 설정된다.
도 17은 동시에 활성화된 워드 라인(WL)의 수와 리프레시 비지 레이트 간의 관계를 나타내는 그래프이다. 수평축은 리프레시 동안 동시에 활성화된 워드 라인(WL)의 수를 나타내고, 수직축은 리프레시 비지 레이트를 나타낸다. 리프레시 비지 레이트는 리프레시 동작이 차지하는 시간 레이트를 의미한다. 예컨대, 100% 의 리프레시 비지 레이트는 리프레시 동작이 항상 필요한 상태이다. 따라서, 데이터가 보유될 수 있다면 더 낮은 리프레시 비지 레이트가 보다 나은 것이다.
리프레시 동작에서 동시에 활성화된 워드 라인(WL)의 수가 1인 경우에는, 모든 컬럼의 비트 라인(BL)(4096개 라인)이 동시에 활성화되더라도 리프레시 비지 레이트는 약 50%가 된다.
종래의 리프레시 동작에서는, 감지 증폭기가 메모리 셀로부터 데이터를 임시로 판독하고, 이 데이터를 동일한 메모리 셀에 다시 기입한다. 따라서, 하나의 워드 라인(WL)이 리프레시 동안 활성화되는 것이 필요하고, 또한 각각의 비트 라인 또는 각각의 비트 라인 쌍에 대응하는 감지 증폭기를 제공하는 것이 필요하다. 이 경우, 리프레시 비지 레이트는 모든 컬럼의 비트 라인(BL)(4096개 라인)이 동시에 활성화되더라도 약 50% 이하로 감소될 수 없다.
제1 실시예의 자발적인 리프레시 동작에서는, "1" 셀과 "0" 셀 간의 보디 전위에서의 차이가 데이터 "1"과 데이터 "0"을 자발적으로 리프레시하는데 이용되므로, 감지 증폭기(S/A)를 이용해 판독 동작 및 기입 동작을 행할 필요가 없다. 따라서, 리프레시 동안 복수의 워드 라인이 동시에 활성화될 수 있다. 즉, 일정한 비트 라인(BL)에 접속된 복수의 메모리 셀(MC)에 대해 리프레시 동작이 동시에 행해질 수 있다. 예컨대, 리프레시 동작에서 512개의 워드 라인(WL)과 4096개의 비트 라인(BL)이 동시에 활성화되는 경우(하나의 메모리 셀 어레이의 모든 메모리 셀이 동시에 리프레시됨)에는 리프레시 비지 레이트가 약 0.1%로 감소될 수 있다.
도 18은 동시에 활성화된 워드 라인(WL)의 수와 리프레시 전류 간의 관계를 나타내는 그래프이다. 수평축은 리프레시 동안 동시에 활성화된 워드 라인(WL)의 수를 나타내고, 수직축은 1Gb FBC 메모리의 리프레시 전류를 나타낸다. 리프레시 전류는 FBC 메모리 전체의 메모리 셀(MC)을 리프레시하는데 필요한 전류를 의미한다.
리프레시 동작(종래의 리프레시 동작)에서 동시에 활성화된 워드 라인(WL)의 수가 1인 경우에는, 모든 컬럼의 비트 라인(BL)(4096개 라인)이 동시에 활성화되더라도 약 250mA의 리프레시 전류가 필요하다.
리프레시 동작(제1 실시예의 자발적인 리프레시 동작)에서 512개의 워드 라인(WL)과 4096개의 비트 라인(BL)이 동시에 활성화되는 경우에는 리프레시 전류가 약 5mA가 된다.
제1 실시예의 자발적인 리프레시 동작을 이용해 메모리 셀 어레이 전체의 메모리 셀이 동시에 리프레시되는 경우에는 약 0.1%의 리프레시 비지 레이트와 약 5mA의 리프레시 전류가 얻어진다. 따라서, 제1 실시예의 자발적인 리프레시에서는, 메모리 셀(MC)이 종래의 메모리 셀과 동일한 데이터 보유 시간을 갖더라도, 종래의 방안에 비해 리프레시 동작의 빈도와 소모 전류가 감소될 수 있다.
제1 실시예의 자발적인 리프레시 동작에서는, 메모리 셀 어레이 전체의 메모리 셀(MC)이 동시에 리프레시된다. 이와 달리, 메모리 셀 어레이가 블록으로 분할되고, 각 블록에서의 메모리 셀들(MC)이 동시에 리프레시될 수도 있다. 또한, 메모리 셀 어레이에서의 복수의 워드 라인이 동시에 선택될 수 있으며, 복수의 워드 라인에 접속된 메모리 셀 어레이가 동시에 리프레시될 수 있다.
종래의 방안과 유사하게, 리프레시 동안에 어드레스 순으로 워드 라인(WL)이 하나씩 활성화되고, 활성화된 워드 라인(WL)에 대응하는 모든 컬럼의 비트 라인(BL)에 접속된 메모리 셀(MC)이 리프레시될 수 있다. 이 경우, 종래의 방안과 동일한 리프레시 전류가 필요하다. 이와 달리, 리프레시 동안에 어드레스 순으로 비트 라인(BL)이 하나씩 활성화되고, 활성화된 비트 라인(BL)에 대응하는 모든 로우의 워드 라인(WL)에 접속된 메모리 셀(MC)이 리프레시될 수도 있다.
리프레시 효율을 고려할 때 메모리 셀 어레이 전체의 메모리 셀이 동시에 리프레시되는 것이 바람직하다. 자발적인 리프레시는 메모리 셀 어레이 전체의 메모리 셀의 동시 리프레시를 실현할 수 있다. 예컨대, N×M 비트의 메모리 어레이는 N개의 워드 라인과 M개의 비트 라인을 포함한다고 생각하자. Tret가 모든 메모리 셀의 최소 보유 시간이라고 하면, 종래의 DRAM과 동일한 리프레시 동작에서는 각 Tret/N 시간에 M개의 비트 라인이 충전 및 방전되는 것이 필요하다. CWL과 VWL이 워드 라인의 용량과 전압 크기이고, CBL과 VBL이 비트 라인의 용량과 전압 크기라고 하면, 메모리 셀 어레이 전체의 데이터를 보유하는데 필요한 전류(Iret1)는 다음의 수학식 9로 표현된다.
Figure 112008044465173-pat00005
한편, 모든 메모리 셀이 동시에 리프레시되는 경우에는, Tret의 각각의 경과 시간에 모든 워드 라인(WL)과 모든 비트 라인(BL)이 활성화된다. 따라서, 메모리 셀 어레이의 데이터를 보유하는데 필요한 전류(Iret2)는 다음의 수학식 10으로 표 현된다.
Figure 112008044465173-pat00006
데이터 보유 전류의 차이(ΔIret = Iret1 - Iret2)는 다음의 수학식 11로 표현된다.
Figure 112008044465173-pat00007
데이터 보유 전류의 차이는 종래의 리프레시 동작에서의 비트 라인의 충전 및 방전 전류와 거의 같다.
Figure 112008044465173-pat00008
로 인해, 제1 실시예의 자발적인 리프레시에서의 데이터 보유 전류는 종래의 리프레시에서의 데이터 보유 전류에 비해 작다.
주변 회로에서의 소모 전류에 있어, 종래의 리프레시에서는, 주변 회로가 Tret 동안 N번 충전 및 방전되는 것이 필요하다. 하지만, 제1 실시예의 자발적인 리프레시에서는, 주변 회로가 Tret 동안 단지 한번 충전 및 방전되는 것으로 충분하다. 주변 회로에 있어서는, 제1 실시예의 자발적인 리프레시에서의 소모 전류가 종래의 리프레시에서의 소모 전류에 비해 작다. 리프레시 동안 메모리 셀을 지나는 DC 전류의 영향은 계산시 무시된다.
[제2 실시예]
도 19는 본 발명의 제2 실시예에 따른 FBC 메모리 구성의 일례를 나타내고 있다. 제2 실시예에서는, 비트 라인이 로컬 비트 라인(LBLLk,i - LBLRk,i)(k는 1에서 N이고, i는 1에서 M임)(이하에서는, "LBL"로도 지칭함) 및 글로벌 비트 라 인(GBLLi - GBLRi)(이하에서는, "GBL"로도 지칭함)으로 분할된다. 각각의 로컬 비트 라인(LBL)은 일정한 컬럼의 메모리 셀들 중 일부 메모리 셀(MC)에 접속된다. 도 19에서는, (N+1)개의 메모리 셀(MC)이 하나의 로컬 비트 라인(LBL)에 접속된다. 복수의 로컬 비트 라인에 대응하는 글로벌 비트 라인(GBL)이 제공되고 감지 증폭기(S/A)에 접속된다.
비트 라인 스위치(BSW)는 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL) 사이에 접속된다. 글로벌 비트 라인(GBL)은 비트 라인 스위치(BSW)에 의해 특정한 로컬 비트 라인(LBL)에 선택적으로 접속될 수 있다.
도 19에 도시된 계층적 비트-라인 구성에서는, 감지 증폭기(S/A)가 각각의 로컬 비트 라인(LBL)에 제공될 필요가 없어, 감지 증폭기(S/A)의 수를 줄일 수 있다. 예컨대, 도 19의 특정예에서는, 글로벌 비트 라인(GBL)이 감지 증폭기(S/A)의 양쪽에 접속되고, 각각의 글로벌 비트 라인(GBL)이 4개의 로컬 비트 라인(LBL)(총 8개의 로컬 비트 라인)에 접속된다. 따라서, 제2 실시예에서는, 감지 증폭기(S/A)가 각각의 로컬 비트 라인(LBL)에 제공되는 경우에 비해 감지 증폭기(S/A)의 수가 1/8이 된다.
계층적 비트-라인 구성에서는, 종래의 리프레시 동작이 수행될 때 한번 리프레시될 수 있는 메모리 셀의 수가 1/8로 감소된다. 따라서, 리프레시 주기의 수(모든 메모리 셀을 리프레시하는데 필요한 리프레시 주기의 수)가 증가하고, 리프레시 비지 레이트도 증가한다.
이에 비해, 본 실시예에 따른 자발적인 리프레시의 이용의 경우에는, 메모리 셀 어레이 전체의 메모리 셀이 감지 증폭기의 수에 상관없이 동시에 리프레시될 수 있다. 따라서, 제2 실시예의 자발적인 리프레시에 따르면, 계층적 비트-라인 구성을 채택한 FBC 메모리에서도, 리프레시 비지 레이트를 증가시키지 않고 모든 메모리 셀이 리프레시될 수 있다. 계층적 비트-라인 구성을 채택함으로써 감지 증폭기(S/A)의 수를 줄이고, 메모리 디바이스 전체의 칩 사이즈를 줄일 수 있다.
[제3 실시예]
도 20은 본 발명의 제3 실시예에 따른 FBC 메모리 구성의 일례를 나타내고 있다. 제3 실시예는 감지 증폭기(S/A)와 복수의 비트 라인(BL) 사이에 비트 라인 선택기(BLS)가 제공된다는 점에서 제1 실시예와 상이하다. 데이터 판독 동작 또는 데이터 기입 동작에서는, 비트 라인 선택기(BLS)가 복수의 비트 라인으로부터 하나의 비트 라인을 선택하여 선택된 비트 라인을 감지 증폭기(S/A)에 접속시킨다. 자발적인 리프레시 동작에서는, 비트 라인 선택기(BLS)가 복수의 비트 라인 전부 또는 그 일부를 선택하여 선택된 비트 라인을 감지 증폭기(S/A)에 접속시킨다.
도 20의 특정예에서는, (m+1)개의 비트 라인(BL)에 대응하는 비트 라인 선택기(BLS)가 제공된다. 또한, (m+1)개의 비트 라인(BL)에 대응하게 감지 증폭기(S/A)가 제공된다. 제3 실시예에서는, 제1 및 제2 실시예와 유사하게, 감지 증폭기(S/A)의 수에 상관없이 메모리 셀 어레이(MCA)의 모든 메모리 셀에 대해 자발적인 리프레시가 동시에 행해질 수 있다. 또한, 각각의 (m+1)개의 비트 라인(BL)에 감지 증폭기(S/A)가 제공되므로, 감지 증폭기(S/A)의 수를 줄일 수 있다. 따라서, 메모리 디바이스 전체의 칩 사이즈를 줄일 수 있다.
[제4 실시예]
도 21 및 도 22에 도시된 바와 같이, 제4 실시예는 제1 주기 및 제2 주기를 포함한다. 제1 주기에서는, 비트 라인 전위가 소스 라인 전위와 같이 VSL로 유지되는 동안, 워드 라인 전위(VWL)가 VWL_dt의 네거티브 값으로 감소된다. 이는 직접 터널링 현상에 의해 전자들이 게이트 유전막을 통해 게이트 전극(워드 라인(WL))으로부터 보디(50)로 흐르게 한다. 이와 달리, 직접 터널링 현상에 의해 보디(50)에서의 홀들이 게이트로 드로우될 수 있다. 직접 터널링 현상은 게이트 유전막을 지나치게 얇게 함으로 인해 게이트와 보디 사이에서 발생되는 전류이다. 제2 주기에서는, 워드 라인에서의 전위가 레벨(VWL_i/i)로 상승되고, 비트 라인에서의 전위가 레벨(VBL_i/i)로 상승된다. 따라서, 충격 이온화가 발생하여 홀들이 보디(50)로 흐르게 한다.
이제, 제1 및 제2 주기 각각에서 보디 전위(Vbody)와, 보디(50)로부터 흐르거나 보디(50)로 흐르는 전류(I) 간의 관계에 대해 설명한다.
도 21의 제1 주기를 실행하는 동안에, 전자들은 게이트 유전막의 직접 터널링 현상에 의해 게이트 전극으로부터 보디(50)로 흘러 홀들 또는 보디(50)로부터 흘러나오는 홀들과 재결합한다. 직접 터널링 현상에 의해 흐르는 전류를 Idt라 하자. Ipn은 보디와 소스 사이의 pn 접합부 또는 보디와 드레인 사이의 pn 접합부를 지나는 다이오드 전류이다. 터널링 전류(Idt)와 다이오드 전류(Ipn)가 도 23의 그래프에 의해 도시되어 있다. 터널링 전류와 다이오드 전류의 합(Idt+Ipn)이 홀들의 유출 전류를 결정한다.
Ii/i는 도 22의 제2 주기를 실행하는 동안 충격 이온화에 의해 발생되는 홀들의 전류이고, Ipn은 보디와 소스 사이의 pn 접합부의 다이오드 전류이다. 도 24의 그래프는 충격 이온화 전류(Ii/i) 및 다이오드 전류(Ipn)를 나타내고 있다. 충격 이온화 전류(Ii/i)와 다이오드 전류(Ipn) 간의 차이(Ii/i-Ipn)가 홀들의 유입 전류를 결정한다.
도 25는 도 23의 곡선(Idt+Ipn)과 도 24의 곡선(Ii/i-Ipn)을 동일축상에 나타내는 그래프이다. 도 21의 제1 주기가 워드 라인 전위(VWL)와 비트 라인 전위(VBL)에서 도 22의 제2 주기와 다르기 때문에, 제1 주기와 제2 주기 간의 보디 전위에서 차이가 발생한다. 이러한 보디 전위에서의 차이는 보디와 드레인의 결합 용량과, 보디와 게이트의 결합 용량 간의 차이에 기인한다. 예컨대, 워드 라인 전위(VWL)는 도 21에 도시된 바와 같이 제1 주기의 말단(t13)에서 네거티브 값을 가지는 한편, 워드 라인 전위(VWL)는 도 22에 도시된 바와 같이 제2 주기의 발단(t4)에서 포지티브 값으로 변한다. 비트 라인 전위(VBL)는 제1 주기의 말단(t13)에서 소스 라인 전위(VSL)를 가지고, 제2 주기의 발단(t4)에서 포지티브 값으로 변한다. 따라서, 보디 전위는 제1 주기로부터 제2 주기로의 전이에 의해 변한다. 보디 전위 변화의 성분이 ΔVbody이다. 정상 상태에서의 자발적인 리프레시의 특성을 분석(DC 분석)할 때에는, 도 25의 Idt+Ipn의 전류 곡선을 ΔVbody만큼 Vbody의 포지티브 방향으로 옮기는(translate) 것이 필요하다. Idt+Ipn(Vbody-ΔVbody)는 옮겨진 후의 Idt+Ipn의 전류 곡선이고, Idt+Ipn(Vbody-ΔVbody)의 곡선은 도 26에 도시된 바와 같이 표현된다.
곡선 Idt+Ipn(Vbody-ΔVbody)과 곡선 Ii/i-Ipn의 교차점은 안정한 평형 위치(SEP10 및 SEP12)와 불안정한 평형 위치(USP10)가 된다.
ΔVbody의 값은 Vbody의 함수이다. 따라서, Idt+Ipn의 곡선은 실제로 완전히 옮겨지지 않고 약간 변형된다. 이 경우, 이러한 변형은 Idt+Ipn의 곡선에서 무시된다.
따라서, 도 26에서는, 2개의 안정한 평형 위치(SEP10 및 SEP12)가 불안정한 평형 위치(USP10)의 양쪽에 발생된다. Vbody(0)와 Vbody(1)는 제각기 안정한 평형 위치(SEP10 및 SEP12)에서의 보디 전위이고, 보디 전위는 자발적인 리프레시에 의해 Vbody(0)와 Vbody(1)로 수렴한다.
제4 실시예에서는, 때론 제1 주기 후에 제2 주기가 실행되는 것이 바람직하다. 그 이유에 대해 설명한다. 제2 주기는 "0" 셀과 "1" 셀을 복구(보디 전위차를 증가)하기 위해 실행된다. 한편, 제1 주기는 "0" 셀과 "1" 셀 간의 보디 전위차를 줄이기 위해 실행된다. 즉, 제1 주기에서의 터널 전류(Idt)는 메모리 셀에 축적되는 홀들의 양이 증가함에 따라 증가한다. 충분히 많은 홀들이 "1" 셀에 축적되는 경우, 간혹 "1" 셀에서의 보디 전위가 제2 주기에 의해 상승되지 않고, "0" 셀에서의 보디 전위가 상승되는 경우가 있다. 이러한 경우에는, 제2 주기가 제1 주기보다 앞서 실행될 때, 제1 및 제2 주기 모두에서 보디 전위차가 감소될 가능성이 있다.
따라서, 제1 주기를 실행함으로써 메모리 셀(MC)로부터 홀들이 드로우된다. 이어서, 제2 주기를 실행함으로써 "1" 셀에 홀들이 축적된다. 즉, 충분히 많은 홀 들이 "1" 셀에 축적되는 경우에는 제1 및 제2 주기의 시퀀스가 중요하다.
제1 주기와 제2 주기를 한 번만 실행함으로 인해 메모리 셀이 불충분하게 복구되는 경우가 있다. 이러한 경우에는, 제1 주기와 제2 주기를 여러 번 실행할 수도 있다.
도 27은 제1 주기(C1)와 제2 주기(C2)가 교대로 반복될 때 "0" 셀에서의 보디 전위 변화를 나타내는 개념도이다. 도 27에서는, 제1 주기(C1)와 제2 주기(C2)의 반복이 Rep1 - Rep4로 도시되어 있다. 이러한 반복(Rep1 - Rep4)시, 제각기 제1 주기(C1)가 실행되고, 이어서 제2 주기(C2)가 실행된다.
손상된 "0" 셀에 축적되는 홀들은 제1 주기(C1)에서 방출된다. 이때, 홀들은 "1" 셀로부터도 방출된다. 이어서, 제2 주기에서는, "0" 셀에서의 보디 전위가 Vbodyc보다 작고, "1" 셀에서의 보디 전위가 Vbodyc보다 크게, 워드 라인 전위(VWL)와 비트 라인 전위(VBL)가 설정된다. 따라서, "0" 셀에는 홀들이 거의 축적되지 않지만, "1" 셀에는 홀들이 축적된다.
반복(Rep1 - Rep4)이 수행될 때, "1" 셀에는 홀들이 보충될 수 있고, "0" 셀로부터는 홀들이 드로우된다. 전술한 바와 같이, "0" 셀로부터 홀들을 드로우하는 것은 리프레시 기능으로서 중요하다. 제4 실시예에서는, 제1 주기를 실행함으로써 "0" 셀로부터 홀들이 확실히 드로우될 수 있다.
제4 실시예의 제2 주기는 제1 실시예와 유사하다. 즉, 제4 실시예의 자발적인 리프레시에서는, 제1 주기가 제1 실시예의 발단 또는 말단에 추가된다. 따라서, 제2 주기는 제1 실시예와 동일한 조건하에서 실행되고, 제2 주기는 제1 실시예 와 동일하게 변경된다. 예컨대, 도 8 - 도 10, 및 도 13 - 도 16에 도시된 동작들 중 하나가 도 22의 동작 대신에 행해질 수도 있다. 또한, 제4 실시예는, 제1 실시예와 유사하게, 제2 및 제3 실시예에 적용될 수 있다. 따라서, 제4 실시예는 제1 내지 제3 실시예 중 어느 하나와 같은 효과를 갖는다.
도 21의 제1 주기에서의 리프레시 시간(t12-t11)이 도 23의 제2 주기에서의 리프레시 시간(t5-t4)과 항상 같을 필요는 없다. 예컨대, 게이트 직접 터널링의 소량의 전류의 경우에는, t12-t11 = α(t5-t4)(α>1)가 유지될 수도 있다. 반대의 경우에는, α가 1보다 낮게 설정될 수 있다. 전자의 경우에는, Ii/i-Ipn의 곡선과, 도 26의 Idt+Ipn(Vbody-ΔVbody)의 곡선을 위쪽으로 α배 확대한 곡선 간의 관계를 이용해 자발적인 리프레시에 대해 논할 수 있다. 후자의 경우에는, 워드 라인 전위가 데이터 보유 동안에 도 21의 VWL_dt(VWL_dt = VWLL)로 항상 설정되고, 도 22의 제2 주기는 각 리프레시 간격의 짧은 시간 동안 실행될 수 있다. 즉, 제1 주기는 데이터 보유 상태와 같고, 별개로 실행되어야 할 주기가 되는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 FBC 메모리 구성의 일례를 나타내는 도면.
도 2는 메모리 셀(MC) 구조의 일례를 나타내는 단면도.
도 3a 및 도 3b는 자발적인 리프레시 동작을 나타내는 개념도.
도 4는 "0" 셀과 "1" 셀에 대한 충격 이온화에 의해 발생된 홀의 레이트의 등고선을 나타내는 그래프.
도 5는 Case 1에서 자발적인 리프레시가 수행될 수 있는 워드 라인 전위(VWL) 및 비트 라인 전위(VBL) 영역을 나타내는 그래프.
도 6은 자발적인 리프레시를 실현하기 위한 보디 전위 대 순방향 전류(Ifwd) 및 충격 이온화 전류(Ii/i) 간의 의존 관계를 나타내는 그래프.
도 7은 제1 실시예의 FBC 메모리에 의해 수행되는 동작을 나타내는 타이밍도.
도 8은 제1 실시예의 FBC 메모리에 의해 수행되는 다른 동작을 나타내는 타이밍도.
도 9는 제1 실시예의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도.
도 10은 제1 실시예의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도.
도 11은 비트 라인 전위(VBL)가 소스 라인 전위(VSL)보다 낮을 때 "0" 셀과 "1" 셀에 대한 충격 이온화에 의해 발생된 홀의 레이트의 등고선을 나타내는 그래프.
도 12는 Case 2에서 자발적인 리프레시가 수행될 수 있는 워드 라인 전위(VWL) 및 비트 라인 전위(VBL) 영역을 나타내는 그래프.
도 13은 Case 2의 FBC 메모리에 의해 수행되는 동작을 나타내는 타이밍도.
도 14는 Case 2의 FBC 메모리에 의해 수행되는 다른 동작을 나타내는 타이밍도.
도 15는 Case 2의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도.
도 16은 Case 2의 FBC 메모리에 의해 수행되는 또 다른 동작을 나타내는 타이밍도.
도 17 및 도 18은 2Mb 메모리 셀 어레이(MCA)의 32×16 유닛(2Mb×32×16)을 포함하는 1Gb FBC 메모리에서의 결과를 나타내는 도면.
도 19는 본 발명의 제2 실시예에 따른 FBC 메모리 구성의 일례를 나타내는 도면.
도 20은 본 발명의 제3 실시예에 따른 FBC 메모리 구성의 일례를 나타내는 도면.
도 21 및 도 22는 제4 실시예의 타이밍도.
도 23은 터널링 전류(Idt)와 다이오드 전류(Ipn)를 나타내는 그래프.
도 24는 충격 이온화 전류(Ii/i)와 다이오드 전류(Ipn)를 나타내는 그래프.
도 25 및 도 26은 동일 축 상의 도 23의 곡선(Idt+Ipn)과 도 24의 곡선(Ii/i-Ipn)을 나타내는 그래프.
도 27은 제1 사이클(C1)과 제2 사이클(C2)이 교대로 반복될 때 "0" 셀에서의 보디 전위 변화를 나타내는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 지지 기판 20 : BOX층
30 : SOI층 40 : 드레인
50 : 플로팅 보디 60 : 소스
70 : 게이트 유전막

Claims (16)

  1. 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 상기 메모리 셀은 상기 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 상기 비트 라인은 상기 드레인에 접속되고, 상기 워드 라인은 상기 비트 라인과 교차함 - 을 포함하는 메모리의 구동 방법으로서,
    상기 메모리 셀의 제1 논리 데이터의 손상과, 상기 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
    상기 제2 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 상기 제1 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
    상기 리프레시 동작에서는, 상기 플로팅 보디에서의 전위가 임계값보다 클 때, 상기 플로팅 보디로 주입되는 캐리어의 수는 상기 플로팅 보디로부터 방출되는 캐리어의 수보다 많고, 상기 플로팅 보디에서의 전위가 상기 임계값보다 작을 때, 상기 플로팅 보디로 주입되는 캐리어의 수는 상기 플로팅 보디로부터 방출되는 캐리어의 수보다 작은 메모리 구동 방법.
  2. 제1항에 있어서,
    상기 플로팅 보디로 주입되는 캐리어는 충격 이온화(impact ionization)에 의해 발생되고,
    상기 캐리어는 상기 플로팅 보디와 상기 메모리 셀의 소스 사이의 pn 접합부 또는 상기 플로팅 보디와 상기 메모리 셀의 드레인 사이의 pn 접합부에서 순방향 바이어스 전류에 의해 상기 플로팅 보디로부터 방출되는 메모리 구동 방법.
  3. 제1항에 있어서,
    상기 플로팅 보디로 주입되는 캐리어는 충격 이온화에 의해 발생되고,
    상기 캐리어는 상기 메모리 셀의 게이트 유전막을 지나는 직접 터널링 전류(direct tunneling current)에 의해 상기 플로팅 보디로부터 방출되는 메모리 구동 방법.
  4. 제2항에 있어서,
    상기 플로팅 보디로 주입되는 캐리어는 충격 이온화에 의해 발생되고, 동시에 상기 캐리어는 상기 플로팅 보디와 상기 메모리 셀의 소스 사이의 pn 접합부 또는 상기 플로팅 보디와 상기 메모리 셀의 드레인 사이의 pn 접합부에서 순방향 바이어스 전류에 의해 상기 플로팅 보디로부터 방출되는 메모리 구동 방법.
  5. 제3항에 있어서,
    상기 충격 이온화에 의해 발생되는 충격 이온화 전류와 상기 직접 터널링 전류는 교대로 발생되는 메모리 구동 방법.
  6. 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 상기 메모리 셀은 상기 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 상기 비트 라인은 상기 드레인에 접속되고, 상기 워드 라인은 상기 비트 라인과 교차함 - 을 포함하는 메모리의 구동 방법으로서,
    상기 메모리 셀의 제1 논리 데이터의 손상과, 상기 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
    상기 제2 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 상기 제1 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
    상기 워드 라인에서의 공통 워드 라인 전위(VWL)와, 상기 비트 라인에서의 공통 비트 라인 전위(VBL)는 상기 리프레시 동작 동안에 상기 제1 논리 데이터를 기억하는 상기 메모리 셀과, 상기 제2 논리 데이터를 기억하는 상기 메모리 셀에 인가되고, 상기 전위 VWL과 상기 전위 VBL은 다음의 수학식 1 내지 4의 수학식 그룹 또는 다음의 수학식 5 내지 8의 수학식 그룹을 충족시키며,
    Figure 112008044465173-pat00009
    상기 수학식에서, VSL은 상기 소스에서의 전위이고, Vth1은 상기 제1 논리 데이터가 기억되는 상기 메모리 셀의 임계 전압이고, Vth0은 상기 제2 논리 데이터가 기억되는 상기 메모리 셀의 임계 전압이며, VWLL은 데이터 보유 동안의 상기 워드 라인에서의 전위인 메모리 구동 방법.
  7. 메모리 셀, 비트 라인 및 워드 라인 - 각각의 메모리 셀은 소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 구비하고, 상기 메모리 셀은 상기 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억하고, 상기 비트 라인은 상기 드레인에 접속되고, 상기 워드 라인은 상기 비트 라인과 교차함 - 을 포함하는 메모리의 구동 방법으로서,
    상기 메모리 셀의 제1 논리 데이터의 손상과, 상기 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작을 수행하는 단계를 포함하며,
    상기 제2 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 상기 제1 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
    상기 리프레시 동작은,
    상기 비트 라인과 상기 소스의 전위보다 낮은 전위가 상기 워드 라인에 인가되는 제1 주기, 및
    상기 워드 라인에서의 공통 워드 라인 전위(VWL)와, 상기 비트 라인에서의 공통 비트 라인 전위(VBL)가 상기 제1 논리 데이터를 기억하는 상기 메모리 셀과, 상기 제2 논리 데이터를 기억하는 상기 메모리 셀에 인가되는 제2 주기를 포함하고,
    상기 전위 VWL과 상기 전위 VBL은 다음의 수학식 1 내지 4의 수학식 그룹 또는 다음의 수학식 5 내지 8의 수학식 그룹을 충족시키며,
    Figure 112008044465173-pat00010
    상기 수학식에서, VSL은 상기 소스에서의 전위이고, Vth1은 상기 제1 논리 데이터가 기억되는 상기 메모리 셀의 임계 전압이고, Vth0은 상기 제2 논리 데이터가 기억되는 상기 메모리 셀의 임계 전압이며, VWLL은 데이터 보유 동안의 상기 워드 라인에서의 전위인 메모리 구동 방법.
  8. 제1항에 있어서,
    상기 메모리 셀로부터 데이터를 판독하거나 상기 메모리 셀에 데이터를 기입하기 위해 상기 비트 라인에 접속된 감지 증폭기를 더 포함하며,
    상기 비트 라인은 복수의 메모리 셀의 드레인에 접속되고, 복수의 워드 라인이 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대응되게 제공되며,
    상기 리프레시 동작은 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대해 동시에 수행되는 메모리 구동 방법.
  9. 제6항에 있어서,
    상기 메모리 셀로부터 데이터를 판독하거나 상기 메모리 셀에 데이터를 기입하기 위해 상기 비트 라인에 접속된 감지 증폭기를 더 포함하며,
    상기 비트 라인은 복수의 메모리 셀의 드레인에 접속되고, 복수의 워드 라인이 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대응되게 제공되며,
    상기 리프레시 동작은 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대해 동시에 수행되는 메모리 구동 방법.
  10. 제7항에 있어서,
    상기 메모리 셀로부터 데이터를 판독하거나 상기 메모리 셀에 데이터를 기입하기 위해 상기 비트 라인에 접속된 감지 증폭기를 더 포함하며,
    상기 비트 라인은 복수의 메모리 셀의 드레인에 접속되고, 복수의 워드 라인이 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대응되게 제공되며,
    상기 리프레시 동작은 상기 비트 라인 중 하나에 접속된 상기 복수의 메모리 셀에 대해 동시에 수행되는 메모리 구동 방법.
  11. 제8항에 있어서,
    상기 감지 증폭기는 상기 리프레시 동작에서 상기 메모리 셀의 데이터 판독 동작을 수행하지 않는 메모리 구동 방법.
  12. 제9항에 있어서,
    상기 감지 증폭기는 상기 리프레시 동작에서 상기 메모리 셀의 데이터 판독 동작을 수행하지 않는 메모리 구동 방법.
  13. 제10항에 있어서,
    상기 감지 증폭기는 상기 리프레시 동작에서 상기 메모리 셀의 데이터 판독 동작을 수행하지 않는 메모리 구동 방법.
  14. 반도체 기억 장치로서,
    소스, 드레인 및 전기적으로 플로팅 상태인 플로팅 보디를 각기 구비하는 메모리 셀 - 상기 메모리 셀은 상기 플로팅 보디에서의 캐리어의 수에 따라 논리 데이터를 기억함 - ;
    상기 드레인에 접속된 비트 라인; 및
    상기 비트 라인과 교차하는 워드 라인을 포함하며,
    상기 메모리 셀의 제1 논리 데이터의 손상과, 상기 메모리 셀의 제2 논리 데이터의 손상을 복구하기 위한 리프레시 동작의 수행시, 상기 제2 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수는 상기 제1 논리 데이터를 기억하는 상기 메모리 셀의 플로팅 보디에 축적되는 캐리어의 수보다 작고,
    상기 리프레시 동작에서는, 상기 플로팅 보디에서의 전위가 임계값보다 클 때, 상기 플로팅 보디로 주입되는 캐리어의 수는 상기 플로팅 보디로부터 방출되는 다수 캐리어의 수보다 많고, 상기 플로팅 보디에서의 전위가 상기 임계값보다 작을 때, 상기 플로팅 보디로 주입되는 캐리어의 수는 상기 플로팅 보디로부터 방출되는 캐리어의 수보다 작은 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 비트 라인 중 하나는 로컬 비트 라인과 글로벌 비트 라인을 포함하고, 상기 로컬 비트 라인은 상기 메모리 셀에 접속되고, 상기 글로벌 비트 라인은 상기 로컬 비트 라인에 접속되고, 상기 글로벌 비트 라인은 감지 증폭기에 접속되며,
    상기 반도체 기억 장치는 상기 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 제각기 제공되는 스위칭 소자를 더 포함하는 반도체 기억 장치.
  16. 제14항에 있어서,
    감지 증폭기와 상기 비트 라인 사이에 제공되는 비트 라인 선택기를 더 포함 하며,
    상기 비트 라인 선택기는 데이터 판독 동작 또는 데이터 기입 동작에서 상기 비트 라인 중 하나를 선택하여 상기 선택된 비트 라인을 상기 감지 증폭기에 접속시키고,
    상기 비트 라인 선택기는 상기 리프레시 동작에서 상기 비트 라인 전부 또는 그 일부를 선택하여 상기 선택된 비트 라인을 상기 감지 증폭기에 접속시키는 반도체 기억 장치.
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