KR20060107682A - Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법 - Google Patents

Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법 Download PDF

Info

Publication number
KR20060107682A
KR20060107682A KR1020050030023A KR20050030023A KR20060107682A KR 20060107682 A KR20060107682 A KR 20060107682A KR 1020050030023 A KR1020050030023 A KR 1020050030023A KR 20050030023 A KR20050030023 A KR 20050030023A KR 20060107682 A KR20060107682 A KR 20060107682A
Authority
KR
South Korea
Prior art keywords
cell
drain
select transistor
source
bias
Prior art date
Application number
KR1020050030023A
Other languages
English (en)
Other versions
KR100776901B1 (ko
Inventor
이주엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050030023A priority Critical patent/KR100776901B1/ko
Priority to US11/297,610 priority patent/US7864581B2/en
Priority to JP2005355732A priority patent/JP2006294207A/ja
Priority to TW094143882A priority patent/TWI341531B/zh
Priority to CN2006100050326A priority patent/CN1848438B/zh
Publication of KR20060107682A publication Critical patent/KR20060107682A/ko
Application granted granted Critical
Publication of KR100776901B1 publication Critical patent/KR100776901B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03F—SEWERS; CESSPOOLS
    • E03F3/00—Sewer pipe-line systems
    • E03F3/04—Pipes or fittings specially adapted to sewers
    • E03F3/046—Open sewage channels
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01C—CONSTRUCTION OF, OR SURFACES FOR, ROADS, SPORTS GROUNDS, OR THE LIKE; MACHINES OR AUXILIARY TOOLS FOR CONSTRUCTION OR REPAIR
    • E01C11/00—Details of pavings
    • E01C11/22—Gutters; Kerbs ; Surface drainage of streets, roads or like traffic areas
    • E01C11/224—Surface drainage of streets
    • E01C11/227—Gutters; Channels ; Roof drainage discharge ducts set in sidewalks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 리커버리 방법에 관한 것으로, 드레인 또는 소오스에 소정의 바이어스를 인가하고 셀 게이트에 네거티브 바이어스를 인가하여 셀의 플로팅 게이트에 전자가 주입되게 리커버리 함으로써 소거 문턱 전압 분포를 좁게 하여 인터퍼런스 효과를 최소화할 수 있는 NAND형 플래쉬 메모리 소자의 리커버리 방법이 제시된다.
인터퍼런스, 소거 문턱 전압, 리커버리, 비트라인, 소오스

Description

ＮＡＮＤ형 플래쉬 메모리 소자의 리커버리 방법{Method of recovering the NAND type flash memory device}
도 1은 NAND형 플래쉬 메모리 셀의 프로그램 문턱 전압 분포를 나타낸 그래프.
도 2는 셀 스트링의 17번째 셀을 프로그램하면서 전체 셀들의 문턱 전압의 변화를 모니터링한 결과를 나타낸 그래프.
도 3은 본 발명에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법의 원리를 설명하기 위한 셀 스트링의 단면 개략도.
도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법을 설명하기 위한 셀 블럭의 개략도.
도 5는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 리커버리 후 프로그램시 프로그램 문턱 전압의 분포를 나타낸 그래프.
도 6은 스텝 펄스 방식으로 프로그램한 경우의 셀 문턱 전압 분포를 나타낸 그래프.
본 발명은 NAND형 플래쉬 메모리 소자의 리커버리 방법에 관한 것으로, 특히 소거 셀의 문턱 전압을 높여 소거 셀의 문턱 전압과 프로그램 셀의 문턱 전압 차이에 의한 인터퍼런스 효과를 감소시킬 수 있는 NAND형 플래쉬 메모리 소자의 리커버리 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 이러한 NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 STI 공정으로 소자 분리막이 형성된 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합부가 형성되어 구성된다.
이러한 NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간의 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 인터퍼런스 효과(interference effect)가 발생된다. 예컨데 프로그램시 프로그램 셀의 문턱 전압이 주변 셀의 문턱 전압에 영향을 받게 됨으로써 주변 셀이 과도하게 소거되었을 경우 프로그램 셀의 문턱 전압이 영향을 받아 변화하게 된다. 따라서, 프 로그램 셀의 문턱 전압 분포가 광범위하게 변화하게 되고, 이로 인해 칩이 페일되는 현상이 발생하게 된다.
도 1은 NAND형 플래쉬 메모리 셀의 프로그램 문턱 전압 분포를 나타낸 그래프로서, 주변 셀이 프로그램되어 있는 경우(A)와 주변 셀이 소거되어 있는 경우(B)의 문턱 전압 분포가 크게 차이나는 것을 알 수 있다. 이는 종래의 NAND형 플래쉬 메모리 소자의 경우 셀을 소거한 후 프로그램하게 되면 주변 셀의 상태에 따라 셀의 문턱 전압이 크게 차이나기 때문이다. 한편, 도 2는 셀 스트링의 17번째 셀을 프로그램하면서 전체 셀들의 문턱 전압의 변화를 모니터링한 결과를 나타낸 것이다. 그래프에서 볼 수 있듯이 16번째, 18번째 셀을 제외한 나머지 셀들의 프로그램시 문턱 전압 변화는 아주 작지만, 16번째와 18번째 셀의 프로그램시 문턱 전압 분포가 상대적으로 매우 큰 것을 확인할 수 있다. 이느 16번째와 18번째 셀의 소거 문턱 전압과 프로그램 문턱 전압의 차이가 17번째 셀의 문턱 전압에 영향을 받아 문턱 전압이 변화되어 나타나는 현상이다. 그러므로 소거 셀의 문턱 전압과 프로그램 셀의 문턱 전압 차이를 줄여 주어야 주변 셀의 인터퍼런스 효과를 최소화할 수 있다.
본 발명의 목적은 소거 셀의 문턱 전압을 높여 소거 셀의 문턱 전압과 프로그램 셀의 문턱 전압 차이에 의한 인터퍼런스 효과를 감소시킬 수 있는 NAND형 플래쉬 메모리 소자의 리커버리 방법을 제공하는데 있다.
본 발명에서는 소거 셀의 문턱 전압과 프로그램 셀의 문턱 전압 차이를 줄여 인터퍼런스 효과를 감소시킨다. 이는 소거 셀의 문턱 전압과 프로그램 셀의 문턱 전압의 차이가 인터퍼런스 효과를 야기시키는 주요 원인이기 때문이다. 그런데, 프로그램 셀의 문턱 전압 변화량은 거의 없기 때문에 소거 셀의 문턱 전압을 크게 하여 프로그램 셀의 문턱 전압과 소거 셀의 문턱 전압의 차이를 줄인다. 일반적인 경우 소거 셀의 문턱 전압은 소거 검증보다 과도하게 낮게 내려가 있으므로 이를 소거 검증 근처로 문턱 전압을 이동시킬 수 있다면 인터퍼런스 효과에 의한 프로그램 셀의 문턱 전압 차이는 현재 수준보다 반 이상 줄일 수 있다.
본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법은 반도체 기판상에 형성된 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 다수의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하는 다수의 셀 스트링을 포함하고, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 구성되는 NAND형 플래쉬 메모리 소자에 있어서, 소거 후 선택된 비트라인을 통해 상기 드레인에 소정의 바이어스를 인가하고, 선택된 상기 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 소정의 바이어스를 인가하고, 상기 소오스에 접지 전압을 인가하여 리커버리한다.
상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인가되는 바이어스는 상기 드레인에 인가되는 바이어스보다 크거나 같도록 한다.
상기 선택되지 않은 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 접지 전압을 인가한다.
상기 선택된 셀 블럭의 셀 게이트에 네거티브 바이어스를 인가하여 상기 셀들의 소거 문턱 전압을 조절한다.
상기 선택되지 않은 셀 블럭의 셀 게이트는 플로팅시킨다.
상기 반도체 기판에 네거티브 바이어스를 인가하여 상기 드레인과 상기 소오스 사이의 전류를 증가시킨다.
또한, 본 발명의 다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법은 반도체 기판상에 형성된 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 다수의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하는 다수의 셀 스트링을 포함하고, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 구성되는 NAND형 플래쉬 메모리 소자에 있어서, 소거 후 상기 소오스에 소정의 바이어스를 인가하고, 선택된 상기 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 소정의 바이어스를 인가하며, 상기 드레인에 접지 전압을 인가하여 리커버리한다.
상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인가되는 바이어스는 상기 소오스에 인가되는 바이어스보다 크거나 같도록 한다.
상기 선택되지 않은 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 접지 전압을 인가한다.
상기 선택된 셀 블럭의 셀 게이트에 네거티브 바이어스를 인가하여 상기 셀들의 소거 문턱 전압을 조절한다.
상기 선택되지 않은 셀 블럭의 셀 게이트는 플로팅시킨다.
상기 반도체 기판에 네거티브 바이어스를 인가하여 상기 드레인과 상기 소오스 사이의 전류를 증가시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법의 원리를 설명하기 위해 비트라인 방향으로 셀 스트링의 단면을 간략하게 나타낸 도면이다.
도 3을 참조하면, 트리플 웰 구조의 반도체 기판(10) 상부에 다수의 셀(20)이 직렬 연결되여 스트링을 구성하는데, 셀(20) 각각은 터널 산화막(21), 플로팅 게이트(22), 유전체막(23) 및 콘트롤 게이트(24)가 적층되어 스택 게이트가 형성되고, 스택 게이트 양측에 접합부(25)가 형성되어 구성된다. 또한, 드레인(30)과 셀 스트링 사이에 드레인 선택 트랜지스터(40)가 구성되고, 소오스(50)와 셀 스트링 사이에 소오스 선택 트랜지스터(60)가 구성된다. 여기서, 드레인(30)에는 비트라인(BL)을 통해 소정의 바이어스가 인가되고, 소오스(50)에는 공통 소오스 라인(CSL) 을 통해 소정의 바이어스가 인가된다. 또한, 드레인 선택 트랜지스터(40) 및 소오스 선택 트랜지스터(60)에는 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 소정의 바이어스가 인가된다.
상기의 구성에서 셀을 소거한 후 비트라인(BL)에 바이어스를 인가하게 되면 소오스(50)로부터 드레인(30)으로 전자가 흐르게 되고, 이중 일부는 플로팅 게이트(22) 내부로 주입된다. 이때, 드레인(30)과 소오스(50)간의 전류가 증가할수록 플로팅 게이트(22)로 주입되는 전자의 양도 증가하게 된다. 예를들어 비트라인(BL), 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 드레인(30), 드레인 선택 트랜지스터(40) 및 소오스 선택 트랜지스터(60)에 각각 5V를 인가하고, 소오스(50) 및 셀 게이트 전압(VG)으로 각각 접지 전압(Vss)을 인가하게 되면 소거된 셀의 문턱 전압이 네거티브 전압을 갖게 된다. 따라서, 모든 셀은 턴온 상태가 되어 드레인(30)과 소오스(50)간에 전류가 흐르게 되고, 이 전류에 의해 채널내의 전자들이 플로팅 게이트(22)로 주입되어 셀이 리커버리(약한 프로그램)된다. 이때, 리커버리는 소거 문턱 전압이 낮아 과도 소거될수록 터널 산화막에 걸리는 전위차가 크기 때문에 더욱 잘되고, 드레인(30)과 소오스(50)간의 전류가 증가할수록 더욱 잘된다. 여기서, 소거 셀의 문턱 전압이 일정 정도 수준, 예를들어 게이트 전압이 0V일 경우 약 -1.5V가 되면 셀의 GM 특성에 따라 셀이 포화 영역(saturation region)에서 선형 영역(linear region)으로 진입하게 되므로 셀 전류가 급격하게 줄게 되고, 이에 따라 전자의 흐름도 정지되어 더이상 플로팅 게이트로 주입되는 전자도 없게 된다. 따라서, 게이트에 인가되는 네거티브 바이어스에 따라 리커버리 후의 소거 문턱 전압을 일정한 수준으로 유지할 수 있게 된다.
도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 리커버리 방법을 설명하기 위해 도시한 셀 블럭의 개략도이다.
도 4를 참조하면, 선택된 블럭(100)과 선택되지 않은 블럭(200)의 비트라인(BL0 및 BL1)에 소정의 바이어스, 예를들어 5V의 바이어스를 인가한다. 비트라인(BL0 및 BL1)은 모든 블럭에 연결되어 있으므로 드레인 선택 라인(DSL0)을 통해 드레인 선택 트랜지스터(110)에 소정의 바이어스를 인가하여 선택된 블럭(100)과 선택되지 않은 블럭(200)을 구분한다. 즉, 선택된 블럭(100)의 드레인 선택 라인(DSL0)을 통해 소정의 바이어스를 인가하여 드레인 선택 트랜지스터(110)을 턴온시키고, 선택되지 않은 블럭(200)의 드레인 선택 라인(DSL1)을 통해 0V의 바이어스를 인가하여 드레인 선택 트랜지스터(210)을 턴오프시킨다. 이때, 선택된 블럭(100)의 소오스 선택 라인(SSL0)을 통해 소정의 바이어스를 인가하여 소오스 선택 트랜지스터(120)을 턴온시키고, 선택되지 않은 블럭(200)의 소오스 선택 라인(SSL1)을 통해 0V의 바이어스를 인가하여 소오스 선택 트랜지스터(220)을 턴오프시킨다. 여기서, 선택된 블럭(100)의 드레인 선택 라인(DSL0)과 소오스 선택 라인(SSL0)을 통해 인가되는 바이어스는 비트라인(BL0 및 BL1)을 통해 인가되는 바이어스를 충분히 셀에 전달하기 위해 비트라인(BL1)을 통해 인가되는 바이어스와 같거나 드레인 선택 트랜지스터(110)의 문턱 전압 이상 큰 바이어스를 인가하는 것이 바람직하다. 그리고, 선택된 블럭(100)의 셀에 인가되는 바이어스는 셀의 GM값을 고려하여 목표로 하는 리커버리 후 문턱 전압을 반영하여 네거티브 전압을 인가하면 된다. 즉, 셀의 GM값이 1.5V일 경우(선형 영역의 폭이 1.5V) 목표 문턱 전압이 -1.5V라면 게이트에 0V를 인가하면 되고, 목표 문턱 전압 변화에 따라 게이트 바이어스를 조절하면 된다. 이때, 선택되지 않은 블럭(200)의 셀 게이트는 플로팅시키고, 공통 소오스 라인(CSL)을 통해 소오스에 접지 전압(Vss)이 인가되도록 한다.
상기와 같이 비트라인(BL0 및 BL1)에 고전압을 인가하고 셀 게이트에 네거티브 바이어스를 인가하여 리커버리하는 과정에서 반도체 기판에 네거티브 바이어스를 인하여 비트라인(BL0 및 BL1)과 공통 소오스(CS) 사이의 전류를 증가시킬 수도 있다.
한편, 본 발명의 다른 실시 예로서, 공통 소오스 라인(CSL)을 통해 소오스에 소정의 바이어스, 예를들어 5V의 바이어스를 인가하고, 공통 소오스 라인(CSL)를 통해 인가되는 바이어스와 같거나 높은 바이어스를 선택된 셀 블럭(100)의 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)에 인가하고, 셀의 게이트에 네거티브 바이어스를 인가하여 리커버리를 실시한다. 이때, 비트라인(BL)과 공통 소오스(CS) 사이의 전류를 증가시키기 위해 반도체 기판에 네거티브 바이어스를 인가할 수도 있다.
도 5는 본 발명에 따른 리커버리 후 프로그램시 프로그램 문턱 전압의 분포를 나타낸 그래프로서, 주변 셀이 프로그램되어 있는 경우(A)와 주변 셀이 소거되 어 있는 경우(B)의 문턱 전압 분포가 종래에 비해 크게 줄어들든 것을 확인할 수 있다. 따라서, 인터퍼런스 효과가 크게 줄어든 것을 알 수 있다.
도 6은 스텝 펄스 방식으로 프로그램한 경우의 셀 문턱 전압 분포를 나타낸 것으로, 101은 한 블럭의 리커버리를 실시한 후 프로그램 문턱 전압 분포를 나타낸 것이고, 102는 한 블럭의 리커버리를 실시하지 않고 프로그램 문턱 전압 분포를 나타낸 것이다. 또한, 103은 한 페이지의 리커버리를 실시한 후 프로그램 문턱 전압 분포를 나타낸 것이고, 104는 한 페이지의 리커버리를 실시하지 않고 프로그램 문턱 전압 분포를 나타낸 것이다. 도시된 바와 같이 스텝 펄스 방식으로 프로그램한 경우에도 인터퍼런스 효과의 감소, 즉 프로그램 셀과 소거 셀의 문턱 전압 차이의 감소로 인하여 문턱 전압 분포가 크게 개선되었음을 확인할 수 있다.
상술한 바와 같이 본 발명에 의하면 비트라인 또는 소오스에 소정의 바이어스를 인가하고 셀 게이트에 네거티브 바이어스를 인가하여 셀의 플로팅 게이트에 전자가 주입되게 리커버리 함으로써 소거 문턱 전압 분포를 좁게 하여 인터퍼런스 효과를 최소화할 수 있다.

Claims (12)

  1. 반도체 기판상에 형성된 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 다수의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하는 다수의 셀 스트링을 포함하고, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 구성되는 NAND형 플래쉬 메모리 소자에 있어서,
    소거 후 선택된 비트라인을 통해 상기 드레인에 소정의 바이어스를 인가하고, 선택된 상기 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 소정의 바이어스를 인가하고, 상기 소오스에 접지 전압을 인가하여 리커버리하는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  2. 제 1 항에 있어서, 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인가되는 바이어스는 상기 드레인에 인가되는 바이어스보다 크거나 같은 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  3. 제 1 항에 있어서, 상기 선택되지 않은 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 접지 전압을 인가하는 NAND형 플래쉬 메모리 소 자의 리커버리 방법.
  4. 제 1 항에 있어서, 상기 선택된 셀 블럭의 셀 게이트에 네거티브 바이어스를 인가하여 상기 셀들의 소거 문턱 전압을 조절하는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  5. 제 1 항에 있어서, 상기 선택되지 않은 셀 블럭의 셀 게이트는 플로팅시키는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  6. 제 1 항에 있어서, 상기 반도체 기판에 네거티브 바이어스를 인가하여 상기 드레인과 상기 소오스 사이의 전류를 증가시키는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  7. 반도체 기판상에 형성된 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 다수의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하는 다수의 셀 스트링을 포함하고, 상기 셀 스트링과 드레인 및 상기 셀 스트링과 소오스 사이에 각각 드레인 선 택 트랜지스터 및 소오스 선택 트랜지스터가 구성되는 NAND형 플래쉬 메모리 소자에 있어서,
    소거 후 상기 소오스에 소정의 바이어스를 인가하고, 선택된 상기 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 소정의 바이어스를 인가하며, 상기 드레인에 접지 전압을 인가하여 리커버리하는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  8. 제 7 항에 있어서, 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인가되는 바이어스는 상기 소오스에 인가되는 바이어스보다 크거나 같은 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  9. 제 7 항에 있어서, 상기 선택되지 않은 셀 블럭의 상기 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 접지 전압을 인가하는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  10. 제 7 항에 있어서, 상기 선택된 셀 블럭의 셀 게이트에 네거티브 바이어스를 인가하여 상기 셀들의 소거 문턱 전압을 조절하는 NAND형 플래쉬 메모리 소자의 리 커버리 방법.
  11. 제 7 항에 있어서, 상기 선택되지 않은 셀 블럭의 셀 게이트는 플로팅시키는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
  12. 제 7 항에 있어서, 상기 반도체 기판에 네거티브 바이어스를 인가하여 상기 드레인과 상기 소오스 사이의 전류를 증가시키는 NAND형 플래쉬 메모리 소자의 리커버리 방법.
KR1020050030023A 2005-04-11 2005-04-11 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법 KR100776901B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050030023A KR100776901B1 (ko) 2005-04-11 2005-04-11 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법
US11/297,610 US7864581B2 (en) 2005-04-11 2005-12-07 Recovery method of NAND flash memory device
JP2005355732A JP2006294207A (ja) 2005-04-11 2005-12-09 Ｎａｎｄ型フラッシュメモリ素子のリカバリ方法
TW094143882A TWI341531B (en) 2005-04-11 2005-12-12 Recovery method of nand flash memory device
CN2006100050326A CN1848438B (zh) 2005-04-11 2006-01-18 与非门快闪存储装置的回复方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050030023A KR100776901B1 (ko) 2005-04-11 2005-04-11 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법

Publications (2)

Publication Number Publication Date
KR20060107682A true KR20060107682A (ko) 2006-10-16
KR100776901B1 KR100776901B1 (ko) 2007-11-19

Family

ID=37077920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030023A KR100776901B1 (ko) 2005-04-11 2005-04-11 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법

Country Status (5)

Country Link
US (1) US7864581B2 (ko)
JP (1) JP2006294207A (ko)
KR (1) KR100776901B1 (ko)
CN (1) CN1848438B (ko)
TW (1) TWI341531B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922456B1 (ko) * 2007-06-22 2009-10-21 가부시끼가이샤 도시바 메모리 구동 방법 및 반도체 기억 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
CN102446555B (zh) * 2010-10-09 2016-01-06 旺宏电子股份有限公司 一种存储器及其使用方法
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102274280B1 (ko) 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
JP7293060B2 (ja) 2019-09-17 2023-06-19 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68919404T2 (de) 1988-09-20 1995-03-30 Fujitsu Ltd Halbleiterspeicher mit Serieneingang/Serienausgang.
JP2667617B2 (ja) 1992-03-05 1997-10-27 株式会社東芝 不揮発性半導体記憶装置
JP3197119B2 (ja) * 1993-06-30 2001-08-13 株式会社東芝 不揮発性半導体記憶装置
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
JPH1187662A (ja) 1997-09-08 1999-03-30 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
KR100305215B1 (ko) * 1998-06-30 2001-09-24 박종섭 플래쉬메모리셀의소거방법및그회로
US6850440B2 (en) * 1999-12-27 2005-02-01 Winbond Electronics Corporation Method for improved programming efficiency in flash memory cells
KR100407572B1 (ko) * 2001-01-10 2003-12-01 삼성전자주식회사 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법
JP2004072060A (ja) 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2004334994A (ja) * 2003-05-09 2004-11-25 Renesas Technology Corp 半導体集積回路装置
JP2004348867A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100922456B1 (ko) * 2007-06-22 2009-10-21 가부시끼가이샤 도시바 메모리 구동 방법 및 반도체 기억 장치

Also Published As

Publication number Publication date
CN1848438A (zh) 2006-10-18
CN1848438B (zh) 2010-05-12
KR100776901B1 (ko) 2007-11-19
US20060227611A1 (en) 2006-10-12
TW200636722A (en) 2006-10-16
US7864581B2 (en) 2011-01-04
TWI341531B (en) 2011-05-01
JP2006294207A (ja) 2006-10-26

Similar Documents

Publication Publication Date Title
US7512016B2 (en) Method of programming and erasing a p-channel be-SONOS NAND flash memory
US7539061B2 (en) Method of programming flash memory device
JP3843187B2 (ja) ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法
US6483752B2 (en) Erase method for nonvolatile semiconductor memory device
US8520440B2 (en) Semiconductor memory device and method of operating the same
US7773429B2 (en) Non-volatile memory device and driving method thereof
KR100763093B1 (ko) 플래쉬 메모리 장치의 프로그램 방법
US7251161B2 (en) Semiconductor device and method of controlling said semiconductor device
JP2010009733A (ja) 不揮発性半導体記憶装置
US8462553B2 (en) Cell array for highly-scalable, byte-alterable, two-transistor FLOTOX EEPROM non-volatile memory
KR20120121170A (ko) 반도체 장치 및 이의 동작 방법
US8045372B2 (en) Flash memory device and method of operating the same
KR100776901B1 (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법
US7180779B2 (en) Memory architecture with enhanced over-erase tolerant control gate scheme
KR101017757B1 (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
US6970385B2 (en) Non-volatile semiconductor memory device suppressing write-back fault
US20130080718A1 (en) Semiconductor memory device and method of operating the same
KR20010072189A (ko) 반도체 디바이스
KR20100013956A (ko) 플래시 메모리 소자 및 이의 프로그램 방법
KR100919362B1 (ko) 플래시 메모리 소자 및 그의 구동 방법
KR100708907B1 (ko) 부스터 라인을 가지는 낸드형 플래시 메모리 소자 및 이의프로그램 방법
KR20100037278A (ko) 불휘발성 메모리 소자의 모니터링 방법
KR20060070724A (ko) 플래쉬 메모리 소자의 프로그램 방법
US20070242514A1 (en) NAND-structured nonvolatile memory cell
JP5596822B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee