JP2004348867A - 不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイの正規のメモリ空間とは別に冗長な複数本のワード線から構成される冗長ワード線群を有し、不良のメモリセルを含む正規のワード線群を冗長ワード線群に置換する機能を具備するチャネル消去型フラッシュメモリにおいて、消去動作時に、メモリセルアレイの基盤には正の第1電圧、正常なワード線には0V以下の第2電圧、不良メモリセルを含んだ正規ワード線群もしくは冗長ワード線群に含まれる全てのワード線には第3電圧が印加される。第1電圧と第3電圧との電位差が第1電圧と第2電圧との電位差より小さくなるように設定される。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、電気的にデータの書替え可能な不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置に係り、特に多数のメモリセルのデータを一括して電気的に消去が可能なフラッシュメモリにおけるメモリセルアレイに対する消去制御に関するもので、例えばNOR 型フラッシュメモリに使用される。
【0002】
【従来の技術】
電気的にデータの書替え可能な不揮発性半導体記憶装置のうち、一括消去可能なフラッシュメモリは、消去/書き込み動作により、メモリセルトランジスタの浮遊ゲートの電荷量を変えることでその閾値電圧を変え、データを記憶する。例えば、浮遊ゲートの電子を放出して閾値電圧を負にすることで“0”データを記憶させ、浮遊ゲートに電子を注入して閾値電圧を正にすることで“1”データを記憶させる。電子の放出/注入は、例えば浮遊ゲートと半導体基板間でトンネル酸化膜を介して行われる。このため、データの書き替え回数に伴ってトンネル酸化膜が劣化し、例えば浮遊ゲートに注入された電子がトンネル酸化膜から漏れ出てしまい、データの保持が難しくなる。現状では、汎用のフラッシュメモリの書き替え可能回数は10万回から100 万回が必要とされる。
【0003】
ところで、NOR 型のフラッシュメモリにおいては、一括データ消去を行う際に消去対象となるメモリセルのゲートに負電位のバイアスを印加する方式が実用化されている。この方式として、(1)ソースおよび基盤(ウェル領域)に正電位のバイアスを印加してFN(Fowler−Nordheim) トンネリングによりチャネル消去を行う方式(チャネル消去型)と、(2)ソースに正電位のバイアスを印加し、基盤に0Vを印加する方式(負ゲート消去型)などが知られている。
【0004】
図18は、チャネル消去型のフラッシュメモリのメモリセルアレイ内のウェルおよびメモリセル(セルトランジスタ)の構造の一例を示している。
【0005】
図18において、11はP型の半導体基板(PSUB)、11a はP+ 型の基板コンタクト領域、12はN型ウェル領域(NWELL )、13はP型ウェル領域(PWELL )、12aはN+ 型のウェルコンタクト領域、13a はP+ 型のウェルコンタクト領域である。NOR 型フラッシュメモリでは、一般的に消去単位は64KByte(=512Kbit) であり、メモリセルアレイ内で消去単位毎にP型ウェル領域13が物理的に分割されており、P型ウェル領域13には一括データ消去の対象となる多数のセルトランジスタが形成されている。14はソース領域およびドレイン領域として形成されたN+ 型不純物拡散層、15はソース領域・ドレイン領域間のチャネル領域上に積層形成されたゲート絶縁膜(トンネル酸化膜)、16はフローティングゲート(floating gate、浮遊ゲート電極)、17は例えばONO 膜(酸化膜/窒化膜/酸化膜の積層膜)からなるゲート間絶縁膜、18はコントロールゲート(control gate、制御ゲート電極)であり、この制御ゲート18はワード線の一部として形成される。
【0006】
図19は、図18に示したメモリセルに対するデータの消去、書き込み、読み出しの動作時の各部の電圧(動作条件)を示している。
【0007】
データ消去時は、選択されたメモリセルのドレイン電位Vdを電位的にフローティング状態(FL)にし、コントロールゲート電位Vgを−7.5V 、ソース電位Vsおよび基盤電位(ウェル電位)Vpw, Vnw を+10Vにする。この時、フローティングゲート16に注入されている電子がトンネル酸化膜15を介して基盤側に引き抜かれることによってチャネル消去が行なわれる。これにより、選択されたメモリセルの閾値電圧は読み出しゲート電圧(例えば+5V )以下となる。この状態が“0”記憶状態である。
【0008】
このデータ消去は、選択されたブロックの全てのメモリセルMに対して一括して行うことが可能である。非選択ブロックのワード線およびビット線はフローティング状態にされ、P型ウェル領域13との容量結合で高い電圧になっている。
【0009】
データ書き込み時は、選択されたメモリセルのソース電位Vsおよび基盤電位Vpw, Vnw を0V、コントロールゲート電位Vgを+9V にする。この際、“1”書き込みの場合には、ドレイン電位Vdを+5V にすると、チャネル領域から電子がフローティングゲート16に注入され、メモリセルの閾値電圧が上昇し、閾値電圧がある値を越えたらメモリセル毎に書き込みが禁止される。これに対して、“0”書き込みの場合には、選択されたメモリセルのドレイン電位Vdを0Vにすると、選択された閾値電圧のメモリセルMの上昇が禁止される。
【0010】
データ読み出し時は、選択されたメモリセルのソース電位Vsおよび基盤電位Vpw, Vnw を0V、ドレイン電位Vdを+1V 、コントロールゲート電位Vgを読み出し電圧(+5V )にする。この時、選択されたメモリセルの閾値電圧が読み出しゲート電圧(+5V) 以下なら、選択されたビット線BLとソース線SLが導通してビット線BLの電位は比較的低いレベル“L”となる。これに対して、選択されたメモリセルの閾値電圧が読み出しゲート電圧(+5V) 以上なら、選択されたビット線BLとソース線SLが非導通になって、ビット線BLの電位は比較的高いレベル“H”となる。
【0011】
従来、チャネル消去型のフラッシュメモリでは、メモリセルアレイ内で発生する様々なメモリセル不良を救済するための冗長回路(Redundancy、リダンダンシ)として、カラム(Column) リダンダンシ、ブロック(Block) リダンダンシを設けているが、ロー(Row) リダンダンシは以下の理由によって採用されることはなかった。
【0012】
即ち、ウェハに素子を形成した後のダイソートテストにおいて、メモリセルアレイ内のワード線がある消去単位(64KByte ブロック)のP型ウェル領域(基盤)と既に短絡していることが判明した場合、ワード線および基盤には所望の電圧が印加されず、それに対応する消去単位(不良ブロック)の消去ができない。そこで、その不良ブロックはメモリチップ内に予め用意されたブロックリダンダンシに置き換えるしかなかった。このブロックリダンダンシは、1つの独立したメモリ動作が必要とされるので、その個数が増えるほどチップ面積が増大するというペナルティがある。
【0013】
一方、NOR 型フラッシュメモリにおいて、メモリセルのドレインコンタクトがオープン(消去はできるが書き込めないビット)になっているビット不良が考えられる。NOR 型フラッシュメモリにおいては、ドレインコンタクト1つに対して2つのメモリセルが共有しているので、ペアビット不良になり易いが、単に1つのメモリセルのチャネル領域に欠陥が存在し、セル電流が異常な値になって読み出し不良を起こすような単ビット不良もある。
【0014】
このようなビット不良の原因は多種多様であり、不良ビットをブロックリダンダンシかカラムリダンダンシで救済する場合には、ブロック救済を行えば完全に不良を無くすることができるが、前述したようにブロックリダンダンシは面積のペナルティが問題であり、コストの観点から好ましくはない。
【0015】
これに対して、不良ビットをカラムリダンダンシで救済する場合には、消去時に不良ビットに消去電圧が印加されることになるので、書き込み/消去(W/E) の繰り返しの回数によっては不良ビットが消去不良に化ける危険性を孕んでいる。このようにカラムリダンダンシは、面積のペナルティはあるが、ブロックリダンダンシほどはペナルティが大きくはないので、コスト面では有利である。
【0016】
上記したようなビット不良をリダンダンシで救済する場合、従来は、コスト面を優先させるためにブロックリダンダンシを極力少なくするように、先ずカラムリダンダンシで救済し、それから溢れた分とブロックリダンダンシでしか救済できない不良をブロックリダンダンシで救済することにしていた。
【0017】
しかし、このような救済を行うと、メモリセルのW/E を繰り返すうちにワード線・基盤間が短絡してチップが正常動作しなくなるビット不良までもがカラムリダンダンシで置換され、結果として市場不良を引き起こす危険性があった。
【0018】
なお、本願出願人に係る特許文献1および非特許文献1には、前述した負ゲート消去型のフラッシュメモリにおいて、リダンダンシを備え、消去時には、スペアロウに置き換えを行った不良ローと置き換えに使用しなかったスペアロウについてのみ、消去用の負電位バイアスを行わないように制御する手段を設けることが開示されている。
【0019】
【特許文献1】
特開平7−320496号公報
【0020】
【非特許文献1】
T.Tanzawa, et.al., ”A 44mm 2 4−Bank 8−Word Page−Read 64Mb Flash Memory”,ISSCC02.
【0021】
【発明が解決しようとする課題】
上記したように従来のチャネル消去型フラッシュメモリは、ビット不良をリダンダンシで救済する場合に、メモリセルのW/E の繰り返しによってワード線・基盤間が短絡するビット不良までもがカラムリダンダンシで置換され、市場不良を引き起こす危険性があるという問題があった。
【0022】
本発明は上記の問題点を解決すべくなされたもので、メモリセルのW/E を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的にデータを書換可能な複数の不揮発性半導体メモリセルが行列状に配置され、正規のメモリセル群から構成される正規のメモリ空間とは別に冗長なメモリセル群から構成される冗長なメモリ空間が付加され、前記メモリセルの記憶データが電気的に一括消去されるセルブロックを単位として基盤が複数に分割されたメモリセルアレイと、前記各セルブロックに行列状に配置され、前記正規のメモリセルを選択するための複数本の正規のワード線、前記冗長なメモリセルを選択するための複数本の冗長なワード線および複数本のビット線と、前記複数のセルブロックのうちで選択された少なくとも1つのセルブロックの基盤を動作条件に応じて所定の電圧状態に設定するために設けられ、選択されたセルブロックの消去動作時には、セルブロックの基盤に正の第1電圧を印加するウェル制御回路と、前記セルブロック内のワード線を選択し、選択したセルブロック内のワード線を動作条件に応じて所定の電圧状態に設定するために設けられ、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線に負の第2電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には、前記第1電圧と第2電圧との電位差よりも前記第1電圧との電位差が小さくなるように設定された第3電圧を印加する行選択駆動回路とを具備することを特徴とする。
【0024】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0025】
<第1の実施形態>
図1は、本発明の第1の実施形態に係るNOR 型フラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図である。
【0026】
NOR 型フラッシュメモリ100 、SRAM101 、ROM102 、MPU103 はシステムI/O バス線104 を介して相互に接続されている。システムコントローラであるMPU103 は、システム起動時にROM102 にアクセスし、システム起動プログラムを読み出す。
【0027】
図2は、図1中のNOR 型フラッシュメモリ100 の構成例を示すブロック図である。
【0028】
本例のNOR 型フラッシュメモリにおいて、メモリセルアレイは複数の例えば64KB単位のサブセルアレイ110 に分割(基盤が電気的に分離)され、二重ワード線選択方式が採用されている。メモリセルアレイの一端側には、各サブセルアレイ110 に共通に、第1の行デコーダ回路として、グローバルローデコーダ(Global Row Decoder)111 およびリダンダンシ(R/D) 用グローバルローデコーダ112 が配置されている。このグローバルローデコーダ(M0 〜M127)111およびR/D 用グローバルローデコーダ(MRD)112は、後述するアドレスマルチプレクサ121 から供給される上位のローアドレスRA3−9 をデコードする。
【0029】
各サブセルアレイ110 は、複数のメモリセルがマトリクス状に配置されており、正規メモリ空間110aとは別に冗長メモリ空間が付加されている。正規メモリ空間110aには1024本のワード線WLと512 本のビット線BLが配置されており、冗長メモリ空間として、正規メモリ空間のビット線BLに連なる512 本のビット線BLと8 本のワード線WLが配置されたローリダンダンシ110bが設けられている。
【0030】
そして、第2の行デコーダ回路として、サブローカルローデコーダ(Sub Local Row Decoder) 125 が設けられている。このサブローカルローデコーダ125 は、後述するアドレスマルチプレクサ121 から供給される下位のローアドレスRA0−2をデコードし、各サブセルアレイ110 の選択/非選択に応じて所望電位のワード線駆動電位を出力する。
【0031】
また、各サブセルアレイ110 に対応して、各サブセルアレイ110 の一端側には、第3の行デコーダ回路として、ローカルローデコーダ(Local Row Decoder) 113およびリダンダンシ(R/D) 用ローカルローデコーダ114 が配置されている。
【0032】
上記ローカルローデコーダ113 は、グローバルローデコーダ111 の出力信号およびサブローカルローデコーダ125 の出力信号に基づいてサブセルアレイ110 の正規メモリ空間110aのワード線を個別に選択制御し、消去、書き込み、読み出しに必要な電圧を出力する。
【0033】
また、前記R/D 用ローカルローデコーダ114 は、R/D 用グローバルローデコーダ112 の出力信号およびサブローカルローデコーダ125 の出力信号に基づいてサブセルアレイ110 のローリダンダンシ110bのワード線を個別に選択制御し、消去、書き込み、読み出しに必要な電圧を出力する。
【0034】
この場合、選択したセルブロックの消去動作時に、ローカルローデコーダ113およびR/D 用ローカルローデコーダ114 が正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に印加する電圧と、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に印加する電圧とは異なる。
【0035】
各サブセルアレイ110 に対応して設けられているカラム制御回路115 は、サブセルアレイのビット線を選択する列選択回路(図示せず)、この列選択回路を電気的に活性化する列デコーダ回路(図示せず)、センスアンプ(図示せず)、ビット線電位制御回路(図示せず)などを含む。このカラム制御回路115 は、選択セルに対する書き込み時には記憶している書き込みデータにしたがってビット線の電圧を制御して書き込み制御を行い、選択セルに対する読み出し時にはビット線の電圧をセンスしてそのデータを記憶する役割を有する。
【0036】
また、各サブセルアレイ110 に対応して、アレイの基盤を選択し、動作条件に応じて所定の電圧状態に設定するPウェル制御回路116 、ソース線電位を制御するソース線制御回路117 が設けられている。
【0037】
さらに、外部アドレス信号が入力するアドレスバッファ(Address Buffer)回路118 と、不良のメモリセルが存在する場合にそれに対応するロー不良アドレスのデータをフューズ素子を用いて記憶するフューズデータ(Fuse Data) ラッチ回路119 が設けられている。さらに、アドレスバッファ回路118 のデータとフューズデータラッチ回路119 のデータ(フューズアドレスFSRAi )を比較し、一致不一致を示す比較信号(RDヒット信号、SPE )を出力するフューズ/アドレス比較回路(Fuse/Address Comparator)120と、アドレスマルチプレクサ(Address Multiplex)121が設けられている。
【0038】
アドレスマルチプレクサ121 は、消去動作時にフューズ/アドレス比較回路120 の比較結果が一致の場合には、フューズデータラッチ回路119 のデータを内部アドレス信号として転送し、不一致の場合にはアドレスバッファ回路118 のデータを内部アドレス信号として転送するように切り替える。この場合、上位のローアドレスRA3−9 を制御信号とともに前記グローバルローデコーダ111 およびリダンダンシ(R/D) 用グローバルローデコーダ112 に転送し、下位のローアドレスRA0−2 をサブローカルローデコーダ125 に転送する。
【0039】
データ入出力バッファ122 は、外部入出力(IO)線D0−D7 に接続され、書き込みデータの受け取り、読み出しデータの出力、コマンドデータなどを受け取るものである。具体的には、外部から受け取った書き込みデータをカラム制御回路115に送り、カラム制御回路115 から読み出したデータを受け取って外部に出力する。また、外部から受け取ったコマンドデータをコマンド・ユーザー・インターフェイス(Command User I/F)123 に送る。
【0040】
コマンド・ユーザー・インターフェイス123 は、外部からの制御信号を受け取り、データ入出力バッファ122 に入力されたデータが書き込みデータかコマンドデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン124 に転送するものである。
【0041】
ステートマシン124 は、フラッシュメモリ全体の管理を行うものであり、外部からのコマンドを受け取り、読み出し、書き込み、消去、データの入出力管理を行うものである。
【0042】
図3は、図1中の複数のサブセルアレイ110 のうちの1個を代表的に取り出し、構成の一部の一例を示す回路図である。
【0043】
このサブセルアレイ110 は、メモリセルアレイ内で消去の最小単位毎に物理的に分割されたP型ウェル領域13上に形成されており、例えば図2に示したように正規メモリ空間110aには1024×512 =512Kbit(=64KByte)に対応して512K個のメモリセル(セルトランジスタ)Mが行列状に配置されている。
【0044】
同一行のセルトランジスタMのドレインは、対応して異なるビット線BLj (j=0 〜511 )に接続されており、同一列のセルトランジスタMのドレインは、同一のビット線BLj に接続されている。この場合、列方向で隣り合う二行のセルトランジスタMの各ソースは、同一のソース線SLに共通に接続されている。
【0045】
各行のワード線WLi (i=0 〜1023)は、対応する同一行のメモリセルMの各ゲートに共通に接続されており、1本のワード線に繋がる512 個のメモリセルMに対して同時にデータの書き込みと読み出しが行われる。
【0046】
ビット線BLj の各一端にはそれぞれNMOSFET からなるカラム選択スイッチCSの各一端が接続されており、一定数のカラム選択スイッチCSの各他端には共通に負荷回路RLが接続されている。上記カラム選択スイッチCSは、ゲートにカラム制御回路のカラムデコーダからカラムデコード信号CDj が与えられて選択される。
【0047】
図3に示したサブセルアレイ110 および各メモリセルMの構造は、図18を参照して前述した従来例の構造と同じである。即ち、図18において、P型の半導体基板11には、P+ 型の基板コンタクト領域11a と、二重ウェル構造のN型ウェル領域(NWELL )12およびP型ウェル領域(PWELL )13が形成されており、N型ウェル領域12にはN+ 型のウェルコンタクト領域12a が形成されている。P型ウェル領域13には、P+ 型のウェルコンタクト領域13a と、一括データ消去の対象となる多数のセルトランジスタが形成される。
【0048】
図18では、1つのセルトランジスタについて、その基盤であるP型ウェル領域13に形成されたN+ 型不純物拡散層14からなるソース領域およびドレイン領域と、ソース領域・ドレイン領域間のチャネル領域上に積層形成されたゲート絶縁膜(トンネル酸化膜)15、フローティングゲート(floating gate)16、例えばONO膜からなるゲート間絶縁膜17、コントロールゲート(control gate)18を示している。
【0049】
上記構成のサブセルアレイにおいて、従来と同様の電圧を印加した場合には、前述したように不良セルにある程度の電圧ストレスが印加されることになり、W/E を繰り返すうちに、いつかはワード線・基盤間が短絡するおそれがある。
【0050】
そこで、本例では、消去時の不良セルに対する電圧ストレスを零にするために、ローデコーダ111,112,113,114,125 の耐圧を10V 以上に上げ、不良ビットのワード線電圧をさらに上げている。但し、ローデコーダの耐圧を過大にすると、ローデコーダのMOS トランジスタの酸化膜厚やゲート長を大きくする必要が発生し、データの読み出し速度に影響を及ぼすので、留意する必要がある。
【0051】
図4および図5は、図2中のグローバルローデコーダ111 の一部(128 個のうちの1個分)の回路およびその動作の真理値表を示している。
【0052】
図4において、図2中のフューズ/アドレス比較回路120 から出力するRDヒット信号SPE および図2中のステートマシン124 から供給される消去モード信号ERASE は排他的ノアゲート41に入力する。この排他的ノアゲート41の出力信号および図2中のアドレスマルチプレクサ121 から供給される上位のローアドレス(RA3−9) はアンドゲート42に入力する。このアンドゲート42の出力信号out は電圧変換回路43に入力し、“H”レベルが+2.5V、“L”レベルが−7.5V の信号に変換される。この信号は、2段のインバータ回路44,45により、相補的な信号Mi/MBi(i=0 〜127 のうちのいずれか1つ)に変換される。
【0053】
次に、図4の回路の動作について図5の真理値表を参照しながら説明する。
【0054】
図2中のフューズ/アドレス比較回路120 でヒットせず、かつ、消去モードではない時(例えば書き込み時など)は、SPE=“L”、ERASE=“L”になり、アンドゲート42の出力信号out は(RA3−9) をデコードして選択的に“H”になる。
【0055】
フューズ/アドレス比較回路120 でヒットし、かつ、消去モードではない時(例えば書き込み時など)は、SPE=“H”、ERASE=“L”になり、アンドゲート42の出力信号out は“L”になる。
【0056】
フューズ/アドレス比較回路120 でヒットせず、かつ、消去モードの時は、SPE=“L”、ERASE=“H”になり、アンドゲート42の出力信号out は“L”になる。
【0057】
フューズ/アドレス比較回路120 でヒットし、かつ、消去モードの時は、SPE=“H”、ERASE=“H”になり、アンドゲート42の出力信号out は(RA3−9) をデコードして選択的に“H”になる。
【0058】
図6および図7は、図2中のリダンダンシ用のグローバルローデコーダ112 の回路およびその動作の真理値表を示している。
【0059】
図6において、図2中のフューズ/アドレス比較回路120 から出力するRDヒット信号SPE および図2中のステートマシン124 から供給される消去モード信号ERASE は排他的オアゲート51に入力する。この排他的オアゲート51の出力信号およびVcc 電位入力(本例では、上位のローアドレス(RA3−9) に相当する数)はアンドゲート52に入力する。このアンドゲート52の出力信号out は電圧変換回路53に入力し、“H”レベルが+2.5V、“L”レベルが−7.5V の信号に変換される。この信号は、2段のインバータ回路54,55により、相補的な信号Mrd/MBrdに変換される。
【0060】
次に、図6の回路の動作について図7の真理値表を参照しながら説明する。
【0061】
図2中のフューズ/アドレス比較回路120 でヒットせず、かつ、消去モードではない時(例えば書き込み時など)は、SPE=“L”、ERASE=“L”になり、アンドゲート52の出力信号out は“L”になる。
【0062】
フューズ/アドレス比較回路120 でヒットし、かつ、消去モードではない時(例えば書き込み時など)は、SPE=“H”、ERASE=“L”になり、アンドゲート52の出力信号out は“H”になる。
【0063】
フューズ/アドレス比較回路120 でヒットせず、かつ、消去モードの時は、SPE=“L”、ERASE=“H”になり、アンドゲート52の出力信号out は“H”になる。
【0064】
フューズ/アドレス比較回路120 でヒットし、かつ、消去モードの時は、SPE=“H”、ERASE=“H”になり、アンドゲート52の出力信号out は“L”になる。
【0065】
図8および図9は、図2中のサブローカルローデコーダ125 の一部(複数のサブセルアレイ110 に対応する複数個のうちの1個分)の回路およびその動作の真理値表を示している。
【0066】
図8において、図2中のアドレスマルチプレクサ121 から供給される下位のローアドレス(RA0−2) は第1のナンドゲート61に入力する。この第1のナンドゲート61の出力信号NOおよび図2中のステートマシン124 から供給される反転消去モード信号/ERASEは第2のナンドゲート62に入力する。この第2のナンドゲート62の出力信号は電圧変換回路63に入力し、“H”レベルが+2.5V、“L”レベルが−7.5V の信号に変換される。この信号は、2段のインバータ回路64,65 により各サブセルアレイ110 に対応する信号Fi(i=0 〜7 のうちのいずれか1つ)に変換される。
【0067】
次に、図8の回路の動作について図9の真理値表を参照しながら説明する。
【0068】
第1のナンドゲート61で(RA0−2) をデコードし、その出力信号NOは“L”または“H”になる。消去モードではない時(例えば書き込み時など)は、ERASE=“L”,/ERASE=“H”になり、第2のナンドゲート62の出力信号は“H”または“L”になる。これにより、サブローカルローデコーダ125 の出力信号Fiは“H”または“L”になる。
【0069】
消去モードの時は、ERASE=“H”,/ERASE=“L”になり、第2のナンドゲート62の出力信号は“H”になり、サブローカルローデコーダ125 の出力信号Fiは“H” になる。なお、図9中の真理値表において、第1のナンドゲート61の出力信号NOの記号*は、don’t care(無関係)を示している。
【0070】
図10は、図2中のアドレスバッファ回路118 とアドレスマルチプレクサ121 の一部を示している。図10において、図2中のフューズデータラッチ回路119 から供給されるフューズアドレスFSRAi は第1のクロックドインバータ回路71に入力し、外部から入力するアドレス信号Aiは第2のクロックドインバータ回路72に入力する。上記2つのクロックドインバータ回路71,72の各出力ノードはワイヤードオア接続されている。この場合、第1のクロックドインバータ回路71は、消去モード信号ERASEと図2中のフューズ/アドレス比較回路120 の出力信号SPEとの論理積をとった信号ERASE*SPE により活性化制御され、第2のクロックドインバータ回路72は上記ERASE*SPE の反転信号/ERASE*SPEにより活性化制御される。
【0071】
つまり、第1のクロックドインバータ回路71と第2のクロックドインバータ回路72は、相補的に活性化制御されることによって、消去動作時にフューズ/アドレス比較回路120 の比較結果が一致の場合にはFSRAi の反転信号を選択し、不一致の場合にはAiの反転信号を選択するように切り替える第1のアドレスバッファ/マルチプレクサMP1 を形成している。そして、このMP1 の出力信号は、2段のインバータ回路73,74 を経て内部アドレス反転信号/RAiとして転送される。
【0072】
また、上記第1のアドレスマルチプレクサMP1 の出力信号は第3のクロックドインバータ回路75に入力し、図2中のフューズデータラッチ回路119 から供給されるフューズアドレスFSRAi の反転信号/RAiは第4のクロックドインバータ回路76に入力する。上記2つのクロックドインバータ回路75,76 の各出力ノードはワイヤードオア接続されている。この場合、第3のクロックドインバータ回路75は前記反転信号/ERASE*SPEにより活性化制御され、第4のクロックドインバータ回路76は前記信号ERASE*SPE により活性化制御される。
【0073】
つまり、第3のクロックドインバータ回路75と第4のクロックドインバータ回路76は、相補的に活性化制御されることによって、消去動作時にフューズ/アドレス比較回路120 の比較結果が一致の場合にはFSRAi を選択し、不一致の場合にはAiを選択するように切り替える第2のアドレスバッファ/マルチプレクサMP2を形成している。そして、このMP2 の出力信号は、2段のインバータ回路77,78を経て内部アドレス信号RAi として転送される。
【0074】
本例のNOR 型フラッシュメモリでは、上位のローアドレス(RA3−9) により8本単位でワード線を選択し、下位のローアドレス(RA0−2) により上記8本単位のワード線のうちのどれか1本を選択するように構成されている。したがって、上位のローアドレスで不良アドレスを記憶しておけば、8本単位で不良ビットを救済するローリダンダンシを実現可能である。
【0075】
図11は、図2に示したNOR 型フラッシュメモリのサブセルアレイ110 のうちの1個に不良ビットがあり、ローリダンダンシ110bによる置換が行われている場合について、ローカルローデコーダ113 の一部の出力回路とメモリセルMの一部との接続関係を示す回路図であり、図12は図11の回路におけるデータ消去時の各部の電圧(動作条件)を示している。
【0076】
図11および図12中、Mi/MBi,Mj/MBj …は図2中のグローバルローデコーダ111 から出力する相補的な信号、Mrd/MBrdは図2中のリダンダンシ用のグローバルローデコーダ112 から出力する相補的な信号である。Fi,Fjは図2中のサブローカルローデコーダ125 から8本単位で出力する信号Fiをローカルローデコーダ114 で選択した信号である。Fi/Fjは図2中のサブローカルローデコーダ125 から8本単位で出力する信号Fiをリダンダンシ用のローカルローデコーダ114 で選択した信号である。VBBBはデータの一括消去時に印加される−7.5V の消去電圧である。
【0077】
TG1 は各ワード線WLi,WLj …に対応して直列に接続されている複数のCMOSトランスファゲートであり、それぞれ対応してMi/MBi,Mj/MBj …、Mrd/MBrdによりスイッチング制御され、読み出し/書き込み時にFi,Fj …をメモリセルMのゲートに伝達する。
【0078】
TG2 は、各ワード線WLi,WLj …に対応して一端が接続され、他端がVBBBノードに接続されている複数のNMOSトランスファゲートであり、それぞれ対応してMBi,MBj …、MBrdによりスイッチング制御され、データの一括消去時にVBBBをメモリセルMのゲートに伝達する。
【0079】
次に、図11の回路のデータ消去時の動作について説明する。
【0080】
選択されたメモリセルMのドレイン電位Vd(選択されたメモリセルに接続されているビット線)を電位的にフローティング状態(FL)にし、ソース電位Vsおよび基盤電位Vpw,Vnw を+10Vにする。
【0081】
この時、図12(a)に示すように、不良ビットを含む8本単位のワード線WLi に対応する上位アドレスのローデコーダ111 の出力信号Miの電圧レベルは2.5V、その反転信号MBi の電圧レベルは−7.5V に設定される。これに対して、図12(b)に示すように、正常な8本単位のワード線WLj に対応する上位アドレスのローデコーダ111 の出力信号Mjの電圧レベルは−7.5V 、その反転信号MBj の電圧レベルは2.5Vに設定される。また、図12(c)に示すように、ローリダンダンシ110bによる置換が行われている正常な8本単位のワード線WLrdに対応する上位アドレスのローデコーダ112 の出力信号Mrd の電圧レベルは−7.5V 、その反転信号MBrdの電圧レベルは2.5Vに設定される。
【0082】
一方、下位アドレスのローデコーダ113,114 の出力信号Fi,Fj,Fi/Fj の電圧は2.5Vに設定される。その結果、不良ビットに接続されている不良ワード線WLi には2.5Vが印加されるので、不良ビットは消去されず、ワード線・基盤間のバイアスが緩和され、W/E によるダメージが少なくなる。これに対して、正常ビットに接続されている正常ワード線WLj,WLrdには−7.5V が印加されるので、正常ビットは通常の消去が行われる。
【0083】
データの一括消去時は、上位アドレスのローデコーダ111,112 の出力信号Mj,Mrdの反転信号MBj,MBrdの電圧レベルは2.5Vに設定され、この反転信号MBj,MBrdによりオン状態になるNMOSトランスファゲートTG2 を介して正常ワード線WLj,WLrdには消去バイアスVBBBの電圧レベル−7.5V が印加されるので、正常ビットは通常の消去が行われる。
【0084】
これに対して、上位アドレスのローデコーダ111 の出力信号Miの反転信号MBiの電圧レベルは−7.5V に設定されるので、この反転信号MBi がゲートに印加されるNMOSトランスファゲートTG2 はオフ状態になるので、不良ワード線WLi には消去バイアスVBBBが印加されない。
【0085】
図13は、図2に示したNOR 型フラッシュメモリのサブセルアレイ110 内に不良ビットが全く存在せず、ローリダンダンシ110bによる置換が行われていない場合について、ローカルローデコーダ113,114 の一部の出力回路とメモリセルMの一部との接続関係を示す回路であり、図14は図13の回路におけるデータ消去時の各部の電圧(動作条件)を示している。ここで、図13において、図11中と同一部分には同一符号を付している。
【0086】
次に、図13の回路のデータ消去時の動作について説明する。
【0087】
選択されたメモリセルMのドレイン電位Vd(選択されたメモリセルMに接続されているビット線)を電位的にフローティング状態(FL)にし、ソース電位Vsおよび基盤電位Vpw,Vnw を+10Vにする。この時、図14(a)、(b)に示すように、正常な8本単位のワード線WLi,WLJに対応する上位アドレスのローデコーダ111の出力信号Mi,Mj の電圧レベルは−7.5V 、その反転信号MiB,MBj の電圧レベルは2.5Vに設定される。これに対して、図14(c)に示すように、使用されていないローリダンダンシ110bの8本単位のワード線WLrdに対応する上位アドレスのローデコーダ112 の出力信号Mrd の電圧レベルは2.5V、その反転信号MBrdの電圧レベルは−7.5V に設定される。
【0088】
一方、下位アドレスのローデコーダ113,114 の出力信号Fi,Fj,Fi/Fj の電圧は2.5Vに設定される。その結果、正常ビットに接続されている正常ワード線WLi,WLJ には−7.5V が印加されるので、正常ビットは通常の消去が行われる。これに対して、使用されていないローリダンダンシ110bのワード線WLrdには2.5Vが印加されるので、ローリダンダンシ110bのメモリセルは消去されず、ワード線・基盤間のバイアスが緩和され、W/E によるダメージが少なくなる。
【0089】
上記したようにローリダンダンシ110bを使わない場合、データ消去時にローリダンダンシ110bのワード線WLrdに正の電圧(+2.5V) をバイアスしている理由は、ローリダンダンシ110bのメモリセルの過消去を防止するためである。もし、ローリダンダンシ110bのメモリセルが過消去されてその閾値が0Vよりも低くなっていると、読み出し時に非選択のローリダンダンシ110bのワード線WLrdを0Vにバイアスしても、そのメモリセルの電流をカットすることができず、読み出し誤動作を招くおそれがある。
【0090】
データの一括消去時は、上位アドレスのローデコーダ111 の出力信号Mi,Mj の反転信号MBi,MBの電圧レベルは2.5Vに設定され、この反転信号MBi,MBによりオン状態になるNMOSトランスファゲートTG2 を介して正常ワード線WLi,WLJ には消去バイアスVBBBの電圧レベル−7.5V が印加されるので、正常ビットは通常の消去が行われる。
【0091】
これに対して、上位アドレスのローデコーダ112 の出力信号Mrd の反転信号MBrdの電圧レベルは−7.5V に設定され、この反転信号MBrdがゲートに印加されるNMOSトランスファゲートTG2 はオフ状態になるので、使用されていないローリダンダンシ110bのワード線WLrdには消去バイアスVBBBが印加されない。
【0092】
図11ないし図14を参照して上述したように、正常ビットのメモリセルの消去時に、ワード線の電圧レベルが−7.5V 、基盤のバイアスが+10Vであり、メモリセルにかかる電圧ストレスは18V である。これに対して、不良ビットに接続されている不良ワード線には、ローデコーダの耐圧(+10V)で決まる最大の電圧(本例では2.5V)を印加すると、不良セルには、ワード線の電圧レベルが+2.5V 、基盤のバイアスが+10Vであり、メモリセルの電圧ストレスを+7.5V に緩和することができるので、W/E によるワード線・基盤間の短絡を引き起こすことがなくなる。
【0093】
即ち、上記第1の実施形態に係るNOR 型フラッシュメモリによれば、メモリセルのW/E を繰り返しによってワード線・基盤間が短絡するビット不良を従来では見過ごされていたローリダンダンシで救済し、不良ビットを含むワード線に正の電圧を印加することによって、W/E に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現することができる。特に、コントローラ用のマイクロプロセッサと同じチップ上に混載されたフラッシュメモリでは、1つのメモリセル当りの書き替え可能回数は現状では100 回程度あれば良いので、この程度の書き替え可能回数に対して上記NOR 型フラッシュメモリは十分に応えることができる。
【0094】
ところで、ワード線・基盤間に電位差があるので、メモリセルに対するW/E を繰り返していくうちに、ある程度の閾値変動は起こり得る。メモリセルの特性には、製造バラツキからくる統計的な要素に起因するなどの理由で正規分布から外れるような特異な場合が存在し得る。このようなメモリセルは、裾ビットと呼ばれる。リダンダンシのワード線群または不良ワード線を含むワード線群に接続されているメモリセル中に裾ビットが存在する場合、W/E 回数を増やしていくと徐々に閾値が低い側へシフトし、最悪の場合にはワード線の電圧が0Vでもメモリセルがオン状態になるという不良ビットが発生してしまう。
【0095】
そこで、このような不良ビットを排除するために、前記実施形態で述べたような対策に加えて、図2中に点線で示すように既知の自己収束制御回路130 を組み込むようにしてもよい。
【0096】
この自己収束制御回路130 は、選択されたセルブロックのメモリセルに対するデータ消去動作の後、消去ブロック内の全ワード線を0Vにバイアスし、さらに、全ビット線を選択的に5V程度の電圧に設定する機能を有する。この機能により、通常よりも閾値が低いメモリセルのみの浮遊ゲートにドレイン側のアバランシェホットキャリア(DAHC)によって電子が注入され、このメモリセルの閾値がある正の値に自己整合的に回復(自己収束)し、選択されたセルブロック内の全てのメモリセルの閾値が一定範囲内に一括制御されることになる。
【0097】
なお、本発明の不揮発性半導体記憶装置は、図2に示したような二重ローデコーダ形式以外のローデコーダ形式を有するNOR 型フラッシュメモリにも適用可能であり、NOR 型フラッシュメモリに限らず、NAND型フラッシュメモリ等にも適用することが可能である。
【0098】
<第2の実施形態>
図15は、前述したNOR 型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
【0099】
ここでは、電子装置の一例として、携帯電子機器、例えばデジタルスチルカメラ50を示す。このデジタルスチルカメラ50の記録メディアとして用いられている電子カード(例えばメモリカード)51は、第1の実施形態で前述したようなNANDフラッシュメモリが集積化されて封止されたICパッケージPK1 を内部に有している.
デジタルスチルカメラ50のケースには、カードスロット52とそれに接続された回路基板(図示せず)が収納されており、メモリカード51は、カードスロット52に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード51が例えば非接触型のICカードである場合には、カードスロット52に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
【0100】
なお、図15中、53はレンズ、108 は表示部(例えば液晶モニタ)、112 は操作ボタン(例えばシャッタボタン)、118 はストロボである。
【0101】
図16は、図15に示したデジタルスチルカメラの基本的な構成を示す。
【0102】
被写体からの光はレンズ(LENSE)53 によって集光されて撮像装置(IMAGE PICKUP DEVICE)54 に入力される。撮像装置(例えばCMOSイメージセンサ)54は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器(AMP.)で増幅された後、アナログ/デジタルコンバータ(A/D )によりデジタル変換される。変換された信号は、カメラ信号処理回路(CAMERA SIGNAL PROCESSING CIRCUIT)55に入力され、例えば自動露出制御(AE)、自動ホワイトバランス制御(AWB )および色分離処理を行った後、輝度信号と色差信号に変換される。
【0103】
画像をモニタする場合、カメラ信号処理回路55から出力された信号がビデオ信号処理回路(VIDEO SIGNAL PROCESSING CIRCUIT)106に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC(National Television System Committee)を挙げることができる。上記した撮像装置54、AMP.、A/D 、カメラ信号処理回路55は、マイクロコンピュータ(MICRO COMPUTER)111 によって制御される。
【0104】
ビデオ信号は、表示信号処理回路(DISPLAY SIGNAL PROCESSING CIRCUIT)107を介して、デジタルスチルカメラ50に取り付けられた表示部(DISPLAY )108 に出力される。また、ビデオ信号は、ビデオドライバ(VIDEO DRIVER)109 を介してビデオ出力端子110 に与えられる。
【0105】
このようにデジタルスチルカメラ50により撮像された画像は、ビデオ出力端子110 を介してビデオ出力VIDEO OUTPUTとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部108 以外でも表示することができる。
【0106】
画像をキャプチャする場合、操作ボタン(OPERATION BUTTON)112 を操作者が押す。これにより、マイクロコンピュータ111 はメモリコントローラ(MEMORY CONTROLLER)113を制御し、カメラ信号処理回路55から出力された信号がフレーム画像としてビデオメモリ(VIDEO MEMORY)114 に書き込まれる。このように書き込まれたフレーム画像は、圧縮/伸張処理回路(COMPRESSING/STRETCHING CIRCUIT)115により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース(CARD INTERFACE)116 を介してカードスロット(CARD CLOT)52 に装着されているメモリカード(MEMORY CARD)51 に記録される。
【0107】
記録した画像を再生する場合、メモリカード51に記録されている画像をカードインターフェース116 を介して読み出し、圧縮/伸張処理回路115 により伸張した後、ビデオメモリ114 に書き込む。書き込まれた画像は、ビデオ信号処理回路106 に入力され、画像をモニタする場合と同様に表示部108 や画像機器に映し出される。
【0108】
なお、上記構成では、回路基板(CIRCUIT BOARD)100上に、カードスロット52、撮像装置54、AMP.、A/D 、カメラ信号処理回路55、ビデオ信号処理回路106 、表示装置107 、ビデオドライバ109 、マイクロコンピュータ111 、メモリコントローラ113 、ビデオメモリ114 、圧縮/伸張処理回路115 およびカードインターフェース116 が実装される。ここで、カードスロット52については、回路基板100 上に実装される必要はなく、コネクタケーブル等により回路基板100 に接続されてもよい。
【0109】
また、回路基板100 上には、さらに電源回路(POWER CIRCUIT)117が実装される。電源回路117(例えばDC/DC コンバータ) は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ50の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、ストロボランプ(STROBOSCOPIC LAMP)118 、表示部108 にも供給される。
【0110】
本実施形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図17(A)〜(J)に簡略的に示された各種機器にも適用可能である。即ち、図17(A)はビデオカメラ、図17(B)はテレビジョン、図17(C)はオーディオ機器、図17(D)はゲーム機器、図17(E)は電子楽器、図17(F)は携帯電話、図17(G)はパーソナルコンピュータ、図17(H)はパーソナルデジタルアシスタント(PDA )、図17(I)はボイスレコーダ、図17(J)は例えばPCMCIA規格の形態を有するPCカード(例えばPCカードメモリ)を示している。
【0111】
【発明の効果】
上述したように本発明によれば、メモリセルのW/E を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るNOR 型フラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図。
【図2】図1中のNOR 型フラッシュメモリの構成例を示すブロック図。
【図3】図1中の複数のサブセルアレイのうちの一個を代表的に取り出し、構成の一例を示す回路図。
【図4】図2中のグローバルローデコーダの一部を示す回路図。
【図5】図4の回路の動作を示す真理値表を示す図。
【図6】図2中のリダンダンシ用のグローバルローデコーダを示す回路図。
【図7】図6の回路の動作を示す真理値表を示す図。
【図8】図2中のサブローカルローデコーダの一部を示す回路図。
【図9】図8の回路の動作を示す真理値表を示す図。
【図10】図2中のアドレスマルチプレクサ回路を示す回路図。
【図11】図2に示したNOR 型フラッシュメモリのサブセルアレイ内に不良ビットがあり、ローリダンダンシによる置換が行われている場合について、ローカルローデコーダの一部の出力回路とメモリセルの一部との接続関係を示す回路図。
【図12】図11の回路におけるデータ消去時の動作条件を示す図。
【図13】図2に示したNOR 型フラッシュメモリのサブセルアレイ内に不良ビットが全く存在せず、ローリダンダンシによる置換が行われていない場合について、ローカルローデコーダの一部の出力回路とメモリセルの一部との接続関係を示す回路図。
【図14】図13の回路におけるデータ消去時の動作条件を示す図。
【図15】本発明の第1の実施形態に係るNOR 型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。
【図16】図15に示したデジタルスチルカメラの基本的な構成例を示すブロック図。
【図17】図15中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。
【図18】チャネル消去型のフラッシュメモリのメモリセルアレイ内のウェルおよびメモリセルの構造の一例を示している。
【図19】図18に示したメモリセルに対するデータの消去、書き込み、読み出しの動作時の各部の電圧条件を示す図。
【符号の説明】
110 …サブセルアレイ、110a…正規メモリ空間、110b…ローリダンダンシ(冗長メモリ空間)、111 …グローバルローデコーダ、112 …リダンダンシ(R/D) 用グローバルローデコーダ、113 …ローカルローデコーダ、114 …リダンダンシ用ローカルローデコーダ、115 …カラム制御回路、116 …Pウェル制御回路、117 …ソース線電位制御回路、118 …アドレスバッファ回路、119 …フューズデータラッチ回路、120 …フューズ/アドレス比較回路、121 …アドレスマルチプレクサ、122 …データ入出力バッファ、123 …コマンド・ユーザー・インターフェイス、124 …ステートマシン、125 …サブローカルローデコーダ、126 …自己収束制御回路。
Claims (13)
- 電気的にデータを書換可能な複数の不揮発性半導体メモリセルが行列状に配置され、正規のメモリセル群から構成される正規のメモリ空間とは別に冗長なメモリセル群から構成される冗長なメモリ空間が付加され、前記メモリセルの記憶データが電気的に一括消去されるセルブロックを単位として基盤が複数に分割されたメモリセルアレイと、
前記各セルブロックに行列状に配置され、前記正規のメモリセルを選択するための複数本の正規のワード線、前記冗長なメモリセルを選択するための複数本の冗長なワード線および複数本のビット線と、
前記複数のセルブロックのうちで選択された少なくとも1つのセルブロックの基盤を動作条件に応じて所定の電圧状態に設定するために設けられ、選択されたセルブロックの消去動作時には、セルブロックの基盤に正の第1電圧を印加するウェル制御回路と、
前記セルブロック内のワード線を選択し、選択したセルブロック内のワード線を動作条件に応じて所定の電圧状態に設定するために設けられ、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線に負の第2電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には、前記第1電圧と第2電圧との電位差よりも前記第1電圧との電位差が小さくなるように設定された第3電圧を印加する行デコーダ
とを具備することを特徴とする不揮発性半導体記憶装置。 - 前記第3電圧は、前記第1電圧以下の正の電圧であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記セルブロックにおける不良のメモリセルに対応する不良のローアドレスを記憶する不良アドレス記憶回路と、
外部アドレス入力と前記不良アドレス記憶回路の記憶データを比較して一致/不一致を示す比較結果を出力する比較回路と、
前記比較結果が一致である場合には前記不良のメモリセルに対応する正規のワード線を前記冗長なワード線に置換するためのアドレスを選択し、前記比較結果が不一致である場合には前記外部アドレス入力を選択し、内部アドレス信号として出力するアドレスマルチプレクサと、
前記各セルブロックのビット線の選択動作を制御し、選択されたビット線を動作条件に応じて所定の電圧状態に設定するために設けられたカラム制御回路
とをさらに具備することを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記行デコーダは、二重ワード線方式によって前記セルブロック内のワード線を選択駆動することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記行デコーダは、
前記各セルブロックに共通に設けられ、前記内部アドレス信号に含まれる上位のローアドレスに基づいて各セルブロックのワード線を複数本単位で選択制御するための選択信号を出力する第1の行デコーダ回路と、
前記各セルブロックに対応して設けられ、前記内部アドレス信号に含まれる下位のローアドレスに基づいてセルブロックを選択制御するための選択信号を出力する第2の行デコーダ回路と、
前記第1の行デコーダ回路の出力信号および前記第2の行デコーダ回路の出力信号に基づいてセルブロックのワード線を個別に選択制御し、選択したセルブロックの消去動作時には、セルブロック内の正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線には前記第2電圧を印加してチャネル消去を制御し、不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線には前記第3電圧を印加する行デコーダする第3の行デコーダ回路
とを具備することを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 前記第3の行デコーダ回路は、
前記各ワード線に対応して直列に挿入接続されて書き込み/読み出し/消去動作時に選択的にオン状態に制御される第1のトランスファゲートと、前記第2電圧を有する消去バイアス電圧源と前記各ワード線との間にそれぞれ接続された第2のトランスファゲートとを具備し、
消去動作時には、正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に接続されている前記第1のトランスファゲートは、一端に印加される前記第2電圧を通過させ、前記不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に接続されている前記第1のトランスファゲートは、一端に印加される前記第3電圧を通過させ、
一括消去動作時に、正常なメモリセルに対応する正規のワード線もしくは置換使用された冗長なワード線に接続されている前記第2のトランスファゲートは、オン状態に制御されて前記第2電圧を通過させ、前記不良メモリセルに対応する正規のワード線もしくは置換使用されなかった冗長なワード線に接続されている前記第2のトランスファゲートは、オフ状態に制御される
ことを特徴とする請求項4または5記載の不揮発性半導体記憶装置。 - 前記第3電圧と第2電圧との電位差の絶対値は、前記第2のトランスファゲートの耐圧以下であることを特徴とする請求項6記載の不揮発性半導体記憶装置。
- 前記選択されたセルブロックの消去動作の後に、当該セルブロックの全てのワード線に第4電圧を印加し、当該セルブロックのビット線を選択的に第5電圧に設定することにより、前記選択されたセルブロック内の全てのメモリセルの閾値を一定範囲内に一括制御する自己収束制御回路
をさらに具備することを特徴とする請求項1乃至7のいずれか1つに記載の不揮発性半導体記憶装置。 - 前記第4電圧は0Vであり、前記第5電圧は前記第2電圧と前記第1電圧との中間の正の電圧であることを特徴とする請求項8記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイの同一列の複数の不揮発性半導体メモリセルがNOR 接続されてなり、NOR 型フラッシュメモリを構成していることを特徴とする請求項1乃至9のいずれか1つに記載の不揮発性半導体記憶装置。
- 請求項1乃至10のいずれか1項に記載の不揮発性記憶装置は、当該不揮発性半導体記憶装置を制御するためのコントローラと同一半導体チップ上に搭載されていることを特徴とする不揮発性半導体記憶装置。
- 請求項1乃至11のいずれか1項に記載の不揮発性記憶装置を搭載してなることを特徴とする電子カード。
- 請求項12記載の電子カードと、
前記電子カードに電気的に接続可能なカードスロットと、
前記カードスロットに接続されたカードインターフェース
とを具備することを特徴とする電子装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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