KR100855966B1 - 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법 - Google Patents

멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법 Download PDF

Info

Publication number
KR100855966B1
KR100855966B1 KR1020070001181A KR20070001181A KR100855966B1 KR 100855966 B1 KR100855966 B1 KR 100855966B1 KR 1020070001181 A KR1020070001181 A KR 1020070001181A KR 20070001181 A KR20070001181 A KR 20070001181A KR 100855966 B1 KR100855966 B1 KR 100855966B1
Authority
KR
South Korea
Prior art keywords
word line
address
decoder
bias voltage
voltage
Prior art date
Application number
KR1020070001181A
Other languages
English (en)
Other versions
KR20080064370A (ko
Inventor
박준민
강상범
조우영
오형록
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070001181A priority Critical patent/KR100855966B1/ko
Priority to US11/957,812 priority patent/US7869256B2/en
Publication of KR20080064370A publication Critical patent/KR20080064370A/ko
Application granted granted Critical
Publication of KR100855966B1 publication Critical patent/KR100855966B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/10—Pillows
    • A47G9/1081—Pillows comprising a neck support, e.g. a neck roll
    • A47G9/109—Pillows comprising a neck support, e.g. a neck roll adapted to lie on the side and in supine position
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G9/00—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows
    • A47G9/007—Bed-covers; Counterpanes; Travelling rugs; Sleeping rugs; Sleeping bags; Pillows comprising deodorising, fragrance releasing, therapeutic or disinfecting substances
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B31—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER; WORKING PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER
    • B31D—MAKING ARTICLES OF PAPER, CARDBOARD OR MATERIAL WORKED IN A MANNER ANALOGOUS TO PAPER, NOT PROVIDED FOR IN SUBCLASSES B31B OR B31C
    • B31D5/00—Multiple-step processes for making three-dimensional articles ; Making three-dimensional articles
    • B31D5/0039—Multiple-step processes for making three-dimensional articles ; Making three-dimensional articles for making dunnage or cushion pads
    • B31D5/0073—Multiple-step processes for making three-dimensional articles ; Making three-dimensional articles for making dunnage or cushion pads including pillow forming
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D81/00—Containers, packaging elements, or packages, for contents presenting particular transport or storage problems, or adapted to be used for non-packaging purposes after removal of contents
    • B65D81/02—Containers, packaging elements, or packages, for contents presenting particular transport or storage problems, or adapted to be used for non-packaging purposes after removal of contents specially adapted to protect contents from mechanical damage
    • B65D81/05—Containers, packaging elements, or packages, for contents presenting particular transport or storage problems, or adapted to be used for non-packaging purposes after removal of contents specially adapted to protect contents from mechanical damage maintaining contents at spaced relation from package walls, or from other contents
    • B65D81/051—Containers, packaging elements, or packages, for contents presenting particular transport or storage problems, or adapted to be used for non-packaging purposes after removal of contents specially adapted to protect contents from mechanical damage maintaining contents at spaced relation from package walls, or from other contents using pillow-like elements filled with cushioning material, e.g. elastic foam, fabric
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • A—HUMAN NECESSITIES
    • A41—WEARING APPAREL
    • A41B—SHIRTS; UNDERWEAR; BABY LINEN; HANDKERCHIEFS
    • A41B2300/00—Details of shirts, underwear, baby linen or handkerchiefs not provided for in other groups of this subclass
    • A41B2300/30—Closures
    • A41B2300/324—Closures using snap fasteners
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47G—HOUSEHOLD OR TABLE EQUIPMENT
    • A47G2400/00—Details not otherwise provided for in A47G19/00-A47G23/16
    • A47G2400/02—Hygiene
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Otolaryngology (AREA)
  • Pulmonology (AREA)
  • Mechanical Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

멀티 디코딩이 가능한 양방향성 R R A M 및 이를 이용하는 데이터 기입 방법이 개시된다. 본 발명의 실시예에 따른 셀 양단 전압의 극성에 따라 데이터 값이 결정되는 비휘발성 메모리 장치는 제 1 디코더, 제 2 디코더 및 기입 드라이버를 구비한다. 제 1 디코더는 로우 어드레스의 소정 비트값을 제 1 어드레스로 디코딩하고, 메모리 셀 어레이의 로우 방향으로 위치한다. 제 2 디코더는 상기 로우 어드레스의 나머지 비트값을 제 2 어드레스로 디코딩하고, 상기 메모리 셀 어레이의 칼럼 방향으로 위치한다. 기입 드라이버는 상기 제 1 어드레스 또는 상기 제 2 어드레스에 대응되는 워드 라인에 바이어스 전압을 인가한다. 본 발명에 따른 양방향성 R R A M 및 이를 이용하는 데이터 기입 방법은 제 1 디코더 및 제 2 디코더를 구비하여 멀티 디코딩을 수행함으로써, 보다 빠른 어드레싱 동작 및 보다 작은 칩 사이즈를 구현할 수 있는 장점이 있다.
양방향성 RRAM, 서브 셀 어레이, 멀티-디코딩, 어드레스

Description

멀티 디코딩이 가능한 양방향성 ＲＲＡＭ 및 이를 이용하는 데이터 기입 방법{Bi-directional Resistive Random Access Memory capable of multi-decoding and writing method using thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1는 양방향성 RRAM의 셀 구조를 개략적으로 나타내는 도면이다.
도 2는 도 1의 셀 특성을 나타내는 그래프이다.
도 3은 도 1의 셀에 데이터를 기입하는 동작을 개략적으로 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 5는 서브 셀 어레이들을 구비하는 도 4의 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 6은 도 4 및 도 5의 기입 드라이버를 보다 자세히 나타내는 블럭도이다.
도 7은 본 발명의 다른 실시예에 따른 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 8은 서브 셀 어레이들을 구비하는 도 7의 양방향성 RRAM을 개략적으로 나 타내는 블럭도이다.
도 9는 도 7 및 도 8의 기입 드라이버를 보다 자세히 나타내는 블럭도이다.
도 10은 도 8에 사용되는 파워 스위치 및 파워 스위치의 동작을 개략적으로 나타내는 블럭도이다.
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 특히 멀티 디코딩이 가능한 양방향성 R R A M 및 이를 이용하는 데이터 기입 방법에 관한 것이다.
차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, FLASH 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구되고 있다. 현재 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상기와 같은 요구에 부응하는 차세대 메모리 장치로 거론되고 있다.
도 1는 양방향성 RRAM의 셀 구조를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 양방향성 RRAM은 나노믹(non-ohmic) 물질 및 저항 가변 소자를 구비한다. RRAM은 저항 가변 소자의 저항값 변화를 이용하여 데이터를 기입한다. 저항 가변 소자는 제 1 전극과 제 2 전극사이에 저항 가변체(Resistance variable substance)를 구비한다.
저항 가변체는 인가되는 전압 또는 전류에 따라서 저항값이 변한다. 단방향성(uni-directional) RRAM의 경우, 인가되는 전압 또는 전류의 크기에 따라서 저항값이 변한다. 반면, 양방향성(bi-directional) RRAM의 경우, 인가되는 전압 또는 전류의 크기 및 방향에 따라서 저항값이 변한다.
도 1의 양방향성 RRAM은 나노믹 물질을 구비함으로써 상기와 같은 양방향성을 실현한다. 나노믹 물질은 소정의 전압 범위(-3V ~ 3V) 내에서는 고저항 상태를 갖는다. 따라서, 저항 가변 소자에 전류가 인가되지 아니한다. 반면, 상기 소정의 전압 범위 이외(-3V 이하 또는 3V 이상)에서는 저저항 상태를 갖는다. 따라서, 저항 가변 소자에 전류를 인가한다. 나노믹 물질 및 저항 가변 소자를 구비하는 양방향성 RRAM에 대해서는 미국등록특허 6,909,632호에 보다 자세히 설명된다.
도 2는 도 1의 셀 특성을 나타내는 그래프이다.
도 1 및 도 2를 참조하면, 저항 가변체에 6V의 기입 전압(VW)이 인가되면, 대응되는 셀은 제 1 저항값을 갖는다. 반면, 저항 가변체에 -6V의 기입 전압(-VW)이 인가되면, 대응되는 셀은 제 2 저항값을 갖는다.
양방향성 RRAM에서 데이터 "1"은 셀이 제 1 저항값을 갖는 경우로, 데이터 "0"은 셀이 제 2 저항값을 갖는 경우로 설정될 수 있다. 즉, 양방향성 RRAM에서, 데이터 "1" 및 "0"은 서로 셀 양단 전압의 크기는 동일하나 극성이 반대인 기입 전압을 사용하여 기입할 수 있다.
도 3의 (a) 및 도 3의 (b)는 도 1의 셀에 데이터를 기입하는 동작을 개략적 으로 나타내는 도면이다.
도 3의 (a)을 참조하면, 워드 라인(WL)에 3V를 인가하고 비트 라인(BL)에 -3V를 인가함으로써 데이터 "0"이 셀(동그라미 표시)에 기입된다. 반면, 워드 라인(WL)에 -3V를 인가하고 비트 라인(BL)에 3V를 인가함으로써 데이터 "1"이 셀에 기입된다. 이때, 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에는 0V가 인가된다.
도 3의 (b)를 참조하면, 워드 라인(WL)에 6V를 인가하고 비트 라인(BL)에 0V를 인가하며 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에 3V를 인가함으로써, 데이터 "0"이 셀에 기입된다. 반면, 워드 라인(WL)에 0V를 인가하고 비트 라인(BL)에 -6V를 인가하며 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에 -3V를 인가함으로써. 데이터 "1"이 셀에 기입된다.
다만, 도 3의 (b)와 같이 기입 전압(VW = 6V, -VW = -6V)을 워드 라인 또는 비트 라인에 인가하여 데이터를 기입하는 경우는 데이터 값에 따라 비선택된 워드 라인 및 비트 라인의 전압이 달라지는 바, 도 3의 (a)의 기입 전압의 1/2 전압(1/2VW = 3V, -1/2VW = -3V)을 워드 라인 또는 비트 라인에 인가하여 데이터를 기입하는 것이 보다 효율적이라 할 수 있다. 이하에서는, 설명의 편의를 위해 도 3의 (a)와 같이 동작하는 양방향성 RRAM에 대하여 기술한다.
이러한 양방향성 RRAM도 대용량화가 요구됨에 따라 보다 빠른 어드레싱을 수행하고 보다 작은 칩 사이즈를 갖기 위한 양방향성 RRAM에서의 멀티-디코딩 동작이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 멀티 디코딩이 가능한 RRAM을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 멀티 디코딩이 가능한 RRAM에서의 데이터 기입 방법을 제공하는데 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 셀 양단 전압의 극성에 따라 데이터 값이 결정되는 비휘발성 메모리 장치는 제 1 디코더, 제 2 디코더 및 기입 드라이버를 구비한다.
제 1 디코더는 로우 어드레스의 소정 비트값을 제 1 어드레스로 디코딩하고, 메모리 셀 어레이의 로우 방향으로 위치한다. 제 2 디코더는 상기 로우 어드레스의 나머지 비트값을 제 2 어드레스로 디코딩하고, 상기 메모리 셀 어레이의 칼럼 방향으로 위치한다. 기입 드라이버는 상기 제 1 어드레스 또는 상기 제 2 어드레스에 대응되는 워드 라인에 바이어스 전압을 인가한다.
상기 제 1 어드레스는 메인 워드 라인에 대응되는 어드레스이고, 상기 제 2 어드레스는 로컬 워드 라인에 대응되는 어드레스이다.
상기 기입 드라이버는 상기 제 1 디코더에 인접하여 위치할 수 있다. 상기 기입 드라이버는 상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 상기 바이어스 전압을 인가한다. 상기 제 2 디코더는 상기 제 2 어드레스에 대응되는 로컬 워드 라인을 상기 메인 워드 라인에 연결한다. 상기 바이어스 전압은 상기 메인 워 드 라인에 연결되는 로컬 워드 라인으로 전달된다.
상기 기입 드라이버는 상기 제 2 디코더에 인접하여 위치할 수 있다. 상기 기입 드라이버는 상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 연결되는 로컬 워드 라인들 중 상기 제 2 어드레스에 대응되는 로컬 워드 라인에 상기 바이어스 전압을 인가한다.
상기 바이어스 전압은 상기 데이터의 기입 전압에 상응한다. 상기 기입 전압은 상기 데이터 값에 따라 크기는 동일하나 극성이 반대이다.
상기 비휘발성 메모리 장치는 복수개의 서브 셀 어레이들을 포함하는 메모리 셀 어레이를 더 구비한다. 상기 제 2 디코더는 상기 서브 셀 어레이들 각각에 구비된다.
상기 비휘발성 메모리 장치는 각각 대응되는 서브 셀 어레이에 전원을 공급하는 파워 스위치들을 더 구비할 수 있다. 상기 파워 스위치들은 각각 제 1 바이어스 전압 또는 독출 전압으로 스위칭하는 제 1 스위칭부 및 제 2 바이어스 전압 또는 접지 전압으로 스위칭하는 제 2 스위칭부를 구비한다. 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 각각 크기는 동일하나 극성은 반대이다.
상기 제 1 스위칭부는 서브 셀 어레이 선택 신호의 활성화에 응답하여 제 1 바이어스 전압을 대응되는 서브 셀 어레이로 인가하고, 제 2 스위칭부는 상기 서브 셀 어레이 선택 신호의 활성화에 응답하여 제 2 바이어스 전압을 대응되는 서브 셀 어레이로 인가한다.
상기 비휘발성 메모리 장치는 양방향성 RRAM(Resistive Random Access Memory)이다. 상기 양방향성 RRAM은 상기 셀 양단 전압이 일정 전압 범위 내인 경우에는 고저항 상태 물질로서 동작하고 상기 전압 범위 이외에서는 저저항 상태로 동작하는 나노믹(non-ohmic) 디바이스 및 상기 나노믹 디바이스가 저저항 상태인 경우, 상기 셀 양단 전압의 극성에 따라 다른 저항값을 갖는 저항 가변 물질을 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치에서의 데이터 기입 방법은, 제 1 항의 비휘발성 메모리 장치에 있어서, 상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 상기 바이어스 전압을 인가하는 단계, 상기 제 2 어드레스에 대응되는 로컬 워드 라인을 상기 메인 워드 라인에 연결하는 단계 및 상기 바이어스 전압을 상기 메인 워드 라인에 연결되는 로컬 워드 라인으로 전달하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서의 데이터 기입 방법은, 제 1 항의 비휘발성 메모리 장치에 있어서, 상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 연결되는 로컬 워드 라인들 중 상기 제 2 어드레스에 대응되는 로컬 워드 라인에 상기 바이어스 전압을 인가하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 양방향성 RRAM(100)의 셀들은 나노믹(non-ohmic) 디바이스 및 저항 가변 물질을 구비한다. 나노믹 디바이스는 상기 셀 양단 전압이 일정 전압 범위 내인 경우에는 고저항 상태 물질로서 동작하고 상기 전압 범위 이외에서는 저저항 상태로 동작한다. 저항 가변 물질은 상기 나노믹 디바이스가 저저항 상태인 경우, 상기 셀 양단 전압의 극성에 따라 다른 저항값을 갖는다. 이에 대한 보다 자세한 설명은 전술되어 있으므로 생략한다.
본 발명의 실시예에 따른 양방향성 RRAM(100)은 제 1 디코더(XDEC), 제 2 디코더(SIEI DEC) 및 기입 드라이버(DRV)를 구비한다. 제 1 디코더(XDEC)는 로우 어드레스의 소정 비트값(A0~j-1)을 제 1 어드레스를 디코딩하고, 메모리 셀 어레이(300)의 로우 방향으로 위치한다. 제 2 디코더(SIEI DEC)는 상기 로우 어드레스의 나머지 비트값(E0~i-1)을 제 2 어드레스를 디코딩하고, 메모리 셀 어레이(300)의 칼럼 방향으로 위치한다.
도 4 등에서는 i + j 비트의 로우 어드레스 중 A0~j-1 비트값은 제 1 디코더인 XDEC에 의하여 제 1 어드레스로 디코딩되고, E0~i-1 비트값은 제 2 디코더인 SIEI DEC에 의해 제 2 어드레스로 디코딩되는 경우를 도시된다. 이때, 상기 제 1 어드레스는 메인 워드 라인에 대응되는 어드레스이고, 상기 제 2 어드레스는 로컬 워드 라인에 대응되는 어드레스이다.
따라서, 제 1 디코더(XDEC)는 M(M=2j) 개의 메인 워드 라인들 중에 상기 제 1 어드레스가 나타내는 메인 워드 라인을 활성화한다. 마찬가지로, 제 2 디코더(SIEI DEC)는 N(N=2i) 개의 로컬 워드 라인들 중 상기 제 2 어드레스가 나타내는 로컬 워드 라인을 활성화한다. 도 4는 제 1 메인 워드 라인(MWL1)에 연결되는 제 N 로컬 워드 라인(SWLN)이 활성화되는 경우를 도시한다.
이렇게 본 발명의 실시예에 따른 양방향성 RRAM은 제 1 디코더 및 제 2 디코더를 구비하여, 로우 어드레스에 대해 두 단계의 디코딩을 수행함으로써, 보다 빠른 어드레싱을 수행하고 보다 작은 칩 사이즈를 갖는 양방향성 RRAM이 구현될 수 있다.
도 5의 본 발명의 다른 실시예에 따른 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 양방향성 RRAM(200)의 메모리 셀 어레이(300)는 복수개의 서브 셀 어레이들(SCA1~SCAL)을 구비한다. 서브 셀 어레이들(SCA1~SCAL)은 각각 복수개의 입출력 라인(비트 라인)(BL)들을 구비한다. 서브 셀 어레이들(SCA1~SCAL)은 또한, 각각 대응되는 제 2 디코더(SIEI DEC1 ~ SIEI DECL)를 구비한다.
도 5는 제 L 서브 셀 어레이(SCAL)의 제 1 메인 워드 라인(MWL1)의 제 N 로컬 워드 라인(SWLN)이 활성화되는 경우를 도시한다. 이렇게 제 L 서브 셀 어레 이(SCAL)에 위치하는 셀들에 데이터를 기입하고자 하는 경우, 제 L 서브 셀 어레이 선택 신호(SL)의 활성화에 의하여 제 L 서브 셀 어레이(SCAL)가 동작한다.
도 4 및 도 5를 참조하면, 기입 드라이버(DRV)는 제 1 디코더(XDEC) 또는 제 2 디코더(SIEI DEC)에 의하여 활성화되는 워드 라인에 바이어스 전압(VR, 1/2VW 또는 -1/2VW)을 인가한다. 바이어스 전압은 기입 전압에 상응한다. 셀에 데이터를 기입하는 경우, 도 3의 (a)의 RRAM은 워드 라인 및 비트 라인에 인가되는 바이어스 전압이 기입 전압의 1/2 또는 -1/2 값으로 설정되고, 도 3의 (b)의 RRAM은 워드 라인 및 비트 라인에 인가되는 바이어스 전압이 기입 전압 또는 "0"으로 설정된다.
상기 기입 전압은 상기 데이터 값에 따라 크기는 동일하나 극성이 반대이다. 전술한 바와 같이, 데이터 "1"을 기입하기 위해 6V의 기입 전압이 요구되고, 데이터 "0"을 기입하기 위해 -6V의 기입 전압이 요구된다.
도 4 및 도 5의 기입 드라이버(DRV)는 도 3의 (a)와 같은 바이어스 전압을 인가한다. 따라서, 워드 라인(SWLN)에 인가되는 바이어스 전압과 비트 라인(BL)에 인가되는 바이어스 전압은 크기는 동일하나 극성이 서로 반대이다(1/2VW 또는 -1/2VW). 구체적으로, 셀(동그라미 표시)에 데이터 "0"을 기입하기 위하여, 워드 라인(SWLN)에는 1/2VW를 인가하고, 비트 라인(BL)에는 -1/2VW를 인가한다. 반면, 셀(동그라미 표시)에 데이터 "1"을 기입하기 위하여, 워드 라인(SWLN)에는 -1/2VW를 인가하고, 비트 라인(BL)에는 1/2VW를 인가한다. 양방향성 RRAM은 비트 라인에 상기와 같은 바이어스 전압을 인가하기 위해 Y-디코더 및 드라이버(150)를 더 구비한 다.
도 4 및 도 5의 기입 드라이버(DRV)는 제 1 디코더(XDEC)에 인접하여 위치한다.
도 6은 도 4 및 도 5의 기입 드라이버를 보다 자세히 나타내는 블럭도이다.
도 4 내지 도 6을 참조하면, 도 4 및 도 5와 같이 기입 드라이버(DRV)가 제 1 디코더(XDEC)에 인접하여 위치하는 경우, 바이어스 전압은 먼저 제 1 디코더(XDEC)에 의하여 활성화된 제 1 메인 워드 라인(MWL1)에 인가된다. 이때, 제 1 디코더(XDEC)는 상기 로우 어드레스의 소정 비트값(A0~j-1)을 제 1 어드레스(DEC1)로 디코딩한다.
또한, 제 2 디코더(SIEI DEC)는 로우 어드레스의 나머지 비트값(E0~i-1)을 제 2 어드레스(SIEIN)로 디코딩한다. 제 2 어드레스(SIEIN)에 대응되는 제 N 로컬 워드 라인(SWLN)을 제 1 메인 워드 라인(MWL1)에 연결한다. 따라서, 제 1 메인 워드 라인(MWL1)에 인가된 바이어스 전압은 제 N 로컬 워드 라인(SWLN)으로 전달된다.
도 6의 로컬 디코더(SWD)는 복수개의 서브 로컬 디코더들(SWD1~SWDN)을 구비한다. 서브 로컬 디코더들(SWD1~SWDN)은 각각 대응되는 제 2 어드레스들(SIEI1 ~ SIEIN)의 활성화에 의하여 턴-온되는 트랜지스터들(미도시)을 구비함으로써, 메인 워드 라인에 로컬 워드 라인을 연결할 수 있다.
도 5와 같이 양방향성 RRAM(200)이 서브 셀 어레이들(SCA1~SCAL)을 구비하는 경우, 각 서브 셀 어레이들에 포함되는 제 2 디코더들(SIEI DEC1~SIEI DECL)은 서 브 셀 어레이 선택 신호(Si)의 활성화에 응답하여 동작한다.
도 7은 본 발명의 다른 실시예에 따른 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 8은 서브 셀 어레이들을 구비하는 도 7의 양방향성 RRAM을 개략적으로 나타내는 블럭도이다.
도 7 및 도 8을 참조하면, 도 7 및 도 8의 양방향성 RRAM(400, 500)은 기입 드라이버(DRV)가 제 2 디코더(SIEI DEC)에 인접하여 위치하는 것을 제외하고는 각각 도 4 및 도 5의 양방향성 RRAM(100, 200)과 동일하므로, 이에 대한 보다 구체적인 설명은 생략한다.
도 9는 도 7 및 도 8의 기입 드라이버를 보다 자세히 나타내는 블럭도이다.
도 7 내지 도 9를 참조하면, 먼저 제 1 디코더(XDEC)가 제 1 어드레스(DEC1)에 대응되는 제 1 메인 워드 라인(MWL1)을 활성화한다. 제 1 메인 워드 라인(MWL1)이 활성화되면, 제 1 메인 워드 라인(MWL1)에 연결되는 로컬 워드 라인들(SWL1~SWLN)이 활성화된다. 이때, 드라이버(DRV)는 활성화된 로컬 워드 라인들(SWL1~SWLN) 중 제 2 어드레스(SIEIN)에 대응되는 로컬 워드 라인(SWLN)에 바이어스 전압을 인가한다.
도 9의 로컬 디코더(SWD)는 복수개의 서브 로컬 디코더들(SWD1~SWDN)을 구비한다. 서브 로컬 디코더들(SWD1~SWDN)은 각각, 메인 워드 라인의 활성화에 의하여 턴-온되는 트랜지스터들(미도시)을 구비함으로써, 메인 워드 라인에 로컬 워드 라인을 연결할 수 있다.
도 10은 도 8에 사용되는 파워 스위치 및 파워 스위치의 동작을 개략적으로 나타내는 블럭도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 양방향성 RRAM은 대응되는 서브 셀 어레이들(S1~ Sn)에 전원을 공급하는 파워 스위치들((PS11, PS12), (PS21, PS22), ... , (PSn1, PSn2))을 더 구비할 수 있다. 파워 스위치들((PS11, PS12), (PS21, PS22), ... , (PSn1, PSn2))은 각각 제 1 바이어스 전압(1/2VW) 또는 독출 전압(VR)으로 스위칭하는 제 1 스위칭부(PS11, PS21, ..., PSn1) 및 제 2 바이어스 전압(-1/2VW) 또는 접지 전압(화살표)으로 스위칭하는 제 2 스위칭부(PS12, PS22, ..., PSn2)를 구비한다.
제 1 스위칭부(PS11, PS21, ..., PSn1)는 서브 셀 어레이 선택 신호의 활성화에 응답하여 제 1 바이어스 전압(1/2VW) 을 대응되는 서브 셀 어레이로 인가하고, 제 2 스위칭부(PS12, PS22, ..., PSn2)는 서브 셀 어레이 선택 신호(S1, S2, ..., Sn)의 활성화에 응답하여 제 2 바이어스 전압(-1/2VW) 을 대응되는 서브 셀 어레이로 인가한다.
제 1 파워 스위치(PS11, PS12)의 동작을 예로써 설명한다.
라이트 인에이블 신호(WE)가 인가되지 아니한 경우, 제 1 스위칭부(PS11) 및 제 2 스위칭부(PS12)는 각각 독출 전압(VR) 및 접지 전압(화살표)을 출력한다. 라이트 인에이블 신호(WE)가 활성화되고, 제 1 서브 셀 어레이(S1)가 선택되면, 제 1 스위칭부(PS11)는 독출 전압(VR)에서 제 1 바이어스 전압(1/2VW)으로 스위칭한다. 또한, 제 2 스위칭부(PS12)는 접지 전압(화살표)에서 제 2 바이어스 전압(-1/2VW)으로 스위칭한다.
따라서, 제 1 스위칭부(PS11) 및 제 2 스위칭부(PS12)는 각각 제 1 바이어스 전압(1/2VW) 및 제 2 바이어스 전압(-1/2VW)을 제 1 서브 셀 어레이(S1)로 인가한다(Vs1, Gs1). 이때, 데이터 값에 따라 워드 라인에 제 1 바이어스 전압(1/2VW)을 인가하고 비트 라인에 제 2 바이어스 전압(-1/2VW)을 인가하거나, 비트 라인에 제 1 바이어스 전압(1/2VW)을 인가하고 워드 라인에 제 2 바이어스 전압(-1/2VW)을 인가한다.
본 발명의 실시예에 따른 양방향성 RRAM은 서브 셀 어레이들에 대응되는 파워 스위치들을 구비하여 선택된 서브 셀 어레이에만 전원을 공급함으로써, 모든 셀 영역에 파워 스위칭을 수행함에 따른 전력 손실을 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 양방향성 R R A M 및 이를 이용하는 데이터 기입 방법은 제 1 디코더 및 제 2 디코더를 구비하여 멀티 디코딩을 수행함으로써, 보다 빠른 어드레싱 동작 및 보다 작은 칩 사이즈를 구현할 수 있는 장점이 있다.

Claims (20)

  1. 셀 양단 전압의 극성에 따라 데이터 값이 결정되는 비휘발성 메모리 장치에 있어서,
    로우 어드레스의 소정 비트값을 제 1 어드레스로 디코딩하고, 메모리 셀 어레이의 로우 방향으로 위치하는 제 1 디코더;
    상기 로우 어드레스의 나머지 비트값을 제 2 어드레스로 디코딩하고, 상기 메모리 셀 어레이의 칼럼 방향으로 위치하는 제 2 디코더; 및
    상기 제 1 어드레스 또는 상기 제 2 어드레스에 대응되는 워드 라인에 상기 데이터 값에 따른 바이어스 전압을 인가하는 기입 드라이버를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 어드레스는 메인 워드 라인에 대응되는 어드레스이고,
    상기 제 2 어드레스는 로컬 워드 라인에 대응되는 어드레스인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 기입 드라이버는,
    상기 제 1 디코더에 인접하여 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 기입 드라이버는,
    상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 상기 바이어스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 2 디코더는,
    상기 제 2 어드레스에 대응되는 로컬 워드 라인을 상기 메인 워드 라인에 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 바이어스 전압은,
    상기 메인 워드 라인에 연결되는 로컬 워드 라인으로 전달되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 기입 드라이버는,
    상기 제 2 디코더에 인접하여 위치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 기입 드라이버는,
    상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 연결되는 로컬 워드 라인들 중 상기 제 2 어드레스에 대응되는 로컬 워드 라인에 상기 바이어스 전 압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서, 상기 바이어스 전압은,
    상기 데이터의 기입 전압에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서, 상기 기입 전압은,
    상기 데이터 값에 따라 크기는 동일하나 극성이 반대인 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는,
    복수개의 서브 셀 어레이들을 포함하는 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서, 상기 제 2 디코더는,
    상기 서브 셀 어레이들 각각에 구비되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 11 항에 있어서, 상기 비휘발성 메모리 장치는,
    각각 대응되는 서브 셀 어레이에 전원을 공급하는 파워 스위치들을 더 구비 하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서, 상기 파워 스위치들은 각각,
    제 1 바이어스 전압 또는 독출 전압으로 스위칭하는 제 1 스위칭부; 및
    제 2 바이어스 전압 또는 접지 전압으로 스위칭하는 제 2 스위칭부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서, 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압은 각각,
    크기는 동일하나 극성은 반대인 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 스위칭부는 서브 셀 어레이 선택 신호의 활성화에 응답하여 제 1 바이어스 전압을 대응되는 서브 셀 어레이로 인가하고,
    제 2 스위칭부는 상기 서브 셀 어레이 선택 신호의 활성화에 응답하여, 제 2 바이어스 전압을 대응되는 서브 셀 어레이로 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는,
    양방향성 RRAM(Resistive Random Access Memory)인 것을 특징으로 하는 비휘 발성 메모리 장치.
  18. 제 17 항에 있어서, 상기 양방향성 RRAM은,
    상기 셀 양단 전압이 일정 전압 범위 내인 경우에는 고저항 상태 물질로서 동작하고 상기 전압 범위 이외에서는 저저항 상태로 동작하는 나노믹(non-ohmic) 디바이스; 및
    상기 나노믹 디바이스가 저저항 상태인 경우, 상기 셀 양단 전압의 극성에 따라 다른 저항값을 갖는 저항 가변 물질을 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 1 항에 있어서, 상기 기입 드라이버는,
    상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 상기 바이어스 전압을 인가하고,
    상기 메인 워드 라인에 연결되고, 상기 제 2 어드레스에 대응되는 로컬 워드 라인을 활성화하여,
    상기 바이어스 전압을 상기 활성화된 로컬 워드 라인으로 전달하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 1 항에 있어서, 상기 기입 드라이버는,
    상기 제 1 디코더에 의하여 활성화되는 메인 워드 라인에 연결되는 로컬 워드 라인들 중 상기 제 2 어드레스에 대응되는 로컬 워드 라인에 상기 바이어스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
KR1020070001181A 2007-01-04 2007-01-04 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법 KR100855966B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070001181A KR100855966B1 (ko) 2007-01-04 2007-01-04 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법
US11/957,812 US7869256B2 (en) 2007-01-04 2007-12-17 Bi-directional resistive random access memory capable of multi-decoding and method of writing data thereto

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070001181A KR100855966B1 (ko) 2007-01-04 2007-01-04 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법

Publications (2)

Publication Number Publication Date
KR20080064370A KR20080064370A (ko) 2008-07-09
KR100855966B1 true KR100855966B1 (ko) 2008-09-02

Family

ID=39594112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070001181A KR100855966B1 (ko) 2007-01-04 2007-01-04 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법

Country Status (2)

Country Link
US (1) US7869256B2 (ko)
KR (1) KR100855966B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8194433B2 (en) * 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
JP2010044827A (ja) * 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
US8803555B2 (en) * 2011-05-03 2014-08-12 Raytheon Company Apparatus and method for decoding an address in two stages
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9792980B2 (en) 2013-10-31 2017-10-17 Hewlett Packard Enterprise Development Lp Three dimensional resistive memory architectures
TWI514392B (zh) * 2014-06-24 2015-12-21 Winbond Electronics Corp 電阻式記憶體及其控制方法與記憶胞
US9570192B1 (en) * 2016-03-04 2017-02-14 Qualcomm Incorporated System and method for reducing programming voltage stress on memory cell devices
US11127460B2 (en) * 2017-09-29 2021-09-21 Crossbar, Inc. Resistive random access memory matrix multiplication structures and methods
JP2020177717A (ja) * 2019-04-16 2020-10-29 ソニーセミコンダクタソリューションズ株式会社 記憶装置および記憶制御装置
JP2020177718A (ja) * 2019-04-16 2020-10-29 ソニーセミコンダクタソリューションズ株式会社 記憶装置および記憶制御装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302471A (ja) 1997-02-28 1998-11-13 Mitsubishi Electric Corp 半導体記憶装置
JP2004227754A (ja) 2003-01-17 2004-08-12 Hewlett-Packard Development Co Lp ４導体磁気ランダムアクセスメモリにアクセスするためのシステム及び方法
US20050117388A1 (en) * 2003-11-27 2005-06-02 Samsung Electronics Co., Ltd Write driver circuit in phase change memory device and method for applying write current
KR20060101695A (ko) * 2005-03-21 2006-09-26 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
US20080112218A1 (en) * 2006-10-31 2008-05-15 Elpida Memory, Inc. Semiconductor memory device and write control method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3024687B2 (ja) * 1990-06-05 2000-03-21 三菱電機株式会社 半導体記憶装置
JP2717740B2 (ja) * 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
AU1332097A (en) * 1995-12-20 1997-07-14 Intel Corporation A negative voltage switch architecture for a nonvolatile memory
JPH10144879A (ja) * 1996-11-06 1998-05-29 Toshiba Corp ワード線ドライバ回路及び半導体記憶装置
US5896340A (en) * 1997-07-07 1999-04-20 Invox Technology Multiple array architecture for analog or multi-bit-cell memory
US6128244A (en) * 1998-06-04 2000-10-03 Micron Technology, Inc. Method and apparatus for accessing one of a plurality of memory units within an electronic memory device
US6418075B2 (en) * 2000-07-21 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
US7863746B2 (en) * 2001-02-20 2011-01-04 Mosaid Technologies Incorporated Semiconductor device having metal lines with slits
KR100387527B1 (ko) * 2001-05-23 2003-06-27 삼성전자주식회사 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치
JP2004348867A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置
JP4235122B2 (ja) 2004-02-06 2009-03-11 シャープ株式会社 半導体記憶装置及び半導体記憶装置のテスト方法
JP4148210B2 (ja) 2004-09-30 2008-09-10 ソニー株式会社 記憶装置及び半導体装置
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US7580276B2 (en) * 2005-03-23 2009-08-25 National Institute Of Advanced Industrial Science And Technology Nonvolatile memory element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302471A (ja) 1997-02-28 1998-11-13 Mitsubishi Electric Corp 半導体記憶装置
JP2004227754A (ja) 2003-01-17 2004-08-12 Hewlett-Packard Development Co Lp ４導体磁気ランダムアクセスメモリにアクセスするためのシステム及び方法
US20050117388A1 (en) * 2003-11-27 2005-06-02 Samsung Electronics Co., Ltd Write driver circuit in phase change memory device and method for applying write current
US6928022B2 (en) 2003-11-27 2005-08-09 Samsung Electronics Co., Ltd. Write driver circuit in phase change memory device and method for applying write current
KR20060101695A (ko) * 2005-03-21 2006-09-26 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
US20080112218A1 (en) * 2006-10-31 2008-05-15 Elpida Memory, Inc. Semiconductor memory device and write control method thereof

Also Published As

Publication number Publication date
US20080165598A1 (en) 2008-07-10
KR20080064370A (ko) 2008-07-09
US7869256B2 (en) 2011-01-11

Similar Documents

Publication Publication Date Title
KR100855966B1 (ko) 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법
US9589632B2 (en) Resistive memory device including column decoder and method of performing a bidirectional driving operation and providing appropriate biasing with respect to bit lines
JP5287197B2 (ja) 半導体装置
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
JP5233815B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
US8750017B2 (en) Resistance-change memory
KR20110061912A (ko) 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
JP5998059B2 (ja) 不揮発性半導体記憶装置
CN110600067A (zh) 用于补偿关闭单元的电流的存储器设备及其操作方法
JP2009531798A5 (ko)
KR100843210B1 (ko) 저항 메모리 소자 및 데이터 기입 방법
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
KR100855965B1 (ko) 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
US10770137B2 (en) Resistive memory device including compensation circuit
KR19990000091A (ko) 강유전체 메모리 셀들을 구비한 불 휘발성 메모리 장치 및 그것의 기입 방법
JP5748877B1 (ja) 抵抗変化型メモリ
CN114388027A (zh) 在读取期间的mram中的信号保留
US11017829B2 (en) Magnetic memory device including voltage generator connected to both word line driver and write driver
US9412449B2 (en) Semiconductor storage device
US9418740B2 (en) Semiconductor storage device writing data into memory cells using a half selected state and a write state
US9263127B1 (en) Memory with specific driving mechanism applied on source line
KR20190009143A (ko) 로컬 비트 라인의 전압을 공유하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법
US9984749B2 (en) Current driver, write driver, and semiconductor memory apparatus using the same
JP2007149295A (ja) 半導体記憶装置
KR20230040436A (ko) 증폭 전압에 기초하여 동작하는 컬럼 선택 회로 및 이를 포함하는 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 12