JP2020177718A - 記憶装置および記憶制御装置 - Google Patents

記憶装置および記憶制御装置 Download PDF

Info

Publication number
JP2020177718A
JP2020177718A JP2019078011A JP2019078011A JP2020177718A JP 2020177718 A JP2020177718 A JP 2020177718A JP 2019078011 A JP2019078011 A JP 2019078011A JP 2019078011 A JP2019078011 A JP 2019078011A JP 2020177718 A JP2020177718 A JP 2020177718A
Authority
JP
Japan
Prior art keywords
pattern
voltage
wirings
memory cell
zero potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019078011A
Other languages
English (en)
Inventor
晴彦 寺田
Haruhiko Terada
晴彦 寺田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2019078011A priority Critical patent/JP2020177718A/ja
Priority to US17/601,153 priority patent/US20220180928A1/en
Priority to PCT/JP2020/010772 priority patent/WO2020213311A1/ja
Priority to TW109111119A priority patent/TW202044256A/zh
Publication of JP2020177718A publication Critical patent/JP2020177718A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Abstract

【課題】複数のメモリセルに対して同時アクセスする際に、スナップバックに起因する不正なアクセスを回避する。【解決手段】記憶部は、第１の方向に延伸する複数の第１の配線と、第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、複数の第１の配線のいずれかと複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える。第１の駆動部は、複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する。第２の駆動部は、複数の第１の配線のうち第１の電圧が供給されるものと交差する複数の第２の配線のうちの１つに対して第１の電圧とは極性が異なる第２の電圧を供給するとともに、複数の第１の配線と交差する複数の第２の配線の残りに対してゼロ電位を供給する。【選択図】図１１

Description

本技術は、記憶装置に関する。詳しくは、データを記憶する記憶装置およびその記憶制御装置に関する。
従来、フラッシュメモリ等よりも高速にデータアクセスを行う抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。例えば、クロスポイント型の不揮発性半導体記憶装置において複数のメモリセルに対して同じデータを同時に書き込む技術が提案されている（例えば、特許文献１参照。）。
国際公開第２０１８／１２３２８７号
上述の従来技術では、複数のメモリセルに対して同時アクセスを図っている。ここで、あるメモリセルが選択されてアクセス電流が流れる際、スナップバックと呼ばれる現象によりそのメモリセルの両端電圧が低下することがある。そのため、ワードラインおよびビットラインを駆動する回路のインピーダンスによっては、何れかのラインの電圧を低下させてしまい、そのラインに接続する他のメモリセルの両端電圧を変化させてしまうおそれがある。このとき、他のメモリセルの両端電圧が閾値に達すると、アクセス電流が流入して不正なアクセスになってしまう。
本技術はこのような状況に鑑みて生み出されたものであり、複数のメモリセルに対して同時アクセスする際に、スナップバックに起因する不正なアクセスを回避することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の方向に延伸する複数の第１の配線と、上記第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、上記複数の第１の配線のいずれかと上記複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える記憶部と、上記複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する複数の第１の駆動部と、上記複数の第１の配線のうち第１の電圧が供給されるものと交差する上記複数の第２の配線のうちの１つに対して上記第１の電圧とは極性が異なる第２の電圧を供給するとともに、上記複数の第１の配線と交差する上記複数の第２の配線の残りに対してゼロ電位を供給する複数の第２の駆動部とを具備する記憶装置および記憶制御装置である。これにより、第１の電圧が供給された第１の配線と第２の電圧が供給された第２の配線とが交差する位置のメモリセルを選択するとともに、その第１の配線に接続される選択されないメモリセルに接続する第２の配線と選択されないメモリセルのみに接続される第１の配線とにゼロ電位を供給することにより、動作マージンを犠牲にすることなく、選択されたメモリセルについて独立した電流経路を確保するという作用をもたらす。
また、この第１の側面において、上記複数の第１の駆動部は、上記複数の第１の配線の１つを共有する上記複数のメモリセル毎に設けられ、上記複数の第２の駆動部は、上記複数の第２の配線の１つを共有する上記複数のメモリセル毎に設けられるようにしてもよい。これにより、複数のメモリセル毎に配線を駆動するという作用をもたらす。
また、この第１の側面において、上記複数の第１の駆動部の所定数および上記複数の第２の駆動部の所定数を備える複数の単位構造に区分けした際に、上記複数の単位構造のうち隣接する単位構造の上記複数の第１および第２の配線に対する電圧供給パターンが互いに異なるようにしてもよい。これにより、単位構造を組み合わせた全体構造において矛盾なく電圧を供給するという作用をもたらす。
また、この第１の側面において、上記複数の単位構造のうち隣接する単位構造の境界における上記複数の第１および第２の駆動部は、その隣接する単位構造によって共有されるようにしてもよい。これにより、単位構造をまたがる配線においても矛盾なく電圧を供給するという作用をもたらす。
また、この第１の側面において、上記複数のメモリセルは、各々が第１および第２の抵抗状態のうちの何れかの抵抗状態をとる記憶素子を備え、上記記憶素子は、上記第１および第２の配線に互いに異なる極性の電圧が印加された際に流れる電流の方向に応じて上記第１および第２の抵抗状態の何れかに設定されるようにしてもよい。これにより、抵抗変化型メモリを利用したメモリセルについて、独立した電流経路を確保するという作用をもたらす。
また、この第１の側面において、上記複数のメモリセルは、上記複数の第１の配線の１つを共有する第１および第２の記憶素子を備えるようにしてもよい。これにより、メモリセルを２層に重ねた構造において、選択されたメモリセルについて独立した電流経路を確保するという作用をもたらす。この場合において、上記複数の第２の駆動部は、上記第１および第２の記憶素子の一方の上記第２の配線にゼロ電位の電圧を供給し、他方の上記第２の配線に正負いずれかの極性を有する電圧を供給するようにしてもよい。これにより、２層に重ねたメモリセルのうち一方のみを選択するという作用をもたらす。
また、この第１の側面において、上記複数の第２の駆動部の各々に対応して上記複数の第２の配線に結線される複数のセンスアンプをさらに具備するようにしてもよい。これにより、寄生容量の小さい第２の配線にセンスアンプを結線するという作用をもたらす。
また、この第１の側面において、上記複数の第１および第２の駆動部に対して上記複数の第１および第２の配線に印加すべき電圧の極性を指示する制御信号を供給する制御回路をさらに具備してもよい。これにより、制御回路からの指示に従って第１および第２の駆動部から電圧を供給させて、動作マージンを犠牲にすることなく、選択されたメモリセルについて独立した電流経路を確保するという作用をもたらす。
本技術の実施の形態における記憶装置３００の全体構成例を示す図である。 本技術の実施の形態における抵抗変化型のメモリセル１０の構成例を示す図である。 本技術の実施の形態における抵抗変化型のメモリセル１０の抵抗値の分布例を模式的に表す図である。 本技術の実施の形態におけるメモリバンク３１０内のサブタイルの構成例を示す図である。 本技術の実施の形態におけるメモリバンク３１０内のタイルの構成例を示す図である。 本技術の実施の形態における上層メモリセル１１１および下層メモリセル１１２の表記例を示す図である。 本技術の実施の形態におけるタイル３２０の表記例を示す図である。 本技術の実施の形態における上層メモリセル１１１および下層メモリセル１１２に印加される電圧の例を示す図である。 本技術の実施の形態におけるメモリバンク３１０の回路配置例を示す図である。 本技術の実施の形態における記憶装置３００のメモリダイの回路配置例を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＵＡ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＵＢ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第３のパターン例（パターンＵＣ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第４のパターン例（パターンＵＤ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第５のパターン例（パターンＵＥ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第６のパターン例（パターンＵＦ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第７のパターン例（パターンＵＧ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第８のパターン例（パターンＵＨ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＬＡ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＬＢ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第３のパターン例（パターンＬＣ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第４のパターン例（パターンＬＤ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第５のパターン例（パターンＬＥ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第６のパターン例（パターンＬＦ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第７のパターン例（パターンＬＧ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第８のパターン例（パターンＬＨ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第１のパターン例（パターンＵＡ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第２のパターン例（パターンＵＢ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第３のパターン例（パターンＵＣ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第４のパターン例（パターンＵＤ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第５のパターン例（パターンＵＥ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第６のパターン例（パターンＵＦ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第７のパターン例（パターンＵＧ）を示す図である。 本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第８のパターン例（パターンＵＨ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第１のパターン例（パターンＬＡ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第２のパターン例（パターンＬＢ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第３のパターン例（パターンＬＣ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第４のパターン例（パターンＬＤ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第５のパターン例（パターンＬＥ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第６のパターン例（パターンＬＦ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第７のパターン例（パターンＬＧ）を示す図である。 本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第８のパターン例（パターンＬＨ）を示す図である。 本技術の実施の形態における印加電圧のパターンの配置例を示す図である。 本技術の実施の形態における印加電圧のパターンの配置の組合せ例を示す図である。 本技術の実施の形態におけるバンク制御回路３９０の構成例を示す図である。 本技術の実施の形態におけるバンク制御回路３９０からアドレス信号を供給するためのアドレス線の配置例を示す図である。 本技術の実施の形態においてバンク制御回路３９０から供給されるアドレス信号の名称の例を示す図である。 本技術の実施の形態においてバンク制御回路３９０から供給されるアドレス信号の内容の例を示す図である。 本技術の実施の形態におけるセンスアンプ２９０の配置例を示す図である。 本技術の第２の実施の形態におけるセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＸＡ）を示す図である。 本技術の第２の実施の形態におけるセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＸＢ）を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（２層クロスポイントメモリへの適用例）
２．第２の実施の形態（１層クロスポイントメモリへの適用例）
３．変形例（３層以上の構成について）
＜１．第１の実施の形態＞
［記憶装置の全体構成］
図１は、本技術の実施の形態における記憶装置３００の全体構成例を示す図である。
この記憶装置３００は、例えば２つのバンク構成を有しており、メモリバンク３１０と、バンク制御回路３９０とを備える。メモリバンク３１０の各々は、抵抗変化型のメモリセルをマトリックス状に配置したメモリアレイを備える。バンク制御回路３９０は、メモリバンク３１０の各々に対応して設けられ、その対応するメモリバンク３１０に対するアクセスを制御する。
また、この記憶装置３００は、メモリコントローラ４００との間のインターフェース３７１を備える。メモリコントローラ４００にはホストコンピュータ５００が接続され、ホストコンピュータ５００からメモリコントローラ４００を介して記憶装置３００にアクセスコマンドが発行される。インターフェース３７１は、メモリコントローラ４００と通信を行うとともに、各バンクのバンク制御回路３９０を調停する。
［抵抗変化型メモリセル］
図２は、本技術の実施の形態における抵抗変化型のメモリセル１０の構成例を示す図である。
このメモリセル１０は、可変抵抗１１およびセレクタ１２の直列構造を備える。可変抵抗１１は、両端に印加される電圧の電位差に応じて可逆的に抵抗状態が変化する素子である。セレクタ１２は、双方向ダイオード特性を有する素子であり、両極間に印加される電圧の電位差の絶対値が所定の電位差より大きい場合に導通（オン）状態になり、小さい場合に非導通（オフ）状態になる。
このメモリセル１０は、可変抵抗１１に接続する上部端子１８およびセレクタ１２に接続する下部端子１９を備える。セレクタ１２が導通状態である場合に、上部端子１８から下部端子１９に電流が流れると、可変抵抗１１の両端の電圧に応じてセット動作またはセンス動作が行われる。一方、下部端子１９から上部端子１８に電流が流れると、可変抵抗１１の両端の電圧に応じてリセット動作が行われる。
図３は、本技術の実施の形態における抵抗変化型のメモリセル１０の抵抗値の分布例を模式的に表す図である。同図においては、横軸に抵抗、縦軸にビット数の分布を示している。
可変抵抗１１は、高抵抗状態（ＨＲＳ：High Resistance State）または低抵抗状態（ＬＲＳ：Low Resistance State）の何れか一方の抵抗状態をとり得る。この例では、高抵抗状態ＨＲＳはデータ「０」に対応づけられ、低抵抗状態ＬＲＳはデータ「１」に対応づけられる。すなわち、可変抵抗１１は、１ビットのデータを記憶する記憶素子として機能する。
この可変抵抗１１の抵抗状態を高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに変化させる動作をセット動作と称し、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに変化させる動作をリセット動作と称する。また、この可変抵抗１１の抵抗状態を読み出す動作をセンス動作と称する。
［サブタイル］
図４は、本技術の実施の形態におけるメモリバンク３１０内のサブタイルの構成例を示す図である。
この実施の形態では、上述のメモリセル１０からなるメモリアレイを２層に重ねた２層メモリアレイを備える２層クロスポイントメモリを想定する。上層メモリセル１１１は、可変抵抗１１側の上部端子１８に上層ワードライン（ＵＷＬ：Upper Word Line）１３１が接続され、セレクタ１２側の下部端子１９にビットライン（ＢＬ：Bit Line）１２０が接続される。一方、下層メモリセル１１２は、可変抵抗１１側の上部端子１８にビットライン１２０が接続され、セレクタ１２側の下部端子１９に下層ワードライン（ＬＷＬ：Lower Word Line）１３２が接続される。
このように、上層メモリセル１１１および下層メモリセル１１２はともに、上側に可変抵抗１１を備え、下側にセレクタ１２を備える。これにより、製造を容易にし、また、２層の特性を揃えることができる。
また、この構造では、上層メモリセル１１１および下層メモリセル１１２によってビットライン１２０が共有される。これにより、製造を容易にし、また、周辺の回路構成を削減することができる。
この例では、４本のビットライン１２０が第１の方向に延伸しており、４本の上層ワードライン１３１および下層ワードライン１３２が第２の方向に延伸している。例えば、メモリアレイの平面において、ビットライン１２０が延伸する第１の方向を垂直方向とし、上層ワードライン１３１および下層ワードライン１３２が延伸する第２の方向を水平方向とすることが想定される。
４本の上層ワードライン１３１と４本のビットライン１２０とが交差する位置に、計１６個の上層メモリセル１１１が挿設される。また、４本のビットライン１２０と４本の下層ワードライン１３２とが交差する位置に、計１６個の下層メモリセル１１２が挿設される。すなわち、これにより、２層のメモリアレイからなるクロスポイントメモリを構成する。
メモリアレイの下側の基板面には、ビットラインデコーダ（ＢＬＤ：Bit Line Decoder）２２０およびワードラインデコーダ（ＷＬＤ：Word Line Decoder）２３０が配置される。ビットラインデコーダ２２０は、バンク制御回路３９０からの指示に従って、ビットライン１２０に電圧を印加するものである。ワードラインデコーダ２３０は、バンク制御回路３９０からの指示に従って、上層ワードライン１３１および下層ワードライン１３２に電圧を印加するものである。この例では、メモリアレイの４辺のうち、相対する２辺でビットライン１２０とビットラインデコーダ２２０とを結線し、他の２辺で上層ワードライン１３１および下層ワードライン１３２とワードラインデコーダ２３０とを結線する。
これら４本のビットライン１２０、４本の上層ワードライン１３１、４本の下層ワードライン１３２、１６個の上層メモリセル１１１、１６個の下層メモリセル１１２、ビットラインデコーダ２２０およびワードラインデコーダ２３０からなる構造をサブタイルと称する。
［タイル］
図５は、本技術の実施の形態におけるメモリバンク３１０内のタイルの構成例を示す図である。
上述のサブタイルを平面上に、縦および横に２つずつ計４つを配置した構造をタイルと称する。このとき、隣り合うサブタイル間でビットラインデコーダ２２０およびワードラインデコーダ２３０が共有される。
［表記］
図６は、本技術の実施の形態における上層メモリセル１１１および下層メモリセル１１２の表記例を示す図である。
この実施の形態におけるメモリアレイは、同図におけるａに示す断面図のように、上層メモリセル１１１は上層ワードライン１３１とビットライン１２０に接続し、下層メモリセル１１２はビットライン１２０と下層ワードライン１３２に接続する。この断面図において、ビットライン１２０は手前から奥行方向に延伸している。
そのため、以下では、上層メモリセル１１１および下層メモリセル１１２と、ビットライン１２０、上層ワードライン１３１および下層ワードライン１３２との関係を、同図におけるｂに示すように表記する。
図７は、本技術の実施の形態におけるタイル３２０の表記例を示す図である。
上述の表記を用いると、タイル３２０は、同図のように平面上に表現することができる。ただし、タイル３２０の縁にあるビットライン１２０、上層ワードライン１３１および下層ワードライン１３２や、ビットラインデコーダ２２０およびワードラインデコーダ２３０は、隣接するタイル間で共有されるため、境界を定義しておく必要がある。そこで、ここでは、左辺のワードラインデコーダ２３０と下辺のビットラインデコーダ２２０をそのタイル３２０に属するものとし、右辺のワードラインデコーダ２３０と上辺のビットラインデコーダ２２０を隣接するタイル３２０に属するものとする。
［電圧］
図８は、本技術の実施の形態における上層メモリセル１１１および下層メモリセル１１２に印加される電圧の例を示す図である。
上述のように、上層メモリセル１１１では可変抵抗１１側に上層ワードライン１３１が接続され、下層メモリセル１１２では可変抵抗１１側にビットライン１２０が接続される。したがって、上層メモリセル１１１と下層メモリセル１１２とで、ビットライン１２０と上層ワードライン１３１および下層ワードライン１３２との間に印加される電圧の極性が異なる。
すなわち、セット動作においては、上層メモリセル１１１では、ビットライン１２０に例えば−３Ｖが印加され、上層ワードライン１３１に例えば＋３Ｖが印加される。一方、下層メモリセル１１２では極性が逆になり、ビットライン１２０に例えば＋３Ｖが印加され、下層ワードライン１３２に例えば−３Ｖが印加される。
また、リセット動作においては、上述のセット動作と極性が逆になり、上層メモリセル１１１では、ビットライン１２０に例えば＋３Ｖが印加され、上層ワードライン１３１に例えば−３Ｖが印加される。一方、下層メモリセル１１２では極性が逆になり、ビットライン１２０に例えば−３Ｖが印加され、下層ワードライン１３２に例えば＋３Ｖが印加される。
また、センス動作では、上述のセット動作と同じ極性で電位差が小さくなる。すなわち、上層メモリセル１１１では、ビットライン１２０に例えば−２Ｖが印加され、上層ワードライン１３１に例えば＋２Ｖが印加される。一方、下層メモリセル１１２では極性が逆になり、ビットライン１２０に例えば＋２Ｖが印加され、下層ワードライン１３２に例えば−２Ｖが印加される。
なお、ここに示した電位の値は一例であり、メモリセル１０の特性によって適宜設定することができる。
［バンク］
図９は、本技術の実施の形態におけるメモリバンク３１０の回路配置例を示す図である。この例では、メモリバンク３１０を構成する２行４列の８つずつのタイルが、バンク制御回路３９０の左右に計１６個配置されている。
上述のように、タイルの縁のビットライン１２０、上層ワードライン１３１および下層ワードライン１３２や、ワードラインデコーダ２３０およびビットラインデコーダ２２０の一部は、隣接タイルに属する。このとき、メモリバンク３１０の縁には、何れのタイルにも属さないビットラインデコーダ２２０が必要になる。このような何れのタイルにも属さないビットラインデコーダ２２０を含む構造を、エッジブロック３８０と称する。
［メモリダイ］
図１０は、本技術の実施の形態における記憶装置３００のメモリダイの回路配置例を示す図である。
この例では、２つのメモリバンク＃０および＃１を備えている。すなわち、上述のメモリバンク３１０の回路配置例を２つ独立に並べた構成となっている。
また、この例では、周辺領域３７０が設けられている。この周辺領域３７０には、上述のインターフェース３７１が含まれる。また、この周辺領域３７０には、その他の周辺回路やパッドなどが含まれる。
［電圧印加パターン］
以下では、タイル毎に印加される電圧のパターンについて、セット動作またはセンス動作時とリセット動作時とに分けて説明する。以下の図において、白丸「○」はゼロ電位を示し、「＋」は正電位を示し、「−」は負電位を示す。上述のように、セット動作およびリセット動作における正電位は＋３Ｖ、負電位は−３Ｖである。また、センス動作における正電位は＋２Ｖ、負電位は−２Ｖである。
また、タイル内の１６個の上層メモリセル１１１をメモリセルＵ０乃至Ｕ１５として区別し、１６個の下層メモリセル１１２をメモリセルＬ０乃至Ｌ１５として区別する。また、タイル内およびタイルを跨ぐ上層ワードライン１３１および下層ワードライン１３２をワードラインｗ０乃至ｗ１１として区別し、ビットライン１２０をビットラインｂ０乃至ｂ５として区別する。
図１１は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＵＡ）を示す図である。
このパターンＵＡでは、ビットラインｂ１、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ２およびｂ３に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ３、ｗ４、ｗ５、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ２、ｗ６およびｗ８に正電位が印加される。
これにより、メモリセルＵ４およびＵ１１の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１２は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＵＢ）を示す図である。
このパターンＵＢでは、ビットラインｂ０、ｂ２およびｂ３にゼロ電位が印加され、ビットラインｂ１、ｂ４およびｂ５に負電位が印加される。また、ワードラインｗ１、ｗ２、ｗ３、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ４およびｗ１０に正電位が印加される。
これにより、メモリセルＵ１およびＵ１４の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１３は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第３のパターン例（パターンＵＣ）を示す図である。
このパターンＵＣでは、ビットラインｂ３、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ１およびｂ２に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ５、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ４、ｗ６およびｗ１０に正電位が印加される。
これにより、メモリセルＵ６およびＵ９の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１４は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第４のパターン例（パターンＵＤ）を示す図である。
このパターンＵＤでは、ビットラインｂ０、ｂ１およびｂ２にゼロ電位が印加され、ビットラインｂ３、ｂ４およびｂ５に負電位が印加される。また、ワードラインｗ１、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ１、ｗ２およびｗ８に正電位が印加される。
これにより、メモリセルＵ３およびＵ１２の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１５は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第５のパターン例（パターンＵＥ）を示す図である。
このパターンＵＥでは、ビットラインｂ０、ｂ１、ｂ３およびｂ５にゼロ電位が印加され、ビットラインｂ２およびｂ４に負電位が印加される。また、ワードラインｗ１、ｗ３、ｗ４、ｗ５、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ２、ｗ６およびｗ１０に正電位が印加される。
これにより、メモリセルＵ２およびＵ８の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１６は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第６のパターン例（パターンＵＦ）を示す図である。
このパターンＵＦでは、ビットラインｂ２およびｂ４にゼロ電位が印加され、ビットラインｂ０、ｂ１、ｂ３およびｂ５に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ５、ｗ６、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ４およびｗ８に正電位が印加される。
これにより、メモリセルＵ７およびＵ１３の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１７は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第７のパターン例（パターンＵＧ）を示す図である。
このパターンＵＧでは、ビットラインｂ１、ｂ２、ｂ３およびｂ４にゼロ電位が印加され、ビットラインｂ０およびｂ５に負電位が印加される。また、ワードラインｗ１、ｗ２、ｗ３、ｗ５、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ４、ｗ６およびｗ８に正電位が印加される。
これにより、メモリセルＵ０およびＵ１０の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１８は、本技術の第１の実施の形態における上層メモリセル１１１のセット動作またはセンス動作時の印加電圧の第８のパターン例（パターンＵＨ）を示す図である。
このパターンＵＨでは、ビットラインｂ０およびｂ５にゼロ電位が印加され、ビットラインｂ１、ｂ２、ｂ３およびｂ４に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ２およびｗ１０に正電位が印加される。
これにより、メモリセルＵ５およびＵ１５の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図１９は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＬＡ）を示す図である。
このパターンＬＡでは、ビットラインｂ０、ｂ２およびｂ３にゼロ電位が印加され、ビットラインｂ１、ｂ４およびｂ５に正電位が印加される。また、ワードラインｗ０、ｗ２、ｗ３、ｗ４、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ１、ｗ５およびｗ１１に負電位が印加される。
これにより、メモリセルＬ１およびＬ１４の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２０は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＬＢ）を示す図である。
このパターンＬＢでは、ビットラインｂ１、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ２およびｂ３に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ４、ｗ５、ｗ６、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ３、ｗ７およびｗ９に負電位が印加される。
これにより、メモリセルＬ４およびＬ１１の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２１は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第３のパターン例（パターンＬＣ）を示す図である。
このパターンＬＣでは、ビットラインｂ０、ｂ１およびｂ２にゼロ電位が印加され、ビットラインｂ３、ｂ４およびｂ５に正電位が印加される。また、ワードラインｗ０、ｗ２、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ１、ｗ３およびｗ９に負電位が印加される。
これにより、メモリセルＬ３およびＬ１２の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２２は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第４のパターン例（パターンＬＤ）を示す図である。
このパターンＬＤでは、ビットラインｂ３、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ１およびｂ２に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ４、ｗ６、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ５、ｗ７およびｗ１１に負電位が印加される。
これにより、メモリセルＬ６およびＬ９の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２３は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第５のパターン例（パターンＬＥ）を示す図である。
このパターンＬＥでは、ビットラインｂ２およびｂ４にゼロ電位が印加され、ビットラインｂ０、ｂ１、ｂ３およびｂ５に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ４、ｗ６、ｗ７、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ５およびｗ９に負電位が印加される。
これにより、メモリセルＬ７およびＬ１３の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２４は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第６のパターン例（パターンＬＦ）を示す図である。
このパターンＬＦでは、ビットラインｂ０、ｂ１、ｂ３およびｂ５にゼロ電位が印加され、ビットラインｂ２およびｂ４に正電位が印加される。また、ワードラインｗ０、ｗ２、ｗ４、ｗ５、ｗ６、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ１、ｗ３、ｗ７およびｗ１１に負電位が印加される。
これにより、メモリセルＬ２およびＬ８の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２５は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第７のパターン例（パターンＬＧ）を示す図である。
このパターンＬＧでは、ビットラインｂ０およびｂ５にゼロ電位が印加され、ビットラインｂ１、ｂ２、ｂ３およびｂ４に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ３およびｗ１１に負電位が印加される。
これにより、メモリセルＬ５およびＬ１５の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２６は、本技術の第１の実施の形態における下層メモリセル１１２のセット動作またはセンス動作時の印加電圧の第８のパターン例（パターンＬＨ）を示す図である。
このパターンＬＨでは、ビットラインｂ１、ｂ２、ｂ３およびｂ４にゼロ電位が印加され、ビットラインｂ０およびｂ５に正電位が印加される。また、ワードラインｗ０、ｗ２、ｗ３、ｗ４、ｗ６、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ１、ｗ５、ｗ７およびｗ９に負電位が印加される。
これにより、メモリセルＬ０およびＬ１０の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２７は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第１のパターン例（パターンＵＡ）を示す図である。
このパターンＵＡでは、ビットラインｂ１、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ２およびｂ３に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ３、ｗ４、ｗ５、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ２、ｗ６およびｗ８に負電位が印加される。
これにより、メモリセルＵ４およびＵ１１の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２８は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第２のパターン例（パターンＵＢ）を示す図である。
このパターンＵＢでは、ビットラインｂ０、ｂ２およびｂ３にゼロ電位が印加され、ビットラインｂ１、ｂ４およびｂ５に正電位が印加される。また、ワードラインｗ１、ｗ２、ｗ３、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ４およびｗ１０に負電位が印加される。
これにより、メモリセルＵ１およびＵ１４の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図２９は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第３のパターン例（パターンＵＣ）を示す図である。
このパターンＵＣでは、ビットラインｂ３、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ１およびｂ２に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ５、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ４、ｗ６およびｗ１０に負電位が印加される。
これにより、メモリセルＵ６およびＵ９の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３０は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第４のパターン例（パターンＵＤ）を示す図である。
このパターンＵＤでは、ビットラインｂ０、ｂ１およびｂ２にゼロ電位が印加され、ビットラインｂ３、ｂ４およびｂ５に正電位が印加される。また、ワードラインｗ１、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ２およびｗ８に負電位が印加される。
これにより、メモリセルＵ３およびＵ１２の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３１は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第５のパターン例（パターンＵＥ）を示す図である。
このパターンＵＥでは、ビットラインｂ０、ｂ１、ｂ３およびｂ５にゼロ電位が印加され、ビットラインｂ２およびｂ４に正電位が印加される。また、ワードラインｗ１、ｗ３、ｗ４、ｗ５、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ２、６およびｗ１０に負電位が印加される。
これにより、メモリセルＵ２およびＵ８の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３２は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第６のパターン例（パターンＵＦ）を示す図である。
このパターンＵＦでは、ビットラインｂ２およびｂ４にゼロ電位が印加され、ビットラインｂ０、ｂ１、ｂ３およびｂ５に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ５、ｗ６、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ４およびｗ８に負電位が印加される。
これにより、メモリセルＵ７およびＵ１３の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３３は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第７のパターン例（パターンＵＧ）を示す図である。
このパターンＵＧでは、ビットラインｂ１、ｂ２、ｂ３およびｂ４にゼロ電位が印加され、ビットラインｂ０およびｂ５に正電位が印加される。また、ワードラインｗ１、ｗ２、ｗ３、ｗ５、ｗ７、ｗ９、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ０、ｗ４、ｗ６およびｗ８に負電位が印加される。
これにより、メモリセルＵ０およびＵ１０の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３４は、本技術の第１の実施の形態における上層メモリセル１１１のリセット動作時の印加電圧の第８のパターン例（パターンＵＨ）を示す図である。
このパターンＵＨでは、ビットラインｂ０およびｂ５にゼロ電位が印加され、ビットラインｂ１、ｂ２、ｂ３およびｂ４に正電位が印加される。また、ワードラインｗ０、ｗ１、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１１にゼロ電位が印加され、ワードラインｗ２およびｗ１０に負電位が印加される。
これにより、メモリセルＵ５およびＵ１５の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３５は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第１のパターン例（パターンＬＡ）を示す図である。
このパターンＬＡでは、ビットラインｂ０、ｂ２およびｂ３にゼロ電位が印加され、ビットラインｂ１、ｂ４およびｂ５に負電位が印加される。また、ワードラインｗ０、ｗ２、ｗ３、ｗ４、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ１、ｗ５およびｗ１１に正電位が印加される。
これにより、メモリセルＬ１およびＬ１４の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３６は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第２のパターン例（パターンＬＢ）を示す図である。
このパターンＬＢでは、ビットラインｂ１、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ２およびｂ３に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ４、ｗ５、ｗ６、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ３、ｗ７およびｗ９に正電位が印加される。
これにより、メモリセルＬ４およびＬ１１の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３７は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第３のパターン例（パターンＬＣ）を示す図である。
このパターンＬＣでは、ビットラインｂ０、ｂ１およびｂ２にゼロ電位が印加され、ビットラインｂ３、ｂ４およびｂ５に負電位が印加される。また、ワードラインｗ０、ｗ２、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ１、ｗ３およびｗ９に正電位が印加される。
これにより、メモリセルＬ３およびＬ１２の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３８は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第４のパターン例（パターンＬＤ）を示す図である。
このパターンＬＤでは、ビットラインｂ３、ｂ４およびｂ５にゼロ電位が印加され、ビットラインｂ０、ｂ１およびｂ２に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ４、ｗ６、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ５、ｗ７およびｗ１１に正電位が印加される。
これにより、メモリセルＬ６およびＬ９の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図３９は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第５のパターン例（パターンＬＥ）を示す図である。
このパターンＬＥでは、ビットラインｂ２およびｂ４にゼロ電位が印加され、ビットラインｂ０、ｂ１、ｂ３およびｂ５に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ３、ｗ４、ｗ６、ｗ７、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ５およびｗ９に正電位が印加される。
これにより、メモリセルＬ７およびＬ１３の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図４０は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第６のパターン例（パターンＬＦ）を示す図である。
このパターンＬＦでは、ビットラインｂ０、ｂ１、ｂ３およびｂ５にゼロ電位が印加され、ビットラインｂ２およびｂ４に負電位が印加される。また、ワードラインｗ０、ｗ２、ｗ４、ｗ５、ｗ６、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ１、ｗ３、ｗ７およびｗ１１に正電位が印加される。
これにより、メモリセルＬ２およびＬ８の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図４１は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第７のパターン例（パターンＬＧ）を示す図である。
このパターンＬＧでは、ビットラインｂ０およびｂ５にゼロ電位が印加され、ビットラインｂ１、ｂ２、ｂ３およびｂ４に負電位が印加される。また、ワードラインｗ０、ｗ１、ｗ２、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９およびｗ１０にゼロ電位が印加され、ワードラインｗ３およびｗ１１に正電位が印加される。
これにより、メモリセルＬ５およびＬ１５の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図４２は、本技術の第１の実施の形態における下層メモリセル１１２のリセット動作時の印加電圧の第８のパターン例（パターンＬＨ）を示す図である。
このパターンＬＨでは、ビットラインｂ１、ｂ２、ｂ３およびｂ４にゼロ電位が印加され、ビットラインｂ０およびｂ５に負電位が印加される。また、ワードラインｗ０、ｗ２、ｗ３、ｗ４、ｗ６、ｗ８、ｗ１０およびｗ１１にゼロ電位が印加され、ワードラインｗ１、ｗ５、ｗ７およびｗ９に正電位が印加される。
これにより、メモリセルＬ０およびＬ１０の２つのメモリセルが同時に選択され、リセット動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図４３は、本技術の実施の形態における印加電圧のパターンの配置例を示す図である。
上述のセット動作またはセンス動作時およびリセット動作時の各パターンは、隣り合うタイルで異なる極性になるように組み合わせて用いられる。例えば同図に示すように、タイル＃０、＃２、＃５、＃７、＃８、＃１０、＃１３および＃１５ではパターンＵＡを利用し、他のタイル＃１、＃３、＃４、＃６、＃９、＃１１、＃１２および＃１４ではパターンＵＢを利用する。これにより、隣接するタイルのビットラインデコーダ２２０およびワードラインデコーダ２３０と整合をとりながら、各タイルにおいて２つのメモリセルに同時にアクセスすることができる。
図４４は、本技術の実施の形態における印加電圧のパターンの配置の組合せ例を示す図である。
配置番号＃０は、上述の例であり、タイル＃０、＃２、＃５、＃７、＃８、＃１０、＃１３および＃１５でパターンＵＡを利用し、他のタイル＃１、＃３、＃４、＃６、＃９、＃１１、＃１２および＃１４でパターンＵＢを利用する例である。また、配置番号＃１は、配置番号＃０のパターンＵＡとパターンＵＢとを入れ換えた例である。
同様に、配置番号＃２と＃３はそれぞれパターンＵＣとパターンＵＤを入れ換えた配置であり、配置番号＃４と＃５はそれぞれパターンＵＥとパターンＵＦを入れ換えた配置であり、配置番号＃６と＃７はそれぞれパターンＵＧとパターンＵＨを入れ換えた配置である。
このような全８通りのパターン配置により、全ての上層メモリセル１１１を重複なく、各タイルにおいて２つずつ同時に、アクセスすることができる。
また、下層メモリセル１１２を用いたパターンも同様であり、パターンＵＡ乃至ＵＨをパターンＬＡ乃至ＬＨに置き換えた場合も、全８通りのパターン配置により、全ての下層メモリセル１１２を重複なく、各タイルにおいて２つずつ同時に、アクセスすることができる。
これらのパターンにおいて、ビットラインデコーダ２２０は、ビットラインの各々に正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する。すなわち、セット動作およびリセット動作においては例えば＋３Ｖまたは−３Ｖが第１の電圧であり、センス動作においては、＋２Ｖまたは−２Ｖが第１の電圧である。
一方、ワードラインデコーダ２３０は、第１の電圧が供給されるビットラインと交差するワードラインにおいて、そのうち１つに対して第１の電圧とは極性が逆の第２の電圧を供給する。すなわち、第１の電圧として例えば＋３Ｖが供給される場合には−３Ｖが第２の電圧である。そして、ワードラインデコーダ２３０は、残りの（第２の電圧を供給しない）ワードラインについてはゼロ電位を供給する。これにより、同じビットラインおよびワードラインにおいて１つのメモリセルのみが選択されることになり、独立した電流経路を確保することができる。一方、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響を回避することができる。
［アドレス信号］
図４５は、本技術の実施の形態におけるバンク制御回路３９０の構成例を示す図である。
バンク制御回路３９０は、デコーダ３９１と、アドレス信号生成部３９２とを備える。デコーダ３９１は、ホストコンピュータ５００から発行されたコマンドのアドレスをデコードする回路である。
アドレス信号生成部３９２は、デコーダ３９１によるデコード結果に応じてアドレス信号を生成するものである。この例では、５本のビットラインアドレス信号ｂａ０乃至ｂａ４と、４本のワードラインアドレス信号ｗａ０乃至ｗａ３とが、各アドレス線を介して供給される。
図４６は、本技術の実施の形態におけるバンク制御回路３９０からアドレス信号を供給するためのアドレス線の配置例を示す図である。
上述のように、バンク制御回路３９０はメモリバンク３１０の中央に配置される。バンク制御回路３９０は左右に配置されるビットラインデコーダ２２０およびワードラインデコーダ２３０に対してビットラインアドレス信号ｂａ０乃至ｂａ４およびワードラインアドレス信号ｗａ０乃至ｗａ３を供給する。
これらビットラインアドレス信号およびワードラインアドレス信号は、左右のタイルにおいて共有される。また、ビットラインアドレス信号は、エッジブロック３８０にも供給される。
図４７は、本技術の実施の形態においてバンク制御回路３９０から供給されるアドレス信号の名称の例を示す図である。
この例では、右側にバンク制御回路３９０が配置されているものとして、左側に偶数タイルを示し、右側に奇数タイルを示している。
各タイルにおいて、ビットラインアドレス信号およびワードラインアドレス信号は、同じものが２つのビットラインデコーダ２２０およびワードラインデコーダ２３０に供給される。その際、バンク制御回路３９０から見て近い方をニア側と称し、遠い方をファー側と称して区別する。
図４８は、本技術の実施の形態においてバンク制御回路３９０から供給されるアドレス信号の内容の例を示す図である。
ビットラインアドレス信号ｂａ０乃至ｂａ４の各々は、ビットラインに印加する電圧の極性を示している。例えば、ビットラインアドレス信号が「Ｐ」であれば、ビットラインに正電圧を印加することを示す。一方、ビットラインアドレス信号が「Ｎ」であれば、ビットラインに負電圧を印加することを示す。
ワードラインアドレス信号ｗａ０乃至ｗａ３の各々は、上層ワードライン１３１および下層ワードライン１３２の何れを対象とするかを示す情報、および、ワードラインに印加する電圧の極性の情報を示している。例えば、ワードラインアドレス信号が「ＵＰ」であれば、上層ワードライン１３１に正電圧を印加することを示す。一方、ワードラインアドレス信号が「ＬＮ」であれば、下層ワードライン１３２に負電圧を印加することを示す。
［センスアンプ］
図４９は、本技術の実施の形態におけるセンスアンプ２９０の配置例を示す図である。
クロスポイントメモリにおける読出しは、ワードラインおよびビットラインの何れにおいても可能である。ただし、寄生容量が小さい方において読出しを行うことが望ましい。すなわち、速度の面から見ると、メモリセルの電流または電圧の検出時間は、容量が小さいほど高速である。また、メモリセルの寿命からすると、寄生容量に貯まった電荷は、読出しのたびにメモリセルに流れるため、劣化の原因となり得る。
この実施の形態においては、ワードラインは１層のメモリセルにのみ接続されるのに対し、ビットラインは２層のメモリセルによって共有されるため、寄生容量はワードラインの方が小さい。そのため、この実施の形態では、センスアンプ２９０をワードラインに接続する。
また、この場合、タイル当たり２ビットを同時に読み出す構成に対して、タイル当たり４つのセンスアンプ２９０を設けることになるが、これは無駄ではない。例えば、あるタイルが属するワードラインデコーダ２３０に注目すると、一方のタイルで１ビットを読み出し、他方のタイルで３ビットを読み出して、２タイルで計４ビットを読み出すという状況が生じ得る。したがって、タイル当たり２つのセンスアンプ２９０では、２ビットの同時読出しができない場合があるため、タイル当たり４つのセンスアンプ２９０を設けることでこれを解決することができる。
また、センスアンプ２９０とワードラインの距離は、短いほど配線の寄生容量が小さくなるため望ましい。したがって、同図におけるようにワードラインデコーダ２３０の近傍にセンスアンプ２９０を配置することが望ましい。
なお、トランジスタのゲート電圧の耐圧の制約を考慮すると、２層クロスポイントメモリの上層と下層において異なるセンスアンプ２９０を設けることが望ましい。したがって、その場合のセンスアンプ２９０の数は、タイル当たり８つとなる。
このように、本技術の第１の実施の形態によれば、ビットラインデコーダ２２０およびワードラインデコーダ２３０から供給する電圧によって独立した電流経路を確保することにより、各タイルにおいて２つのメモリセルを同時に選択してアクセスすることができる。これにより、スナップバックに起因する不正なアクセスを回避しながら、クロスポイントメモリにおけるアクセスの並列度を向上させて、消費電力を低減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態においては、２層メモリアレイを想定したが、本技術は１層のメモリアレイについても適用することができる。この第２の実施の形態では、１層のメモリアレイへの適用例について説明する。なお、記憶装置３００の全体構成および抵抗変化型のメモリセル１０の前提については、上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
［電圧印加パターン］
この第２の実施の形態では、タイル内の１６個のメモリセル１０をＵ０乃至Ｕ１５として区別する。また、タイル内およびタイルを跨ぐワードラインをワードラインｗ０、２、４、６、８および１０として区別し、ビットライン１２０をビットラインｂ０乃至ｂ５として区別する。
図５０は、本技術の第２の実施の形態におけるセット動作またはセンス動作時の印加電圧の第１のパターン例（パターンＸＡ）を示す図である。
このパターンＸＡでは、ビットラインｂ０、ｂ２およびｂ３に負電位が印加され、ビットラインｂ１、ｂ４およびｂ５にゼロ電位が印加される。また、ワードラインｗ０、ｗ４およびｗ１０にゼロ電位が印加され、ワードラインｗ２、ｗ６およびｗ８に正電位が印加される。
これにより、メモリセルＵ４およびＵ１１の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
図５１は、本技術の第２の実施の形態におけるセット動作またはセンス動作時の印加電圧の第２のパターン例（パターンＸＢ）を示す図である。
このパターンＸＢでは、ビットラインｂ１、ｂ４およびｂ５に負電位が印加され、ビットラインｂ０、ｂ２およびｂ３にゼロ電位が印加される。また、ワードラインｗ２、ｗ６およびｗ８にゼロ電位が印加され、ワードラインｗ０、ｗ４およびｗ１０に正電位が印加される。
これにより、メモリセルＵ１およびＵ１４の２つのメモリセルが同時に選択され、セット動作またはセンス動作が行われる。このとき、電流経路の各々は独立しており、また、選択されないメモリセルのビットラインおよびワードラインの少なくとも一方にはゼロ電位が印加されるため、スナップバックの影響も受けない。
ここに説明したセット動作またはセンス動作時の印加電圧のパターンＸＡおよびＸＢは、上述の第１の実施の形態におけるパターンＵＡおよびＵＢにおいて上層メモリセル１１１のみを抜き出したものに等しい。したがって、タイル＃０、＃２、＃５、＃７、＃８、＃１０、＃１３および＃１５でパターンＸＡを利用し、他のタイル＃１、＃３、＃４、＃６、＃９、＃１１、＃１２および＃１４でパターンＸＢを利用することができる。また、パターンＸＡとパターンＸＢとを入れ換えて配置してもよい。このように、上述の印加電圧のパターンの配置の組合せにより、隣接するタイルのビットラインデコーダ２２０およびワードラインデコーダ２３０と整合をとりながら、各タイルにおいて２つのメモリセルに同時にアクセスすることができる。
また、パターンＵＣ乃至ＵＨについても、上層メモリセル１１１のみを抜き出したものをパターンＸＣ乃至ＸＨとして、同様に組み合わせることができる。これにより、全８通りのパターン配置により、全ての上層メモリセル１１１を重複なく、各タイルにおいて２つずつ同時に、アクセスすることができる。
また、ここでは上層メモリセル１１１のみを抜き出した例について説明したが、下層メモリセル１１２のみを抜き出して、同様に組み合わせてもよい。これにより、全８通りのパターン配置により、全ての下層メモリセル１１２を重複なく、各タイルにおいて２つずつ同時に、アクセスすることができる。
なお、この例では、セット動作またはセンス動作時の印加電圧のパターンについて説明したが、リセット動作時の印加電圧のパターンは極性が逆になるだけで、同様に適用することができる。
このように、本技術の第２の実施の形態によれば、１層のメモリアレイについても、ビットラインデコーダ２２０およびワードラインデコーダ２３０から供給する電圧によって独立した電流経路を確保することにより、各タイルにおいて２つのメモリセルを同時に選択してアクセスすることができる。
＜３．変形例＞
上述の第１の実施の形態では、ビットライン１２０を共有する２層クロスポイントメモリを想定した例について説明した。上層ワードライン１３１の上にさらに上層ビットラインを重ねて、上層ワードライン１３１と上層ビットラインとの間に３層目のメモリ層を形成した３層クロスポイントメモリにも、本技術の変形例として適用することができる。また、さらに、上に第３のワードラインを重ねた４層クロスポイントメモリにも適用することができる。ただし、これらにおける同時選択可能なビット数は、２層クロスポイントメモリの場合と変わらず、タイル当たり２ビットである。
また、他の変形例として、２つの２層クロスポイントメモリを、ワードラインを共通化することなく、積み上げた４層クロスポイントメモリにも、本技術を適用することができる。この場合、４層合計でタイル当たり４ビットを同時に選択することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明したメモリセル１０の構造や特性は一例であり、本技術の構成要素として限定されるものではない。例えば、以下のようなバリエーションが考えられるが、いずれの変形においても、同様に本技術を適用することができる。
（ａ）上述の実施の形態では、セットとセンスの印加電圧方向が同じで、セットとリセットの印加電圧方向が逆であった。これに対し、セットとセンスの印加電圧方向が逆で、リセットとセンスの電圧印加方向が同じメモリセルであってもよい。また、セット、リセット、センスの印加電圧方向がいずれも同じであるメモリセルであってもよい。後者は、一般にユニポーラ型と呼ばれる。
（ｂ）上述の実施の形態では、メモリセル１０は可変抵抗１１とセレクタ１２の直列構造としたが、抵抗変化特性とダイオード特性の両方を備える単一の素子で構成されていてもよい。
（ｃ）メモリセル１０は、広義の抵抗変化型素子を含む構造であれば、その動作原理や材料組成を問わず、本技術を適用することができる。この広義の抵抗変化型素子には、例えば、相変化メモリ（ＰＣＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、スピン注入メモリ（ＳＴＴ―ＲＡＭ）、カーボンナノチューブメモリ（ＣＢＲＡＭ）が含まれる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）第１の方向に延伸する複数の第１の配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線のいずれかと前記複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える記憶部と、
前記複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する複数の第１の駆動部と、
前記複数の第１の配線のうち第１の電圧が供給されるものと交差する前記複数の第２の配線のうちの１つに対して前記第１の電圧とは極性が異なる第２の電圧を供給するとともに、前記複数の第１の配線と交差する前記複数の第２の配線の残りに対してゼロ電位を供給する複数の第２の駆動部と
を具備する記憶装置。
（２）前記複数の第１の駆動部は、前記複数の第１の配線の１つを共有する前記複数のメモリセル毎に設けられ、
前記複数の第２の駆動部は、前記複数の第２の配線の１つを共有する前記複数のメモリセル毎に設けられる
前記（１）に記載の記憶装置。
（３）前記複数の第１の駆動部の所定数および前記複数の第２の駆動部の所定数を備える複数の単位構造に区分けした際に、前記複数の単位構造のうち隣接する単位構造の前記複数の第１および第２の配線に対する電圧供給パターンが互いに異なる
前記（１）または（２）に記載の記憶装置。
（４）前記複数の単位構造のうち隣接する単位構造の境界における前記複数の第１および第２の駆動部は、その隣接する単位構造によって共有される
前記（３）に記載の記憶装置。
（５）前記複数のメモリセルは、各々が第１および第２の抵抗状態のうちの何れかの抵抗状態をとる記憶素子を備え、
前記記憶素子は、前記第１および第２の配線に互いに異なる極性の電圧が印加された際に流れる電流の方向に応じて前記第１および第２の抵抗状態の何れかに設定される
前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記複数のメモリセルは、前記複数の第１の配線の１つを共有する第１および第２の記憶素子を備える
前記（１）から（５）のいずれかに記載の記憶装置。
（７）前記複数の第２の駆動部は、前記第１および第２の記憶素子の一方の前記第２の配線にゼロ電位の電圧を供給し、他方の前記第２の配線に正負いずれかの極性を有する電圧を供給する
前記（６）に記載の記憶装置。
（８）前記複数の第２の駆動部の各々に対応して前記複数の第２の配線に結線される複数のセンスアンプをさらに具備する前記（１）から（７）のいずれかに記載の記憶装置。
（９）前記複数の第１および第２の駆動部に対して前記複数の第１および第２の配線に印加すべき電圧の極性を指示する制御信号を供給する制御回路をさらに具備する前記（１）から（８）のいずれかに記載の記憶装置。
（１０）第１の方向に延伸する複数の第１の配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線のいずれかと前記複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える記憶装置を制御する記憶制御装置であって、
前記複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する複数の第１の駆動部と、
前記複数の第１の配線のうち第１の電圧が供給されるものと交差する前記複数の第２の配線のうちの１つに対して前記第１の電圧とは極性が異なる第２の電圧を供給するとともに、前記複数の第１の配線と交差する前記複数の第２の配線の残りに対してゼロ電位を供給する複数の第２の駆動部と
を具備する記憶制御装置。
１０ メモリセル
１１ 可変抵抗
１２ セレクタ
１８ 上部端子
１９ 下部端子
１１１ 上層メモリセル
１１２ 下層メモリセル
１２０ ビットライン
１３１ 上層ワードライン
１３２ 下層ワードライン
２２０ ビットラインデコーダ
２３０ ワードラインデコーダ
２９０ センスアンプ
３００ 記憶装置
３１０ メモリバンク
３２０ タイル
３７０ 周辺領域
３７１ インターフェース
３８０ エッジブロック
３９０ バンク制御回路
３９１ デコーダ
３９２ アドレス信号生成部
４００ メモリコントローラ
５００ ホストコンピュータ

Claims (10)

  1. 第１の方向に延伸する複数の第１の配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線のいずれかと前記複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える記憶部と、
    前記複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する複数の第１の駆動部と、
    前記複数の第１の配線のうち第１の電圧が供給されるものと交差する前記複数の第２の配線のうちの１つに対して前記第１の電圧とは極性が異なる第２の電圧を供給するとともに、前記複数の第１の配線と交差する前記複数の第２の配線の残りに対してゼロ電位を供給する複数の第２の駆動部と
    を具備する記憶装置。
  2. 前記複数の第１の駆動部は、前記複数の第１の配線の１つを共有する前記複数のメモリセル毎に設けられ、
    前記複数の第２の駆動部は、前記複数の第２の配線の１つを共有する前記複数のメモリセル毎に設けられる
    請求項１記載の記憶装置。
  3. 前記複数の第１の駆動部の所定数および前記複数の第２の駆動部の所定数を備える複数の単位構造に区分けした際に、前記複数の単位構造のうち隣接する単位構造の前記複数の第１および第２の配線に対する電圧供給パターンが互いに異なる
    請求項１記載の記憶装置。
  4. 前記複数の単位構造のうち隣接する単位構造の境界における前記複数の第１および第２の駆動部は、その隣接する単位構造によって共有される
    請求項３記載の記憶装置。
  5. 前記複数のメモリセルは、各々が第１および第２の抵抗状態のうちの何れかの抵抗状態をとる記憶素子を備え、
    前記記憶素子は、前記第１および第２の配線に互いに異なる極性の電圧が印加された際に流れる電流の方向に応じて前記第１および第２の抵抗状態の何れかに設定される
    請求項１記載の記憶装置。
  6. 前記複数のメモリセルは、前記複数の第１の配線の１つを共有する第１および第２の記憶素子を備える
    請求項１記載の記憶装置。
  7. 前記複数の第２の駆動部は、前記第１および第２の記憶素子の一方の前記第２の配線にゼロ電位の電圧を供給し、他方の前記第２の配線に正負いずれかの極性を有する電圧を供給する
    請求項６記載の記憶装置。
  8. 前記複数の第２の駆動部の各々に対応して前記複数の第２の配線に結線される複数のセンスアンプをさらに具備する請求項１記載の記憶装置。
  9. 前記複数の第１および第２の駆動部に対して前記複数の第１および第２の配線に印加すべき電圧の極性を指示する制御信号を供給する制御回路をさらに具備する請求項１記載の記憶装置。
  10. 第１の方向に延伸する複数の第１の配線と、前記第１の方向とは異なる第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線のいずれかと前記複数の第２の配線のいずれかとが交差する位置に挿設された複数のメモリセルとを備える記憶装置を制御する記憶制御装置であって、
    前記複数の第１の配線の各々に対して正負いずれかの極性を有する第１の電圧またはゼロ電位を供給する複数の第１の駆動部と、
    前記複数の第１の配線のうち第１の電圧が供給されるものと交差する前記複数の第２の配線のうちの１つに対して前記第１の電圧とは極性が異なる第２の電圧を供給するとともに、前記複数の第１の配線と交差する前記複数の第２の配線の残りに対してゼロ電位を供給する複数の第２の駆動部と
    を具備する記憶制御装置。
JP2019078011A 2019-04-16 2019-04-16 記憶装置および記憶制御装置 Pending JP2020177718A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019078011A JP2020177718A (ja) 2019-04-16 2019-04-16 記憶装置および記憶制御装置
US17/601,153 US20220180928A1 (en) 2019-04-16 2020-03-12 Storage apparatus and storage control apparatus
PCT/JP2020/010772 WO2020213311A1 (ja) 2019-04-16 2020-03-12 記憶装置および記憶制御装置
TW109111119A TW202044256A (zh) 2019-04-16 2020-04-01 記憶裝置及記憶控制裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019078011A JP2020177718A (ja) 2019-04-16 2019-04-16 記憶装置および記憶制御装置

Publications (1)

Publication Number Publication Date
JP2020177718A true JP2020177718A (ja) 2020-10-29

Family

ID=72836808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019078011A Pending JP2020177718A (ja) 2019-04-16 2019-04-16 記憶装置および記憶制御装置

Country Status (4)

Country Link
US (1) US20220180928A1 (ja)
JP (1) JP2020177718A (ja)
TW (1) TW202044256A (ja)
WO (1) WO2020213311A1 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667900B2 (en) * 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
WO2005078732A1 (en) * 2004-02-05 2005-08-25 Iota Technology, Inc. Electronic memory with tri-level cell pair
KR100855966B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법
KR100855965B1 (ko) * 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
JP4709868B2 (ja) * 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
JP5826779B2 (ja) * 2013-02-27 2015-12-02 株式会社東芝 不揮発性半導体記憶装置
US9792980B2 (en) * 2013-10-31 2017-10-17 Hewlett Packard Enterprise Development Lp Three dimensional resistive memory architectures

Also Published As

Publication number Publication date
US20220180928A1 (en) 2022-06-09
WO2020213311A1 (ja) 2020-10-22
TW202044256A (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
JP4309877B2 (ja) 半導体記憶装置
US8902644B2 (en) Semiconductor storage device and its manufacturing method
KR101117423B1 (ko) 반도체 기억 장치
CN101233578B (zh) 半导体存储装置
JP4940260B2 (ja) 抵抗変化型メモリ装置
KR20120114056A (ko) 자기 메모리 장치를 위한 라이트 드라이버 회로, 자기 메모리 장치 및 그 레이아웃 구조
JP2009199713A5 (ja)
RU2653131C2 (ru) Магниторезистивное запоминающее устройство
JP2013200929A (ja) 半導体記憶装置
JP2012203936A (ja) 半導体記憶装置
CN103548086A (zh) 半导体存储装置
US11557538B2 (en) Semiconductor storage device
JP5662304B2 (ja) 半導体記憶装置
US9773547B2 (en) Non-volatile memory with multiple latency tiers
WO2020213311A1 (ja) 記憶装置および記憶制御装置
JP7291410B2 (ja) 磁気メモリ装置
WO2020213240A1 (ja) 記憶装置および記憶制御装置
JP2011204744A (ja) 半導体記憶装置
JP2006185577A (ja) 半導体記憶装置
JP4422584B2 (ja) 半導体記憶装置
CN112470225A (zh) 用以提高2堆叠体3d pcm存储器的数据吞吐量的编程和读取偏置和访问方案
US11469270B2 (en) Semiconductor storage device
CN109244236B (zh) 一种存储器结构
JP7420786B2 (ja) 半導体回路および電子機器
US20210174870A1 (en) Semiconductor memory device