JP5826779B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
セルを備え、前記メモリセルは、第1の電極層、第1の半導体層、相変化膜層、電気的絶
縁体層、第2の半導体層、及び、第2の電極層、の順に配置される構造を含み、前記第1
及び第2の半導体層のキャリアの極性は互いに異なり、前記相変化膜層の構造変化によって、前記メモリセルのアノード電位の閾値が変化する。
相変化メモリセルは、一般に、図1に示すように、二つの電極の間に相変化膜を挟んだ構造を有している。二つの電極を通じて相変化膜に電流を印加する場合、電流の印加方法を可変することで、相変化膜は、融点以上あるいは結晶化温度以上に加熱される。その後、相変化膜の冷却の時に、冷却速度を適宜コントロールして、相変化膜を急冷または徐冷する。この温度制御により、相変化膜は、非結晶状態または結晶状態へ可逆的に相変化する。相変化膜の電気抵抗率は、非結晶状態の方が結晶状態よりも高いので、相変化に伴う電気抵抗の差を用いて、情報の「1」、「0」を読み出すことができる。また、相変化メモリセルは、パルスの印加状態を可変させることで多値記録が可能である。
相変化ダイオードメモリ素子の第1の構造例は、SPIS素子である。
本例は、第1の構造例の変形例である。
本例は、第1の構造例の変形例である。
本例は、第1の構造例の変形例である。
本例は、第1の構造例の変形例である。
上述の実施例に係わる相変化ダイオードメモリ素子を抵抗変化素子として、抵抗変化メモリに適用した場合について説明する。
第1の適用例は、相変化ダイオードメモリ素子を抵抗変化素子とする抵抗変化メモリであり、クロスポイント型のメモリセルアレイを有する。
高いか又は低いかは重要ではない。
を実現することもできる。
から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
線L3(j−1),L3(j),L3(j+1)、導電線L4(i−1),L4(i),L4(i+1)、導電線L5(j−1),L5(j),L5(j+1)が配置される。
L1(j+1)、導電線L3(j−1),L3(j),L3(j+1)及び導電線L5(
j−1),L5(j),L5(j+1)は、第2方向に延びる。
延びる。
)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作では、導電線L1(j−1),L1(j),L1(j+1)及び導電線L2(i−
1),L2(i),L2(i+1)の一方をワード線とし、他方をビット線として機能させる。
る。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作では、導電線L2(i−1),L2(i),L2(i+1)及び導電線L3(j−1),L3(j),L3(j+1)の一方をワード線とし、他方をビット線として機能させる。
る。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作では、導電線L3(j−1),L3(j),L3(j+1)及び導電線L4(i−1),L4(i),
L4(i+1)の一方をワード線とし、他方をビット線として機能させる。
る。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作では、導電線L4(i−1),L4(i),L4(i+1)及び導電線L5(j−1),L5(j),
L5(j+1)の一方をワード線とし、他方をビット線として機能させる。
本例は、第1の適用例の変形例であり、以下の点で異なる。
本例は、第1の適用例および第2の適用例の変形例であり、以下の点で異なる。
製造方法の一例として、第2の適用例に関する製造方法を説明する。
実施形態によれば、高記録密度で、十分なON/OFF比と、高速な書き込み/記録および消去と、高い書き換え耐久性と、高いデータ保持特性と、低電流動作による低消費電力という特徴を有するため、一般的な不揮発性半導体記憶装置よりも微細素子化に適する。さらに、多値記録を可能とする抵抗変化メモリを提供することが可能である。
Claims (9)
- 2値以上のデータを記憶可能なメモリセルを備え、
前記メモリセルは、第1の電極層、第1の半導体層、金属層、相変化膜層、電気的絶縁体層、第2の半導体層、及び、第2の電極層、の順に配置される構造を含み、
前記電気的絶縁体層は、SiO2、Al2O3及び、SiNのうちの1つを主成分とし、
前記相変化膜層は、GeTe、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、GeTeとSb2Te3の積層膜、及び、AlTeとSb2Te3の積層膜のうちの1つを含み、
前記第1及び第2の半導体層のキャリアの極性は互いに異なり、
前記相変化膜層の構造変化によって、前記メモリセルのアノード電位の閾値が変化することを特徴とする不揮発性半導体記憶装置。 - 2値以上のデータを記憶可能なメモリセルを備え、
前記メモリセルは、第1の電極層、第1の半導体層、相変化膜層、電気的絶縁体層、第2の半導体層、及び、第2の電極層、の順に配置される構造を含み、
前記第1及び第2の半導体層のキャリアの極性は互いに異なり、
前記相変化膜層の構造変化によって、前記メモリセルのアノード電位の閾値が変化することを特徴とする不揮発性半導体記憶装置。 - 前記第1の半導体層と前記相変化膜層との間の金属層をさらに具備する請求項2に記載の不揮発性半導体記憶装置。
- 前記電気的絶縁体層は、SiO2、Al2O3及び、SiNのうちの1つを主成分とすることを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。
- 前記相変化膜層は、GeTe、SnTe、AlTe、GeSbTe、GeBiTe、GeSbSnTe、GeSbBiTe、GeInTe、GeSbInTe、GeBiInTe、GeSnTe、CuSbTe、GeSb、GaSb、GeTeとSb2Te3の積層膜、及び、AlTeとSb2Te3の積層膜のうちの1つを含むことを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。
- 前記電気的絶縁体層の膜厚は、SiO2の膜厚換算で0.5〜3[nm]であることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記相変化膜層の膜厚は、1〜40[nm]であることを特徴とする請求項5に記載の不揮発
性半導体記憶装置。 - 前記第1および第2の半導体層は、Siを主成分とし、10〜30[nm]の膜厚を持つ半導体であることを特徴とする請求項2乃至7のいずれか一項に記載の不揮発性半導体記憶装置。
- 前記第1および第2の半導体層の不純物濃度は、1×1020 〜1×1021[cm−3]であることを特徴とする請求項8に記載の不揮発性半導体記憶装置。
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