JP6567441B2 - 超格子メモリ及びクロスポイント型メモリ装置 - Google Patents
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Description
本発明の実施形態は、超格子メモリ、及び超格子メモリを用いたクロスポイント型メモリ装置に関する。
近年、２つの電極間にＧｅＴｅ層とＳｂ2Ｔｅ3 層とを交互に積層し、層状結晶（ＧｅＴｅ／Ｓｂ2Ｔｅ3）中のＧｅ原子の移動により抵抗値を変化させる、超格子メモリセルが注目されている。このメモリセルは、相変化メモリセルと比較して低電流のスイッチングが可能であり、低消費電力化を達成できる。
しかし、超格子メモリセルを用いたクロスポイント型メモリ装置では、セル数が多いために、更なる低消費電力化が要求される。特に、メモリセルへのセット（書き込み）／リセット（消去）動作における消費電力の更なる低減が要求される。
"Physics in Charge Injection Induced On-Off Switching Mechanism of Oxide-Based Resistive Random Access Memory (ReRAM) and Superlattice GeTe/Sb2Te3 Phase Change Memory (PCM)", K. Shiraishi, M.Y. Yang, S. Kato et al., Extended Abstracts of the 2013 International Conference on Solid State Devices and Materials, Fukuoka, 2013, pp574-575
発明が解決しようとする課題は、超格子メモリセルのセット／リセット時における消費電力を低減することのできる超格子メモリ、及びこれを用いたクロスポイント型メモリ装置を提供することである。
実施形態の超格子メモリは、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子構造のメモリセルと、前記メモリセルを積層方向から挟むように設けられた、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる絶縁膜と、前記絶縁膜を介して前記メモリセルを挟むように設けられた電極と、を具備している。
以下、実施形態のクロスポイント型メモリ装置を、図面を参照して説明する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を説明するためのもので、図１は斜視図、図２は等価回路図である。
図１及び図２は、第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を説明するためのもので、図１は斜視図、図２は等価回路図である。
複数本のビット線（ＢＬ［BL1，BL2，…］）が互いに平行配置されている。これらのＢＬと直交するように、複数本のワード線（ＷＬ［WL1，WL2，…］）が互いに平行配置されている。そして、ＢＬとＷＬとの各交差部にそれぞれ、絶縁膜２１，２２で挟まれた超格子メモリセル３０が設けられている。
なお、図１では、構成を分かり易くするために層間絶縁膜等は省略して示している。また、図２では超格子メモリセル３０に誤選択防止用のダイオードが直列に接続されているが、ダイオードは省略することも可能である。
図３は、超格子メモリの部分の素子構造を示す断面図である。
基板１０上に、下部電極（第１の電極）１１が設けられている。この下部電極１１は、図１のＷＬを成すものであり、紙面表裏方向に延在している。この下部電極１１の側部は、ＳｉＯ2 等の絶縁膜１２で埋め込まれている。なお、下部電極１１そのものをＷＬとするのではなく、ＷＬ上に下部電極１１を設けるようにしても良い。また、基板１０は、例えば半導体基板であり、この半導体基板にはメモリの書き込み及び読み出しのためのＣＭＯＳ回路等が設けられている。
下部電極１１上に、ＣＶＤ法やスパッタ法等でＳｉＯ2 等の下層絶縁膜（第１の層）２１が設けられ、この下層絶縁膜２１上に超格子メモリセル３０が設けられている。
超格子メモリセル３０上に、ＳｉＯ2 等の上層絶縁膜（第２の層）２２が設けられ、その上に上部電極（第２の電極）１３が設けられている。上部電極１３は、図１のＢＬを成すものであり、紙面左右方向に延在している。ここで、上部電極１３そのものをＢＬとするのではなく、上部電極１３上にＢＬを設けるようにしても良い。
なお、絶縁膜２１，２２及び超格子メモリセル３０の各ピラー間を埋め込むように、ＳｉＯ2 等からなる層間絶縁膜１４が設けられ、表面が平坦化されている。そして、上部電極１３は、複数の超格子メモリセル３０の上面を接続するように層間絶縁膜１４上に延在して設けられている。
超格子メモリセル３０は、Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）３１とＧｅＴｅ層（第２のカルコゲン化合物層）３２とをスパッタ法、ＣＶＤ法，ＡＬＤ法，又はＭＢＥ法等で交互に積層した超格子構造となっている。絶縁膜２１，２２と接する超格子メモリセル３０の最下層及び最上層はＳｂ2Ｔｅ3 層３１となっているが、ＧｅＴｅ層３２であっても良く、更に超格子の結晶性やｃ軸配向性を良くする目的で０．１〜１０ｎｍ程度の非晶質Ｓｉ層が介在しても良い。ここで、超格子メモリセル３０を構成するためのＳｂ2Ｔｅ3 層３１及びＧｅＴｅ層３２の積層数は、仕様に応じて適宜変更可能である。
なお、絶縁膜２１，２２、Ｓｂ2Ｔｅ3 層３１及びＧｅＴｅ層３２は、スパッタ法等で成膜された後、ＲＩＥ法等で選択エッチングすることによりピラー状に加工されている。
超格子メモリセル３０は、印加する電圧や電流によって、結晶構造の中でＧｅ原子の位置が入れ替わることを動作原理としている。そして、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いた相変化メモリセルと比較して、低電流でのスイッチングが可能であり、低電力化に有効である。
図４に示すように、メモリセルに入力される電気エネルギーにより、ＧｅＴｅ層内に存在するＧｅ原子を当該ＧｅＴｅ層とＳｂ2Ｔｅ3 層との界面に拡散させ、結晶状態と同様の構造を「異方性を持った結晶」として形成させること（書き込み状態）ができる。Ｇｅ原子が拡散する前の構造と比較して、電気抵抗が低くなる。
また、界面に蓄積された上記Ｇｅ原子を、メモリセルに入力された電気エネルギーにより、元にＧｅＴｅ層内に戻し、従来、アモルファスと呼ばれてきたランダム構造と同等の電気抵抗値を有する「アモルファスに類似した構造」に還元すること（消去状態）ができる。この場合、電気抵抗が高くなる。
このように、結晶構造の中でＧｅ原子の位置を入れ替えることにより抵抗値を変えることによって、抵抗変化型のメモリとして機能することになる。
本実施形態では、超格子メモリセル３０と下部電極１１との間に下層絶縁膜２１が挿入され、超格子メモリセル３０と上部電極１３との間に上層絶縁膜２２が挿入されている。即ち、電極１１，１２間に設けられる超格子メモリセル３０を絶縁膜２１，２２で挟んだ構成となっている。
ここで、絶縁膜２１，２２の膜厚は、メモリセル３０の寄生抵抗が許容可能な膜厚であれば良く、２ｎｍ以下が望ましい。絶縁膜２１，２２の材料は、電子、正孔に障壁（ΔＥｃ，ΔＥｖ）を持った膜種であれば良く、ＳｉＯ2 ，ＳｉＮ，ＡｌＮ，Ａｌ2Ｏ3 ，ＧｅＯ2 やＨｆＯ2 ，ＺｒＯ2 ，ＴｉＯ2 等の高誘電体膜（ｈｉｇｈ−ｋ膜）を用いることができる。さらに、下層絶縁膜２１と上層絶縁膜２２の膜種が異なっていても良い。
次に、本実施形態の動作原理を、図５〜図７を参照して、更に詳しく説明する。
図５は絶縁膜の存在による違いを説明するための模式図であり、図５（ａ）は絶縁膜２１，２２を有しない従来構造であり、図５（ｂ）は絶縁膜２１，２２を有する実施形態構造である。図６はＧｅＴｅ層中のＧｅの移動を示す模式図、図７はＧｅの移動によるギャップ形成を示す模式図である。
図５（ａ）（ｂ）の何れの構造においても、超格子積層構造に電荷が注入されると、ＧｅＴｅ層３２中の電荷分布状態が変化し、Ｇｅ原子が移動する。即ち、電荷の注入により、図６に示すように、ＧｅＴｅ層中のＧｅ原子がＧｅＴｅ層の外側に飛び出し、これによりＴｅ−Ｔｅギャップが生じる。
図５（ａ）に示す構造では、超格子積層構造中で電荷が比較的スムーズに流れるため、超格子積層構造中の電荷の滞留時間は短い。これに対して図５（ｂ）の構造では、絶縁膜２１，２２の存在により量子閉じ込め効果が生じ、超格子積層構造中の電荷の滞留時間が長くなる。電荷の滞留時間が長くなることは、注入された電荷が直ぐに電極に向かうのではなく、あたかも超格子積層構造中で横方向に流れた後に電極に向かうと考えても良い。
即ち、超格子メモリセル３０のセット／リセット電流は電極１１から最終的に電極１３に流れるが、その時間稼ぎを絶縁膜２１，２２で行うことになる。そして、電荷の滞留時間が長くなると、Ｇｅ原子の移動がより進行することになる。また、超格子積層構造中の電荷の滞留時間が長くなると、図７に示すように、電荷注入により、あたかもファスナーのようにＴｅ−Ｔｅギャップを開閉することになる。従って、少ない電流で大きな抵抗値変化を実現することが可能となる。
このように本実施形態によれば、超格子メモリセル３０を絶縁膜２１，２２で挟んでいるため、超格子積層構造中の電荷の滞留時間が長くなり、ＧｅＴｅ層３２で電流を再利用することができる。これは、少ない電流で大きな抵抗値変化を実現することを意味する。このため、超格子メモリセル３０のセット／リセット時における消費電力を低減することができる。従って、超格子メモリセル３０を多数個用いたクロスポイント型メモリ装置の低消費電力化をはかることが可能となる。
（非特許文献１）で説明されているように、メモリセルは電子注入されて高抵抗化され、正孔注入されて低抵抗化されるため、正孔が抜ける陽極側のメモリセルと絶縁膜２２との間には正の価電子帯オフセット（ΔＥｖ）があることが望ましく、同様に電子が抜ける陰極側のメモリセルと絶縁膜２１との間には正の伝導帯オフセット（ΔＥｃ）があることが望ましい。本実施形態では、超格子メモリセル３０の片側のみではなく両側に絶縁膜２１，２２を設けているため、セット／リセットの両方で効果が得られる。さらに、膜厚の極めて薄い絶縁膜２１，２２を付加するのみの構成で実現できるため、これらの付加による膜厚の増加は殆ど問題とならない。しかも、特殊なプロセスを要することもないため、製造が容易である利点もある。
（第２の実施形態）
図８及び図９は、第２の実施形態に係わるクロスポイント型メモリ装置を説明するためもので、図８はクロスポイント型メモリ装置の概略構成を示す斜視図、図９は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図８及び図９は、第２の実施形態に係わるクロスポイント型メモリ装置を説明するためもので、図８はクロスポイント型メモリ装置の概略構成を示す斜視図、図９は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、超格子メモリセル３０を構成する各層３１，３２がピラー状に加工されることなく、複数のセルに亘って連続していることであり。即ち、Ｓｂ2Ｔｅ3 層３１及びＧｅＴｅ層３２の超格子構造部４０はスパッタ法等で堆積されるのみであり、ＲＩＥ法等のエッチング加工はされていない。また、絶縁膜２１，２２も同様に成膜されるのみであり、エッチング加工はされていない。
このような構成においては、Ｓｂ2Ｔｅ3 層３１とＧｅＴｅ層３２の超格子構造部４０は、ＢＬとＷＬとの交差部分が実質的な超格子メモリセル３０として機能することになる。即ち、超格子構造部４０が隣接セルで繋がっていても、隣接セル間が極端に近くない限りセル分離は可能となり、前記図２に示す等価回路と同様となる。
従って、先の第１の実施形態と同様に、クロスポイント型メモリ装置を作製することができ、第１の実施形態と同様の効果が得られる。また、本実施形態では、絶縁膜２１，２２、Ｓｂ2Ｔｅ3 層３１及びＧｅＴｅ層３２の超格子構造部４０のエッチング加工が不要となるため、製造プロセスが簡略化される利点もある。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、第１及び第２の層としてＳｉＯ2 やＳｉＮ等の絶縁膜を用いたが、必ずしも絶縁膜に限らず、半導体材料を用いることも可能である。超格子構造中での電荷の対流再利用を行うためには、超格子構造におけるＳｂ2Ｔｅ3 のエネルギーギャップＥｇよりも大きいエネルギーギャップを有する半導体やＳｂ2Ｔｅ3 の価電子帯又は伝導帯の少なくとも一方と正のバンド不連続量（ΔＥＶ，ΔＥｃ）を持つ半導体であれば用いることが可能である。
Ａｌ2Ｏ3 ／Ｂｉ2Ｔｅ3 ／Ｓｂ2Ｔｅ3 ／超格子と積層することでＳｂ2Ｔｅ3 の結晶性を良くすることも可能である。この場合、下層のＡｌ2Ｏ3 ／Ｂｉ2Ｔｅ3 が実施形態の第１の層として機能し、実施形態と同様の効果が期待される。
超格子構造部を形成する層は、必ずしもＳｂ2Ｔｅ3 層とＧｅＴｅ層との積層に限るものではなく、Ｇｅとカルコゲン元素を含む層状結晶とＳｂとカルコゲン元素を含む層状結晶との積層であればよい。要するに、超格子構造部は、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなるものであればよい。また、超格子構造部を形成する層として、(ＧｅＴｅ)n (Ｓｂ2Ｔｅ3)m や、このＧｅの少なくとも一部をＣ，Ｓｉ，Ｓｎ，Ｐｂで置き換えたものや、このＳｂの少なくとも一部をＢｉ，Ａｓ，Ｐ，Ｎで置き換えたものや、このＴｅの少なくともその一部をＳｅ，Ｓ，Ｏで置き換えたもの等、ホモロガス系［(ＡＢ)n (Ｃ2Ｄ3)m 、ここでＡ，Ｂ，Ｃ，Ｄは元素、ｎ，ｍは数字］の化合物単結晶又は多結晶を用いることも可能である。
また、超格子メモリは必ずしも２次元に配列した構造に限らない。超格子メモリを３次元的に積層した３次元メモリに適用することも可能である。さらに、メモリセルは、必ずしも超格子構造に限るものではなく、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いたものであっても良い。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＢＬ…ビット線
ＷＬ…ワード線
１０…基板
１１…下部電極（第１の電極）
１２…埋め込み絶縁膜
１３…上部電極（第２の電極）
１４…層間絶縁膜
２１…下層絶縁膜（第１の絶縁膜：第１の層）
２２…上層絶縁膜（第２の絶縁膜：第２の層）
３０…超格子メモリセル
３１…Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）
３２…ＧｅＴｅ層（第２のカルコゲン化合物層）
４０…超格子構造部
ＷＬ…ワード線
１０…基板
１１…下部電極（第１の電極）
１２…埋め込み絶縁膜
１３…上部電極（第２の電極）
１４…層間絶縁膜
２１…下層絶縁膜（第１の絶縁膜：第１の層）
２２…上層絶縁膜（第２の絶縁膜：第２の層）
３０…超格子メモリセル
３１…Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）
３２…ＧｅＴｅ層（第２のカルコゲン化合物層）
４０…超格子構造部
Claims (7)
- 第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子構造のメモリセルと、
前記メモリセルを積層方向から挟むように設けられた、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる絶縁膜と、
前記絶縁膜を介して前記メモリセルを挟むように設けられた電極と、
を具備したことを特徴とする超格子メモリ。 - 第１の電極と、
前記第１の電極上に設けられた、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる第１の絶縁膜と、
前記第１の絶縁膜上に設けられた、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子構造のメモリセルと、
前記メモリセル上に設けられた、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第２の電極と、
を具備したことを特徴とする超格子メモリ。 - 前記第１のカルコゲン化合物層はＳｂを含む層状結晶であり、前記第２のカルコゲン化合物層はＧｅを含む層状結晶であることを特徴とする請求項１又は２に記載の超格子メモリ。
- 前記第１のカルコゲン化合物層はＳｂ２Ｔｅ３ 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であることを特徴とする請求項１又は２に記載の超格子メモリ。
- 互いに平行配置された複数のビット線と、
前記ビット線に交差するように、互いに平行配置された複数のワード線と、
前記ビット線と前記ワード線との各交差部にそれぞれ配置され、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子メモリセルと、
前記メモリセルの一方の主面と前記ビット線及び前記ワード線の一方との間に挿入された、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる第１の絶縁膜と、
前記メモリセルの他方の主面と前記ビット線及び前記ワード線の他方との間に挿入された、ＳｉＯ２ 、ＳｉＮ、又はＡｌＮからなる第２の絶縁膜と、
を具備したことを特徴とするクロスポイント型メモリ装置。 - 前記第１のカルコゲン化合物層はＳｂを含む層状結晶であり、前記第２のカルコゲン化合物層はＧｅを含む層状結晶であることを特徴とする請求項５に記載のクロスポイント型メモリ装置。
- 前記第１のカルコゲン化合物層はＳｂ２Ｔｅ３ 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であることを特徴とする請求項５に記載のクロスポイント型メモリ装置。
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