JP2010251479A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

Abstract

【課題】 多層化が可能で、かつ、多層化によるマスク工程の増加がない新構造のクロスポイント型メモリセルアレイを提供する。
【解決手段】
基板上に、基板面に平行な第１方向に延伸する複数の第１電極１０２が、層間絶縁膜１０６を介して分離形成されている。第１電極１０２と、基板面に垂直な第２方向に延伸する複数の第２電極１１２との各交差部分において、可変抵抗体１１０が第１電極１０２と第２電極１１２に挟持され、不揮発性可変抵抗素子が形成されている。これにより基板に垂直な面上においてクロスポイント型の２次元メモリセルアレイが複数形成され、複数の２次元メモリセルアレイの第２電極同士が電気的に接続することで３次元的なメモリセルアレイが形成されている。
【選択図】 図１

Description

本発明は、第１電極、第２電極、及び第１電極と前記第２電極に挟持された可変抵抗体を有し、両電極間へ電圧パルスを印加することにより両電極間の電気抵抗で規定される抵抗状態が二以上の異なる抵抗状態間で可逆的に遷移し、当該遷移後の一の抵抗状態を不揮発的に保持することができる不揮発性可変抵抗素子を用いたメモリセルアレイ、及びその製造方法に関する。

携帯用電子機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリの要求が高まっている。その要求に対して近年、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗変化メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）、固体電解質メモリ（ＣＢＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ（登録商標））（非特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いことから特に注目を集めている。

特開２００９−４７２５号公報 特表２００８−５４６２１３号公報

Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月

ＲＲＡＭを用いるメモリセルアレイにおいて、最も大容量化が可能なメモリセル及びアレイ構造の組み合わせは、１Ｒ構造のクロスポイント型メモリセルアレイであり、例えば、特許文献１に記載されている。しかしながら、１Ｒ構造のクロスポイント型メモリセルアレイを採用すると、回り込み電流対策が必要となる。そのため、回り込み電流の問題を回避するための電流制限素子として、トランジスタを追加した１Ｔ１Ｒ構造、或いはダイオードを追加した１Ｄ１Ｒ構造と呼ばれるメモリセル構造が注目されている。

特許文献２には、アンチヒューズを用いた書き換え１回のみのメモリ素子を用いて１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイを構成した例が示されている。

１Ｔ１Ｒ構造は、１Ｒ部の可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、容易に多層構造をとることができないため、メモリ容量は、チップ面積と設計ルールに制限される。一方、１Ｄ１Ｒ構造は、多層化が可能であることから、大容量化に適しているが、積層数の増加と共にマスク工程も増加するため、コストメリットに限界がある。

従って、大容量で安価なＲＲＡＭを実現するためには、１Ｄ１Ｒ構造のメモリセルを用いたメモリセルアレイにおいて、多層化が可能で、かつ、多層化によるマスク工程の増加がない新構造の提案が必要である。

本発明に係る不揮発性半導体記憶装置は、所定の基板上に、前記基板表面に平行な第１方向に延伸する複数の第１配線層と複数の層間絶縁膜を交互に積層して、第１配線群が形成され、前記第１配線群の前記第１方向に延伸する一方の側壁に接して可変抵抗体が形成され、前記第１配線層の夫々において、前記第１配線層の全部又は前記可変抵抗体と接する側の一部に第１電極が形成され、前記可変抵抗体上に、前記第１電極と対向し、前記基板表面に垂直な第２方向に延伸する複数の第２電極が前記第１方向に配列して形成され、前記第１方向に延伸する複数の前記第１配線層と前記第２方向に延伸する複数の前記第２電極の各交差部分において、前記可変抵抗体が、前記第１方向と前記第２方向に垂直な第３方向に、前記第１電極と前記第２電極に挟持されて不揮発性可変抵抗素子が形成され、前記不揮発性可変抵抗素子は、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を不揮発的に保持することで情報を記憶し、前記不揮発性可変抵抗素子を備えたメモリセルが前記第１方向及び前記第２方向にマトリクス状に複数配列してなる２次元メモリセルアレイユニットを少なくとも１つ備えていることを第１の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記可変抵抗体が、前記第２電極と同数の前記第２方向に延伸する複数の可変抵抗体片に分離して形成されていることを第２の特徴とする。

本発明の第１又は第２の特徴の不揮発性半導体記憶装置は、メモリセルを構成する複数の不揮発性可変抵抗素子が、基板面に平行な第１方向に延伸する複数の第１電極と基板面に垂直な第２方向に延伸する複数の第２電極の各交差部分に形成され、夫々がマトリクス状に配置されていることで、クロスポイント型のメモリセルアレイが基板面に垂直に形成されている。

これにより、従来基板面に平行に、二次元的に形成されていたメモリセルアレイを基板面に垂直に形成することで、アレイ占有面積を増大させることなく大容量化が可能になる。

更に、本発明の第２の特徴の不揮発性半導体記憶装置に依れば、可変抵抗体片が第２方向にのみ延伸し、第１方向には分離形成されていることで、第１方向に隣接する可変抵抗素子からのリーク電流を抑制することができる。

また、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴に加えて、前記第１配線層が、夫々が前記第１方向に延伸する複数の層からなり、前記第１方向に延伸する複数の層との少なくとも一の界面にダイオード結合が形成され、前記不揮発性可変抵抗素子に流れる電流量を制御する電流制御素子が前記第１配線層内部に形成されることを第３の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加えて、前記第１配線層が、前記第３方向に互いに隣接する第１層と第２層からなり、前記第１層が、前記可変抵抗体と接し、前記第１電極となり、前記第１層と前記第２層の界面にダイオード結合が形成され、前記電流制御素子としてのダイオードが形成されることを第４の特徴とする。

更に、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加えて、前記第１配線層が、第１層と第２層と第３層からなり、前記第１層が、前記可変抵抗体と接し、前記第１電極となり、前記第２層が、前記第１層と前記第３層に隣接し、前記第１層と前記第２層、及び、前記第２層と前記第３層の界面にダイオード結合が形成され、前記電流制御素子としてのバリスタが形成されることを第５の特徴とする。

また、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴に加えて、前記第１配線層の全部が前記第１電極となることを第６の特徴とする。

本発明の第３乃至第５の何れかの特徴の不揮発性半導体記憶装置に依れば、第１配線層の一部に第１電極が形成され、第１配線層は、第１方向に延伸する複数の層からなり、そのうちの一層が第１電極となって可変抵抗体と接している。可変抵抗体と対向し、第１電極と接する第１配線層の他の層でダイオード、或いはバリスタなどの電流制御素子を構成することにより、電流制御素子を備え、回り込み電流を回避可能な１Ｄ１Ｒ構造のクロスポイント型のメモリセルアレイが作製できる。

勿論、本発明の第６の特徴の不揮発性半導体記憶装置のように、第１配線層の全部で第１電極を構成することで、１Ｒ構造のクロスポイント型のメモリセルアレイを作製してもよい。

また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、前記２次元メモリセルアレイユニットを前記第３方向に複数配列し、前記２次元メモリセルアレイユニット間で、前記第１方向に対して同じ位置にある前記第２電極同士が電気的に接続されることを第７の特徴とする。

本発明の第７の特徴の不揮発性半導体記憶装置に依れば、上記第１乃至第６の特徴の不揮発性半導体記憶装置に係る二次元メモリセルアレイユニットを複数配列し、夫々異なるメモリセルアレイユニット間で第２電極同士を接続することにより、メモリセルアレイを三次元的に構成することができ、アレイ占有面積を増大させることなく大容量化が可能になる。

また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第７の何れかの特徴に加えて、前記可変抵抗体が、Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｚｎ，Ｚｒ，Ｎｂ，Ｔａ，Ｈｆの各二元系遷移金属酸化物、又はＰｒ_ｘＣａ_１−ｘＭｎＯ_３（但し、０＜ｘ＜１）の何れかであることを第８の特徴とする。

本発明で不揮発性可変抵抗素子として用いる可変抵抗体の材料としては、電圧印加により不可逆的な抵抗変化特性を有するものであれば良く、例えば、Ｔｉ，Ｃｏ，Ｎｉ，Ｚｎ，Ｚｒ，Ｎｂ，Ｔａ，Ｈｆに代表される、各遷移金属の二元系酸化物、或いは、ペロブスカイト型の強相関遷移金属酸化物Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３（ＰＣＭＯ）等が好ましい。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第８の特徴の不揮発性半導体装置を製造する方法であり、所定の基板上に前記第１配線層と前記層間絶縁膜を交互に全面に堆積する第１工程と、前記第１方向に延伸し、前記基板に到達する深さの第１の溝を形成する第２工程と、前記第１の溝に絶縁膜を充填する第３工程と、前記第１方向に延伸し、前記基板に到達する深さの第２の溝を形成する第４工程と、前記可変抵抗体を前記第２の溝の側壁及び底部に、前記第２の溝を充填しないように、かつ、前記第２の溝の底部に堆積される前記可変抵抗体の上面が最下層の前記第１配線層の下面以下になるように堆積する第５工程と、前記第２電極を全面に堆積する第６工程と、前記可変抵抗体と前記第２電極を、前記第１方向に繰り返され前記第３方向に延伸するストライプ形状を有するレジストパターンを用いてエッチングする第７工程と、を有することを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、前記第２工程の後、前記第３工程の前において、前記第１の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程を含むことを第２の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、前記第４工程の後、前記第５工程の前において、前記第２の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程を含むことを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、前記第２工程の後、前記第３工程の前において、前記第１の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程と、前記第４工程の後、前記第５工程の前において、前記第２の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程と、を含むことを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第１工程において、前記第１配線層として、金属層を堆積することを第５の特徴とする。

本発明の第１乃至第５の何れかの特徴の不揮発性半導体記憶装置の製造方法に依れば、第１配線層と層間絶縁膜を交互に積層後、第１の溝と第２の溝を形成することにより、第１の溝と第２の溝に挟まれた積層部が自己整合的に一括加工され、メモリセルアレイの第１電極が分離形成される。このため、多層化に伴うマスク工程の増加が生じない。

また、第１配線層として半導体層を堆積し、第１の溝、或いは、第２の溝の形成後に、当該半導体層と逆導電型の不純物層をイオン注入により形成することにより、第１配線層内部にＰＮ接合を形成させることができ、電流制御素子としてのダイオード又はバリスタを形成することができる。

従って、本発明に依れば、不揮発性可変抵抗素子を用いて情報を記憶する、１Ｒ構造および１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイにおいて、多層化が可能で、かつ、製造工程において多層化に伴うマスク工程の増加が生じない新構造のメモリセルアレイを実現でき、大容量で安価な不揮発性半導体記憶装置を実現できる。

本発明の第１実施形態に係る不揮発性半導体記憶装置のデバイス構造の鳥瞰図。 本発明の第１実施形態に係る不揮発性半導体記憶装置のデバイス構造の断面図。 本発明の第１実施形態に係る不揮発性半導体記憶装置の等価回路図。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 ダイオードのＩ‐Ｖ特性を示す図。 本発明の第１実施形態に係る不揮発性半導体記憶装置の書き換え・読み出しにおける電圧印加パターンを示す図。 本発明の第２及び第４実施形態に係る不揮発性半導体記憶装置のデバイス構造の鳥瞰図。 本発明の第２及び４実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 本発明の第３実施形態に係る不揮発性半導体記憶装置のデバイス構造の鳥瞰図。 本発明の第３実施形態に係る不揮発性半導体記憶装置のデバイス構造の断面図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示す図。 バリスタのＩ‐Ｖ特性を示す図。 本発明の第４実施形態に係る不揮発性半導体記憶装置の書き換え・読み出しにおける電圧印加パターンを示す図。 本発明の第４実施形態に係る不揮発性半導体記憶装置の書き換え・読み出しにおける電圧印加パターンを示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の書き換え・読み出しにおける電圧印加パターンを示す図。

以下において、本発明に係る不揮発性半導体記憶装置の構造及び製造方法、並びに本発明に係る不揮発性半導体記憶装置における情報の書き換え、読み出し方法につき、図面を参照して説明する。尚、以降の不揮発性半導体記憶装置のデバイス構造図においては、適宜、要部が強調して示されており、図に示される各部の寸法比と実際の寸法比は、必ずしも一致するものではない。

〈第１実施形態〉
本発明の第１実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置１」と称す）のデバイス構造の鳥瞰図を図１に、断面構造図を図２に示す。本発明装置１の等価回路図を図３に示す。尚、図２においては、図１の第２電極１１２の延伸方向に沿った断面構造図が図２（ａ）であり、図２（ａ）の紙面に垂直なＡ面、Ｂ面、Ｃ面の構造断面図が、夫々、図２（ｂ）、（ｃ）、（ｄ）に示されている。

絶縁体１００上に、第１電極１０２と半導体層１０４からなる第１配線層と層間絶縁膜１０５とが交互に積層され、基板面に平行な第１方向に延伸する複数の第１配線群１０８が、溝１１３によって二組毎に分離されて形成されている。当該溝１１３によって分離され、露出した第１電極１０２と層間絶縁膜１０５の側壁面上に、基板面に垂直な第２方向に延伸する可変抵抗体１１０が形成され、第１電極１０２と電気的に接続している。更に、可変抵抗体１１０上に、第１電極１０２と対向し第２方向に延伸する第２電極１１２が、第１方向に配列して形成されている。これにより、第１方向に延伸する第１配線層と第２方向に延伸する複数の第２電極の各交差部分、第１方向と第２方向に垂直な第３方向において、可変抵抗体１１０が第１電極１０２と第２電極１１２に挟持され、不揮発性可変抵抗素子が形成されている。これにより、基板に垂直な面上に、クロスポイント型の２次元メモリセルアレイユニット１１４が形成され、複数の２次元メモリセルアレイユニットの第２電極同士が電気的に接続することで３次元的なメモリセルアレイが構成されている。

第１配線層は、夫々が第１方向に延伸し、第３方向に互いに隣接する第１電極１０２（第１層）と半導体層１０４（第２層）の二層からなる。当該第１配線層内の第１電極１０２と半導体層１０４は夫々、逆導電型の半導体で構成され、これにより、第１配線層内部の、第１電極１０２と半導体層１０４の界面にｐｎ接合が形成され、不揮発性可変抵抗素子に流れる電流量を制御するダイオードが形成されている。また、半導体層１０４は第１方向に延伸し、第２電極１１２は第２方向に延伸し、夫々、本発明装置１のメモリ動作時において動作対象の２次元メモリセルアレイユニット１１４内のメモリセルを選択し、当該メモリ動作に必要な所定の電圧を印加するビット線（ＢＬ０１〜ＢＬ１６）、及び、ワード線（ＷＬ１，ＷＬ２）に接続している。

図３の等価回路図に示されるように、本発明装置１は従来、基板面に平行に、二次元的にのみ形成されていた１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイを、基板に垂直な面上に複数形成し、かつ折りたたまれた構造として、三次元的に配列したものであり、これによりアレイ占有面積を増大させることなく大容量化が可能になる。

次に、本発明装置１の製造方法を以下、図４を参照して説明する。

〈製造方法〉
先ず、半導体基板上に、絶縁体（例えば、二酸化シリコン膜）１００を２００ｎｍ程度全面に堆積させ、絶縁体基板を形成しておく。

次に、第１工程において、絶縁体１００上に膜厚１０ｎｍのｎ型の半導体からなる第１配線層１０１と膜厚１０ｎｍの層間絶縁膜（例えば、二酸化シリコン膜）１０５を交互に全面に堆積していく。第１配線層１０１は、例えば、ｎ型のポリシリコンであり、そのキャリア濃度は、例えば、５×１０^１７ｃｍ^−３程度である。堆積方法は、例えば、減圧ＣＶＤ法を用いることが望ましい。ここまでの工程は図４（ａ）に示されている。尚、図４（ａ）には、第１配線層１０１と層間絶縁膜１０５が４段に積層されている場合が示されている。

次に、第２工程において、公知のエッチング技術によって、第１方向に延伸し、絶縁体１００に到達する深さの第１の溝１０９を形成する。これにより第１配線層１０１と層間絶縁膜１０５の積層膜１０７が第３方向に分離されて形成される。このとき多少オーバーエッチングしても構わない。第１の溝１０９の幅は１００ｎｍ程度、分離形成される積層膜１０７の第３方向の幅は、４４０ｎｍ程度である。

尚、形成される当該積層膜１０７の第３方向の幅は、第１配線層に第３方向へ電流が流れることによる抵抗の増加を回避するため、後工程で形成されるダイオードの整流特性を満足するだけの空乏層が確保できる限りにおいて短く設定することが望ましい。

その後、アクセプタとなる不純物（例えば、ボロン）を斜め方向（例えば、基板面に垂直な方向から３０°傾いた方向）からイオン注入し、積層膜１０７の側壁に露出した第１配線層１０１の端部に、ｐ型の半導体層１０４を形成する。当該ｐ型の半導体層１０４のキャリア濃度は１０^２０〜１０^２１ｃｍ^−３程度であれば良い。イオン注入を行うイオン種としては、ボロンのほか、ＢＦ_３、ＢＦ_２、或いはＢＦなどのボロン化合物を用いることができる。また、当該ｐ型の半導体層１０４は深さ（即ち、第３方向の幅）が１０ｎｍ程度の狭い領域に形成されていれば良く、比較的低エネルギー（例えば、６ｋｅＶ）のイオン注入により形成することができる。また、均等に不純物が注入されるように絶縁体基板を回転させながら注入を行う。更にイオン注入後、熱処理（例えば、１０００℃、１０秒）を行う。

これにより、第１配線層１０１の内部には不純物が導入されず、ｎ型のままであり、ｎ型の第１配線層１０１とｐ型の半導体層１０４との界面にｐｎ接合が形成され、空乏層の幅が１００ｎｍ程度で、５Ｖ程度の逆方向のブレイクダウン電圧をもつ、図５のＩＶ特性を示すダイオードが形成される。ここまでの工程は図４（ｂ）に示されている。

次に、第３工程において、減圧ＣＶＤ法などを用いて第１の溝１０９を充填するように絶縁膜（例えば、二酸化シリコン膜）１０６を堆積する。第１の溝の高さを大きく超えて絶縁体層を堆積してしまった場合は、ＣＭＰ（化学機械研磨）やエッチバック（レジストパターンなしの全面エッチング）により本来の第１の溝１０９の高さ付近まで膜厚を調整する。

次に、第４工程において、公知のエッチング技術により、第１方向に延伸し、絶縁体１００に到達する深さの、幅２００ｎｍの第２の溝１１３を積層膜１０７の中央部分に形成する。このとき、形成される第２の溝１１３の深さが絶縁体１００の上面よりも、次の第５工程で堆積される可変抵抗体の膜厚分深くなるように、エッチング量を調整する。本実施形態では、第２の溝１１３の底部の深さが絶縁体層表面から１０ｎｍ低くなるようにエッチングすることとする。これにより、第１方向に延伸する複数の第１配線群１０８が、第２の溝１１３を介して互いに対向して分離形成される。第１配線群１０８内に、ｎ型の半導体層１０２とｐ型の半導体層１０４の二層からなる第１配線層が層間絶縁膜１０５により分離されて形成され、ｎ型の半導体層１０２が第１電極となり、ｐ型の半導体層１０４がビット線に接続する。

その後、第５工程において、指向性スパッタ法により全面に可変抵抗体として酸化コバルト１１０を、第２の溝１１３を充填しないように、かつ第２の溝１１３の底部に堆積される可変抵抗体の上面が最下層の第１電極１０２及びｐ型の半導体層１０４の下面以下になるように、例えば、１０ｎｍの膜厚で堆積する。堆積される可変抵抗体の材料としては、酸化コバルトに限られるものではなく、酸化チタン、酸化鉄、酸化ニッケル、酸化ニオブ、酸化タンタル、酸化ハフニウム、或いは、Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３（ＰＣＭＯ）等、電極で担持されることにより不揮発性可変抵抗素子としての特性を示すものであれば良い。可変抵抗体の堆積方法についても、指向性スパッタ法に限られるものではなく、パターン全体に渡ってコンフォーマルに堆積される方法であれば良く、ＣＶＤ法やＡＬＤ法を用いることもできる。

尚、第１電極１０２をポリシリコンで形成する場合、可変抵抗体１１０の堆積により、可変抵抗体１１０と第１電極１０２の界面のポリシリコン側に１ｎｍ程度の極薄い二酸化シリコン膜が形成され得るが、予め電圧印加によりブレイクダウンさせて用いれば良く、メモリ動作に影響はない。

次に、第６工程において、第２電極１１２としてＡｌを、ＣＶＤ法を用いて全面に堆積する。その他の電極材料としては、ＣＶＤ法であれば、Ｃｕ、ＴｉＮ、スパッタ法であれば、Ｐｔ、Ｔｉなどを用いることもできる。ここまでの工程は図４（ｃ）に示されている。

次に、第７工程において、公知のエッチング技術により、第１方向に繰り返され第３方向に延伸するストライプ形状を有するレジストパターンを用いて、可変抵抗体１１０と第２電極１１２をエッチングし、第２方向に延伸する第２電極を形成する。ラインアンドスペースの間隔（第２電極間の間隔）は５００ｎｍ、第２電極の幅は５００ｎｍである。これにより、基板面に垂直に、複数のクロスポイント型の２次元メモリセルアレイユニットが形成され、第２の溝の底部及び上部に形成された第２電極１１２を介して、隣接する２次元メモリセルアレイユニットの第１方向に対して同じ位置にある第２電極同士が電気的に接続される。

最後に、層間絶縁膜として、例えば二酸化シリコンを全面に堆積することで、図１に示される本発明装置１が製造される。

〈書き換え・読み出し方法〉
本発明装置１は、書き換え・読み出し対象のメモリセルが選択されると、当該選択されたメモリセルに接続するワード線及びビット線に選択ワード線電圧及び選択ビット線電圧を、非選択のメモリセルに接続するワード線及びビット線に非選択ワード線電圧及び非選択ビット線電圧を、各別に印加し、メモリセルの不揮発性可変抵抗素子の抵抗状態の書き換え・読み出しを行うことができる。当該書き換え・読み出しの各メモリ動作時において、選択ワード線、選択ビット線、非選択ワード線、及び非選択ビット線に印加される電圧を、夫々、図６に示す。尚、本発明装置１に係る書き換え方法は、同一極性でパルス幅が異なる電圧を印加して低抵抗状態への遷移（セット動作）、及び、高抵抗状態への遷移（リセット動作）を行う、モノポーラスイッチングを可能にする書き換え方法である。

読み出しは、選択ワード線電圧を０Ｖとし、選択ビット線にＶｒｅａｄ（例えば、１Ｖ・５０ｎｓｅｃ）を印加する。このとき、非選択ワード線は、Ｖｒｅａｄ（例えば、１Ｖ・５０ｎｓｅｃ）を印加し、非選択ビット線は０Ｖとする。読み出し時のＶｒｅａｄを１Ｖとすると、選択されたメモリセルのダイオードで０．６Ｖ程度の電圧降下が生じるため、可変抵抗体には０．４Ｖ程度の電圧が印加される。非選択ワード線と選択ビット線間、選択ワード線と非選択ビット線間には、同電位であるため電流は流れない。非選択ワード線と非選択ビット線に接続するメモリセルには、Ｖｒｅａｄが印加されるが、電圧が印加される方向がダイオードの逆方向バイアスの方向と同じであり、印加された電圧の全てが空乏層の生成に使われるため、電流は流れない。これにより、選択ビット線から選択されたメモリセルを介して選択ワード線に流れる読み出し電流のみを、ワード線側に電流検知回路を設けることにより検知することができる。

書き換えは、選択ワード線電圧を０Ｖとし、選択ビット線には、セット動作ではＶｓ(例えば、４Ｖ・５０ｎｓｅｃ)を、リセット動作ではＶｒ（例えば、２Ｖ・５００ｎｓｅｃ）を印加する。非選択ワード線には、選択ビット線と同じ電圧（Ｖｓ又はＶｒ）を印加し、非選択ビット線は０Ｖとする。非選択ワード線と選択ビット線間、選択ワード線と非選択ビット線間には、同電位であるため電流は流れない。非選択ワード線と非選択ビット線に接続するメモリセルには、Ｖｓ又はＶｒが印加されるが、電圧が印加される方向がダイオードの逆方向バイアスの方向と同じであり、印加された電圧の全てが空乏層の生成に使われるため、当該メモリセルの不揮発性可変抵抗素子には電圧が印加されず、書き換えは起こらない。選択されたメモリセルの不揮発性可変抵抗素子にのみ、Ｖｓ又はＶｒからダイオードに印加される電圧０．６Ｖを差し引いた残りの電圧が印加され、当該不揮発性可変抵抗素子の抵抗状態が遷移する。図５に示されるように、ダイオードの逆方向のブレイクダウン電圧は−５Ｖであり、本実施形態で使用する電圧範囲であれば、正常に動作する。

〈第２実施形態〉
本発明の第２実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置２」と称す）は、図７のデバイス構造の鳥瞰図に示される、１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイである。基本構造は本発明装置１及び２に係る図１と同様であるが、本発明装置２は、本発明装置１とは異なり、第１配線層は、夫々が第１方向に延伸する第１の半導体層１０２（第１層）と第２の半導体層１０３（第２層）と第３の半導体層１０４（第３層）との三層からなる。また、第１の半導体層１０２は可変抵抗体１１０と接して第１電極となり、第３の半導体層１０４はビット線に接続している。第１の半導体層１０２は第２の半導体層１０３と逆導電型の不純物層であり、これにより、第１配線層内部の、第１の半導体層１０２と第２の半導体層１０３の界面にｐｎ接合が形成され、不揮発性可変抵抗素子に流れる電流量を制御するダイオードが形成されている。

本発明装置２の等価回路図は図３と同様であり、以下に、製造方法について図８を参照して説明する。

〈製造方法〉
先ず、半導体基板上に、絶縁体（例えば、二酸化シリコン膜）１００を２００ｎｍ程度全面に堆積させ、絶縁体基板を形成しておく。

次に、第１工程において、絶縁体１００上に膜厚１０ｎｍのｐ型の半導体からなる第１配線層１０１と膜厚１０ｎｍの層間絶縁膜（例えば、二酸化シリコン膜）１０５を交互に全面に堆積していく。第１配線層１０１は、例えば、ｐ型のポリシリコンであり、そのキャリア濃度は、例えば、５×１０^１７ｃｍ^−３程度である。堆積方法は、例えば、減圧ＣＶＤ法を用いることが望ましい。ここまでの工程は図８（ａ）に示されている。尚、図８（ａ）には、第１配線層１０１と層間絶縁膜１０５が４段に積層されている場合が示されている。

次に、第２工程において、公知のエッチング技術によって、第１方向に延伸し、絶縁体１００に到達する深さの第１の溝１０９を形成する。これにより第１配線層１０１と層間絶縁膜１０５の積層膜１０７が第３方向に分離されて形成される。このとき多少オーバーエッチングしても構わない。第１の溝１０９の幅は１００ｎｍ程度、分離形成される積層膜１０７の第３方向の幅は、４４０ｎｍ程度である。

尚、形成される当該積層膜１０７の第３方向の幅は、第１配線層に第３方向へ電流が流れることによる抵抗の増加を回避するため、後工程で形成されるダイオードの整流特性を満足するだけの空乏層が確保できる限りにおいて短く設定することが望ましい。

その後、アクセプタとなる不純物（例えば、ボロン）を斜め方向（例えば、基板面に垂直な方向から３０°傾いた方向）からイオン注入し、積層膜１０７の側壁に露出した第１配線層１０１の端部に、高濃度のｐ型の半導体層１０４を形成する。イオン注入を行うイオン種としては、ボロンのほか、ＢＦ_３、ＢＦ_２、或いはＢＦなどのボロン化合物を用いることができる。当該ｐ型の半導体層１０４は深さ（即ち、第３方向の幅）が１０ｎｍ程度の狭い領域に形成されていれば良く、比較的低エネルギー（例えば、６ｋｅＶ）のイオン注入により形成することができる。また、半導体層１０４のキャリア濃度は１０^２０〜１０^２１ｃｍ^−３程度であれば良い。また、均等に不純物が注入されるように絶縁体基板を回転させながら注入を行う。ここまでの工程は図８（ｂ）に示されている。

次に、第３工程において、減圧ＣＶＤ法などを用いて第１の溝１０９を充填するように絶縁膜（例えば、二酸化シリコン膜）１０６を堆積する。第１の溝の高さを大きく超えて絶縁体層を堆積してしまった場合は、ＣＭＰ（化学機械研磨）やエッチバック（レジストパターンなしの全面エッチング）により本来の第１の溝１０９の高さ付近まで膜厚を調整する。

次に、第４工程において、公知のエッチング技術により、第１方向に延伸し、絶縁体１００に到達する深さの、幅２００ｎｍの第２の溝１１３を積層膜１０７の中央部分に形成する。このとき、形成される第２の溝１１３の深さが絶縁体１００の上面よりも、次の第５工程で堆積される可変抵抗体の膜厚分深くなるように、エッチング量を調整する。本実施形態では、第２の溝１１３の底部の深さが絶縁体層表面から１０ｎｍ低くなるようにエッチングすることとする。これにより、第１方向に延伸する複数の第１配線群１０８が、第２の溝１１３を介して互いに対向して分離形成される。

その後、更に図８（ｃ）に示されるように、形成された第２の溝１１３により露出した側壁の第１配線層１０１の端部に、ドナーとなる不純物（例えば、リン）を斜め方向（例えば、基板面に垂直な方向から３０°傾いた方向）からイオン注入し、第１配線層１０１とは逆導電型の高濃度の半導体層１０２を形成する。イオン注入を行うイオン種としては、リンのほか、砒素（Ａｓ）やアンチモン（Ｓｂ）を用いることができる。半導体層１０２は、半導体層１０４と同様、深さ（即ち、第３方向の幅）が１０ｎｍ程度の狭い領域に形成されていれば良く、比較的低エネルギー（例えば、６ｋｅＶ）のイオン注入により形成することができる。また、半導体層１０２のキャリア濃度は１０^２０〜１０^２１ｃｍ^−３程度であれば良い。また、均等に不純物が注入されるように半導体基板を回転させながら注入を行う。更にイオン注入後、熱処理（例えば、１０００℃、１０秒）を行う。

これにより、第１配線群１０８内に、第１の半導体層１０２、第２の半導体層１０３、第３の半導体層１０４の三層からなる第１配線層が層間絶縁膜１０５に分離されて形成され、第１の半導体層１０２が第１電極となり、第３の半導体層１０４がビット線に接続する。また、第１の半導体層１０２と第２の半導体層１０３の界面にｐｎ接合が形成され、空乏層の幅が１００ｎｍ程度で、５Ｖ程度の逆方向のブレイクダウン電圧をもつ、図５のＩＶ特性を示すダイオードが形成される。

その後、第５工程において、指向性スパッタ法により全面に可変抵抗体として酸化コバルト１１０を、第２の溝１１３を充填しないように、かつ第２の溝１１３の底部に堆積される可変抵抗体の上面が最下層の第１配線層の下面以下になるように、例えば、１０ｎｍの膜厚で堆積する。堆積される可変抵抗体の材料としては、酸化コバルトに限られるものではなく、酸化チタン、酸化鉄、酸化ニッケル、酸化ニオブ、酸化タンタル、酸化ハフニウム、或いは、Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３（ＰＣＭＯ）等、電極で担持されることにより不揮発性可変抵抗素子としての特性を示すものであれば良い。可変抵抗体の堆積方法についても、指向性スパッタ法に限られるものではなく、パターン全体に渡ってコンフォーマルに堆積される方法であれば良く、ＣＶＤ法やＡＬＤ法を用いることもできる。

尚、第１電極１０２をポリシリコンで形成する場合、可変抵抗体１１０の堆積により、可変抵抗体１１０と第１電極１０２の界面のポリシリコン側に１ｎｍ程度の極薄い二酸化シリコン膜が形成され得るが、予め電圧印加によりブレイクダウンさせて用いれば良く、メモリ動作に影響はない。

次に、第６工程において、第２電極１１２としてＡｌを、ＣＶＤ法を用いて全面に堆積する。その他の電極材料としては、ＣＶＤ法であれば、Ｃｕ、ＴｉＮ、スパッタ法であれば、Ｐｔ、Ｔｉなどを用いることもできる。ここまでの工程は図８（ｄ）に示されている。

次に、第７工程において、公知のエッチング技術により、第１方向に繰り返され第３方向に延伸するストライプ形状を有するレジストパターンを用いて、可変抵抗体１１０と第２電極１１２をエッチングし、第２方向に延伸する第２電極を形成する。ラインアンドスペースの間隔（第２電極間の間隔）は５００ｎｍ、第２電極の幅は５００ｎｍである。これにより、基板面に垂直に、複数のクロスポイント型の２次元メモリセルアレイユニットが形成され、第２の溝の底部及び上部に形成された第２電極１１２を介して、隣接する２次元メモリセルアレイユニットの第１方向に対して同じ位置にある第２電極同士が電気的に接続される。

最後に、層間絶縁膜として、例えば二酸化シリコンを全面に堆積することで、図７に示される本発明装置２が製造される。

〈書き換え・読み出し方法〉
本発明装置２は、本発明装置１と同様、選択されたメモリセルに接続するワード線及びビット線に選択ワード線電圧及び選択ビット線電圧を、非選択のメモリセルに接続するワード線及びビット線に非選択ワード線電圧及び非選択ビット線電圧を、夫々、図６に示される電圧を各別に印加して、メモリセルの不揮発性可変抵抗素子の抵抗状態の書き換え・読み出しを行うことができる。

〈第３実施形態〉
本発明の第３実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置３」と称す）のデバイス構造の鳥瞰図を図９に、断面構造図を図１０に示す。尚、図１０においては、図９の第２電極１１２の延伸方向に沿った断面構造図が図１０（ａ）であり、図１０（ａ）の紙面に垂直なＡ面、Ｂ面の構造断面図が、夫々、図１０（ｂ）、（ｃ）に示されている。本発明装置３は、メモリセルが不揮発性可変抵抗素子のみで構成された、１Ｒ構造のクロスポイント型メモリセルアレイである。

絶縁体１００上に、第１電極１０２からなる第１配線層と層間絶縁膜１０５とが交互に積層され、基板面に平行な第１方向に延伸する複数の第１配線群１０８が、溝１１３によって二組毎に分離されて形成されている。当該溝１１３によって分離され、露出した第１電極１０２と層間絶縁膜１０５の側壁面上に、基板面に垂直な第２方向に延伸する可変抵抗体１１０が形成され、第１電極１０２と電気的に接続している。更に、可変抵抗体１１０上に、第１電極１０２と対向し第２方向に延伸する第２電極１１２が、第１方向に配列して形成されている。これにより、第１方向に延伸する第１電極１０２と第２方向に延伸する複数の第２電極１１２の各交差部分、第１方向と第２方向に垂直な第３方向において、可変抵抗体１１０が第１電極１０２と第２電極１１２に挟持され、不揮発性可変抵抗素子が形成されている。これにより、基板に垂直な面上に、クロスポイント型の２次元メモリセルアレイユニット１１４が形成され、複数の２次元メモリセルアレイの第２電極同士が電気的に接続することで３次元的なメモリセルアレイを構成している。また、第１電極１０２、及び第２電極１１２は、夫々、本発明装置３のメモリ動作時において動作対象のメモリセルを選択し、当該メモリ動作に必要な所定の電圧を印加するビット線、及びワード線に接続している。

次に、本発明装置３の製造方法を以下、図１１を参照して説明する。

〈製造方法〉
先ず、半導体基板上に、絶縁体（例えば、二酸化シリコン膜）１００を２００ｎｍ程度全面に堆積させ、絶縁体基板を形成しておく。

次に、第１工程において、絶縁体１００上に膜厚１０ｎｍの電極材料層（例えば、Ａｌ）１１５と膜厚１０ｎｍの層間絶縁膜（例えば、二酸化シリコン膜）１０５を交互に全面に堆積していく。当該電極材料層１１５は本発明装置３における第１電極１０２となる。電極材料は、Ａｌに限られるものではなく、例えば、Ｃｕ、Ｐｔ、ＴｉＮなどを用いることができる。また、電極材料層１１５の堆積方法についてもスパッタ法、ＣＶＤ法、ＡＬＤ法などを用いることができる。層間絶縁膜１０５の堆積方法は、例えば、減圧ＣＶＤ法を用いることが望ましい。ここまでの工程は図１１（ａ）に示されている。図１１（ａ）には、電極材料層１１５と層間絶縁膜１０５が４段に積層されている場合が示されている。

次に、第２工程において、公知のエッチング技術によって、第１方向に延伸し、絶縁体１００に到達する深さの第１の溝１０９を形成する。これにより電極材料層１１５と層間絶縁膜１０５の積層膜１０７が第３方向に分離されて形成される。このとき多少オーバーエッチングしても構わない。第１の溝の幅は１００ｎｍ程度、分離形成される積層膜１０７の第３方向の幅は、４００ｎｍ程度である。ここまでの工程は図１１（ｂ）に示されている。

次に、第３工程において、減圧ＣＶＤ法などを用いて第１の溝１０９を充填するように絶縁膜（例えば、二酸化シリコン膜）１０６を堆積する。第１の溝１０９の高さを大きく超えて絶縁体層を堆積してしまった場合は、ＣＭＰ（化学機械研磨）やエッチバック（レジストパターンなしの全面エッチング）により本来の第１の溝の高さ付近まで膜厚を調整する。

次に、第４工程において、公知のエッチング技術により、第１方向に延伸し、絶縁体１００に到達する深さの、幅２００ｎｍの第２の溝１１３を積層膜１０７の中央部分に形成する。このとき、形成される第２の溝１１３の深さが絶縁体１００の上面よりも、次の第５工程で堆積される可変抵抗体の膜厚分深くなるように、エッチング量を調整する。本実施形態では、第２の溝の底部の深さが絶縁体層表面から１０ｎｍ低くなるようにエッチングすることとする。これにより、第１方向に延伸する複数の第１配線群１０８が、第２の溝を介して互いに対向して分離形成され、第１電極１０２が形成される。

その後、第５工程において、指向性スパッタ法により全面に可変抵抗体として酸化コバルト１１０を、第２の溝を充填しないように、かつ第２の溝の底部に堆積される可変抵抗体の上面が最下層の第１電極１０２の下面以下になるように、例えば、１０ｎｍの膜厚で堆積する。堆積される可変抵抗体の材料としては、酸化コバルトに限られるものではなく、酸化チタン、酸化鉄、酸化ニッケル、酸化ニオブ、酸化タンタル、酸化ハフニウム、或いは、Ｐｒ_ｘＣａ_１−ｘＭｎＯ_３（ＰＣＭＯ）等、第１電極と第２電極で担持されることにより不揮発性可変抵抗素子としての特性を示すものであれば良い。可変抵抗体の堆積方法についても、指向性スパッタ法に限られるものではなく、パターン全体に渡ってコンフォーマルに堆積される方法であれば良く、ＣＶＤ法やＡＬＤ法を用いることができる。

次に、第６工程において、第２電極１１２としてＡｌを、ＣＶＤ法を用いて全面に堆積する。その他の電極材料としては、ＣＶＤ法であれば、Ｃｕ、ＴｉＮ、スパッタ法であれば、Ｐｔ、Ｔｉなどを用いることもできる。ここまでの工程は図１１（ｃ）に示されている。

次に、第７工程において、公知のエッチング技術により、第１方向に繰り返され第３方向に延伸するストライプ形状を有するレジストパターンを用いて、可変抵抗体１１０と第２電極１１２をエッチングし、第２方向に延伸する第２電極を形成する。ラインアンドスペースの間隔（第２電極間の間隔）は５００ｎｍ、第２電極の幅は５００ｎｍである。これにより、基板面に垂直に、複数のクロスポイント型の２次元メモリセルアレイユニットが形成され、第２の溝の底部及び上部に形成された第２電極１１２を介して、隣接する２次元メモリセルアレイユニットの第１方向に対して同じ位置にある第２電極同士が電気的に接続される。最後に、層間絶縁膜として、例えば二酸化シリコンを全面に堆積することで、図９に示される不揮発性半導体記憶装置が製造される。

本発明装置３のメモリセルの読み出し・書き換え方法については、１Ｒ構造のクロスポイント型メモリセルアレイにおいて用いられる公知の読み出し・書き換え方法を用いることができる。

〈第４実施形態〉
本発明の第４実施形態に係る不揮発性半導体記憶装置（以下、「本発明装置４」と称す）は、電流制御素子としてバリスタを用いる、１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイである。本発明装置４のデバイス構造の鳥瞰図は本発明装置２に係る図７と同様であるが、本発明装置２では半導体層１０４が、高濃度のｐ型の半導体層で形成されているのに対し、本発明装置４では高濃度のｎ型の半導体層で形成されている。第１配線層は、夫々が第１方向に延伸する第１の半導体層１０２（第１層）と第２の半導体層１０３（第２層）と第３の半導体層１０４（第３層）との三層からなるが、第１の半導体層１０２は可変抵抗体１１０と接して第１電極となり、第３の半導体層１０４はビット線に接続している。第１と第３の半導体層は第２の半導体層と逆導電型の不純物層であり、これにより、第１配線層内部の、第１の半導体層１０２と第２の半導体層１０３との界面及び第２の半導体層１０３と第３の半導体層１０４との界面にｐｎ接合が形成され、不揮発性可変抵抗素子に流れる電流量を制御するバリスタが形成されている。

〈製造方法〉
本発明装置４の製造方法は、本発明装置２の製造工程の第２工程の後、図８（ｂ）に示される、積層膜１０７の側壁に露出した第１配線層（例えば、ｐ型のポリシリコン）１０１の端部に、不純物イオンの注入により半導体層１０４を形成する工程において、ドナーとなる不純物（例えば、リン）を斜め方向からイオン注入し、第１配線層１０１とは逆導電型の高濃度の半導体層１０４を形成することにより作製できる。他の工程については本発明装置２に係る製造工程の第１〜第７工程と同様であるので詳しい説明を割愛する。

半導体層１０４は、半導体層１０２と同様、深さ（即ち、第３方向の幅）が１０ｎｍ程度の狭い領域に形成されていれば良く、比較的低エネルギー（例えば、６ｋｅＶ）のイオン注入により形成することができる。また、イオン注入を行うイオン種としては、リンのほか、砒素（Ａｓ）やアンチモン（Ｓｂ）を用いることができる。また、第１工程において堆積される第１配線層１０１のキャリア濃度は、例えば、２×１０^１８ｃｍ^−３程度であれば良く、イオン注入により形成される半導体層１０２，１０４のキャリア濃度は、例えば、双方とも１０^２０〜１０^２１ｃｍ^−３程度であれば良い。これにより、第１の半導体層１０２と第２の半導体層１０３、第２の半導体層１０３と第３の半導体層１０４の界面にｐｎ接合が形成され、空乏層の幅が５０ｎｍ程度で、３Ｖ程度のブレイクダウン電圧をもつ、図１２のＩＶ特性を示すバリスタが形成される。

〈書き換え・読み出し方法〉
本発明装置４は、前述のモノポーラスイッチングのほか、不揮発性可変抵抗素子に極性が異なる電圧パルスを印加して低抵抗状態への遷移（セット動作）及び高抵抗状態への遷移（リセット動作）を行う、バイポーラスイッチングにより書き換えを行うことが可能である。本発明装置４のメモリセルの書き換え・読み出しにおいて、選択ワード線、選択ビット線、非選択ワード線、及び非選択ビット線に印加される電圧の例を、モノポーラスイッチングの場合につき図１３に、バイポーラスイッチングの場合につき図１４に示す。

図５のダイオードのＩＶ特性と図１２のバリスタの順方向のＩＶ特性に２．５Ｖ程度のオフセットがあるため、図６に示される書き換え・読み出し条件と比較して、当該オフセット分大きな電圧を選択ワード線と選択ビット線間に印加する必要がある。即ち、図１３及び図１４に示されるように、選択ワード線と選択ビット線間に３Ｖ以上の電圧が印加されるようにすることで、選択されたメモリセルの不揮発性可変抵抗素子に電圧が印加され、書き換え・読み出しを行うことができる。

読み出しは、選択ビット線電圧を０Ｖとし、選択ワード線にＶｒｅａｄ（例えば、３．５Ｖ・５０ｎｓｅｃ）を印加する。選択メモリセルのバリスタ間に３．１Ｖの電圧が印加されるため、選択メモリセルの不揮発性可変抵抗素子には０．４Ｖ程度の電圧が印加される。また、非選択ワード線と選択ビット線間にはバリスタの閾値電圧以下の電圧（ここでは、０Ｖ）が印加されるように非選択ワード線電圧を設定する。これにより、非選択ワード線と選択ビット線間に印加される電圧の全てが非選択ワード線と選択ビット線に接続する非選択メモリセルのバリスタの空乏層の生成に使われ、当該非選択メモリセルの不揮発性可変抵抗素子には電圧が印加されず、電流は流れない。従って非選択ワード線に接続する非選択のメモリセルを介して選択ビット線へ電流が流れることはなく、選択ワード線から選択されたメモリセルを介して選択ビット線に流れる電流のみを、ビット線側に電流検知回路を設けることにより検知することができる。更に、非選択ワード線に２Ｖ程度の電圧を印加しておくと、非選択ビット線と選択ワード線間、非選択ビット線と非選択ワード線間に印加される電圧がバリスタの閾値電圧以下となり、非選択ビット線に電流が流れることはない。

書き換えは、モノポーラスイチッングの場合、図１３に示されるように、選択ビット線電圧と選択ワード線電圧の何れか一方（ここでは、選択ビット線電圧）を０Ｖとし、何れか他方（ここでは、選択ワード線電圧）について、セット動作ではＶｓ(例えば、６．５Ｖ・５０ｎｓｅｃ)とし、リセット動作ではＶｒ（例えば、４．５Ｖ・５００ｎｓｅｃ）とする。非選択ワード線と非選択ビット線には、夫々、選択ワード線に印加される電圧の半分（Ｖｓ／２又はＶｒ／２）を印加する。結果、選択されたメモリセルの不揮発性可変抵抗素子にはＶｓ又はＶｒからバリスタに印加される電圧３．１Ｖを差し引いた残りの電圧が印加され、当該不揮発性可変抵抗素子の抵抗状態が遷移する。非選択ビット線と非選択ワード線間には、同電位であるため電流は流れない。それ以外の、非選択ワード線と選択ビット線、或いは、選択ワード線と非選択ビット線に接続する非選択のメモリセルには書き換え電圧Ｖｓ／２（＝３．３Ｖ）又はＶｒ／２（＝２．３Ｖ）が印加されるが、殆どの電圧は当該非選択のメモリセルのバリスタの空乏層の生成に使われる。即ち、セット動作ではバリスタに印加される電圧３．１Ｖを差し引いた高々０．２Ｖが当該非選択のメモリセルの不揮発性可変抵抗素子に印加され、リセット動作では全ての印加電圧がバリスタに印加され、当該非選択のメモリセルの不揮発性可変抵抗素子に電圧は印加されない。結果、非選択のメモリセルの不揮発性可変抵抗素子に印加される電圧は僅かであり、抵抗状態の遷移は起こらない。尚、選択ワード線電圧を０Ｖとし、選択ビット線には、セット動作ではＶｓ、リセット動作ではＶｒを印加する場合も同様である。

一方、バイポーラスイッチングの場合の書き換えは、図１４に示されるように、セット動作では選択ビット線電圧を０Ｖとし、選択ワード線には、Ｖｓ(例えば、６Ｖ・１００ｎｓｅｃ)を印加し、リセット動作では選択ワード線電圧を０Ｖとし、選択ビット線には、Ｖｓ（例えば、６Ｖ・１００ｎｓｅｃ）を印加する。非選択ビット線と非選択ビット線には、夫々、選択ワード線に印加される電圧の半分（Ｖｓ／２）を印加する。結果、選択されたメモリセルの不揮発性可変抵抗素子にはＶｓからバリスタに印加される電圧３Ｖを差し引いた残りの電圧（＝３Ｖ）が印加され、当該不揮発性可変抵抗素子の抵抗状態が遷移する。非選択ビット線と非選択ワード線間には、同電位であるため電流は流れない。それ以外の、非選択ワード線と選択ビット線、或いは、選択ワード線と非選択ビット線に接続する非選択のメモリセルには書き換え電圧Ｖｓ／２（＝３Ｖ）が印加されるが、殆どの電圧は当該非選択のメモリセルのバリスタの空乏層の生成に使われ、非選択のメモリセルの不揮発性可変抵抗素子の抵抗状態が遷移することはない。

以上、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。

〈別実施形態〉
以下、本発明の別実施形態について説明する。

〈１〉上述の実施形態においては、第１電極が基板面に平行な第１方向に延伸してビット線に接続し、第２電極が基板面に垂直な第２方向に延伸してワード線に接続しているとして説明したが、逆に第１電極をワード線に接続し、第２電極をビット線に接続しても構わない。この場合、第１及び第２実施形態において図３の等価回路図に示されるダイオードの極性が逆になる。

〈２〉また、上述の第１実施形態において、第１工程においてｎ型の第１配線層１０１を前面に堆積後、第２工程において第１の溝１０９により露出した第１配線層１０１の端部にイオン注入によりｐ型の半導体層１０４を形成することで、不揮発性可変抵抗素子に流れる電流量を制御するダイオードが形成されているが、第１工程においてｐ型の第１配線層１０１を前面に堆積後、第２工程において第１の溝１０９により露出した第１配線層１０１の端部にイオン注入によりｎ型の半導体層を形成することにより、ダイオードを形成しても良い。この場合も、図３の等価回路図に示されるダイオードの極性が逆になる。

〈３〉また、上述の第２実施形態において、第１工程においてｐ型の第１配線層１０１を前面に堆積後、第２工程において第１の溝１０９により露出した第１配線層１０１の端部にイオン注入により低抵抗のｐ型の半導体層１０４を形成し、第４工程において第２の溝１１３により露出した第１配線層１０１の端部にイオン注入によりｎ型の半導体層１０２を形成することで、不揮発性可変抵抗素子に流れる電流量を制御するダイオードが形成されているが、第１工程においてｎ型の第１配線層１０１を前面に堆積後、第２工程において第１の溝１０９により露出した第１配線層１０１の端部にイオン注入により低抵抗のｎ型の半導体層１０４を形成し、第４工程において第２の溝１１３により露出した第１配線層１０１の端部にイオン注入によりｐ型の半導体層１０２を形成することによりダイオードを形成しても良い。この場合も、図３の等価回路図に示されるダイオードの極性が逆になるだけである。

上記別実施形態の何れも、本発明装置１とはダイオードの極性が逆になるため、図６に示される印加電圧のうち、選択ワード線と非選択ワード線に印加される電圧、選択ビット線と非選択ビット線に印加される電圧の夫々を逆にすることで、メモリセルの書き換え・読み出しを行うことができる。即ち、図１５に示される電圧を選択ワード線、選択ビット線、非選択ワード線、及び非選択ビット線に印加することで、選択されたメモリセルの不揮発性可変抵抗素子の抵抗状態の書き換え・読み出しを行うことができる。尚、図１５に示される書き換え方法は、本発明装置１及び２と同様、モノポーラスイッチングを可能にする書き換え方法である。

〈４〉上述の第１、第２、及び第４実施形態では、第１配線層としてポリシリコン層が堆積されることで、１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイが３次元的に構成されているが、当該第１配線層の材料はポリシリコンに限られるものではなく、不純物イオンの導入によりキャリア濃度の制御が可能で、ドナー或いはアクセプタのイオン注入によりｐｎ接合が形成可能な半導体材料であれよい。例えば、第１配線層としてエピタキシャルシリコンを堆積させ、本発明のメモリセルアレイを作製することができる。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に、多層化が可能で、かつ、多層化に伴うマスク工程の増加が生じない新構造のメモリセルアレイを用いることで、大容量で安価な不揮発性半導体記憶装置として利用可能である。

１〜４： 本発明に係る不揮発性半導体記憶装置（本発明装置）
１００： 絶縁体
１０１： 第１配線層
１０２： 第１電極（第１の半導体層）
１０３： 第２の半導体層
１０４： 不純物層（第３の半導体層）
１０５： 層間絶縁膜
１０６： 絶縁膜
１０７： 積層膜
１０８： 第１配線群
１０９： 第１の溝
１１０： 可変抵抗体
１１２： 第２電極
１１３： 第２の溝
１１４： ２次元メモリセルアレイユニット
１１５： 電極材料層

Claims (13)

1. 所定の基板上に、前記基板表面に平行な第１方向に延伸する複数の第１配線層と複数の層間絶縁膜を交互に積層して、第１配線群が形成され、
   前記第１配線群の前記第１方向に延伸する一方の側壁に接して可変抵抗体が形成され、
   前記第１配線層の夫々において、前記第１配線層の全部又は前記可変抵抗体と接する側の一部に第１電極が形成され、
   前記可変抵抗体上に、前記第１電極と対向し、前記基板表面に垂直な第２方向に延伸する複数の第２電極が前記第１方向に配列して形成され、
   前記第１方向に延伸する複数の前記第１配線層と前記第２方向に延伸する複数の前記第２電極の各交差部分において、前記可変抵抗体が、前記第１方向と前記第２方向に垂直な第３方向に、前記第１電極と前記第２電極に挟持されて不揮発性可変抵抗素子が形成され、
   前記不揮発性可変抵抗素子は、前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を不揮発的に保持することで情報を記憶し、
   前記不揮発性可変抵抗素子を備えたメモリセルが前記第１方向及び前記第２方向にマトリクス状に複数配列してなる２次元メモリセルアレイユニットを少なくとも１つ備えていることを特徴とする不揮発性半導体記憶装置。
2. 前記可変抵抗体が、前記第２電極と同数の前記第２方向に延伸する複数の可変抵抗体片に分離して形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１配線層が、夫々が前記第１方向に延伸する複数の層からなり、
   前記第１方向に延伸する複数の層との少なくとも一の界面にダイオード結合が形成され、
   前記不揮発性可変抵抗素子に流れる電流量を制御する電流制御素子が前記第１配線層内部に形成されることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１配線層が、前記第３方向に互いに隣接する第１層と第２層からなり、
   前記第１層が、前記可変抵抗体と接し、前記第１電極となり、
   前記第１層と前記第２層の界面にダイオード結合が形成され、前記電流制御素子としてのダイオードが形成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記第１配線層が、第１層と第２層と第３層からなり、
   前記第１層が、前記可変抵抗体と接し、前記第１電極となり、
   前記第２層が、前記第１層と前記第３層に隣接し、
   前記第１層と前記第２層、及び、前記第２層と前記第３層の界面にダイオード結合が形成され、前記電流制御素子としてのバリスタが形成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
6. 前記第１配線層の全部が前記第１電極となることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
7. 前記２次元メモリセルアレイユニットを前記第３方向に複数配列し、
   前記２次元メモリセルアレイユニット間で、前記第１方向に対して同じ位置にある前記第２電極同士が電気的に接続されることを特徴とする請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置。
8. 前記可変抵抗体が、Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｚｎ，Ｚｒ，Ｎｂ，Ｔａ，Ｈｆの各二元系遷移金属酸化物、又はＰｒ_ｘＣａ_１−ｘＭｎＯ_３（但し、０＜ｘ＜１）の何れかであることを特徴とする請求項１〜７の何れか一項に記載の不揮発性半導体記憶装置。
9. 請求項１〜８の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
   所定の基板上に前記第１配線層と前記層間絶縁膜を交互に全面に堆積する第１工程と、
   前記第１方向に延伸し、前記基板に到達する深さの第１の溝を形成する第２工程と、
   前記第１の溝に絶縁膜を充填する第３工程と、
   前記第１方向に延伸し、前記基板に到達する深さの第２の溝を形成する第４工程と、
   前記可変抵抗体を前記第２の溝の側壁及び底部に、前記第２の溝を充填しないように、かつ、前記第２の溝の底部に堆積される前記可変抵抗体の上面が最下層の前記第１配線層の下面以下になるように堆積する第５工程と、
   前記第２電極を全面に堆積する第６工程と、
   前記可変抵抗体と前記第２電極を、前記第１方向に繰り返され前記第３方向に延伸するストライプ形状を有するレジストパターンを用いてエッチングする第７工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
10. 前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、
    前記第２工程の後、前記第３工程の前において、
    前記第１の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
11. 前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、
    前記第４工程の後、前記第５工程の前において、
    前記第２の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
12. 前記第１工程において、前記第１配線層として、Ｐ型又はＮ型の半導体層を堆積し、
    前記第２工程の後、前記第３工程の前において、
    前記第１の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程と、
    前記第４工程の後、前記第５工程の前において、
    前記第２の溝の側壁の前記第１配線層に前記半導体層とは逆導電型の不純物層をイオン注入により形成する工程と、を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
13. 前記第１工程において、前記第１配線層として、金属層を堆積することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
    
    

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